TWI652791B - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括半導體基體以及第一半導體元件。半導體基體具有一電路集中區域。第一半導體元件佈局於半導體基體之上，且至少部分環繞在電路集中區域的周邊。第一半導體元件的佈局面積大於電路集中區域中的任一半導體元件的佈局面積。

Description

半導體裝置
本發明有關於一種半導體裝置，且特別是有關於一種半導體裝置的佈局結構。
在積體電路中，大電流半導體元件往往需要佔用大量的核心電路(core circuit)面積。舉例來說，在靜電放電(Electrostatic Discharge,ESD)防護電路中，靜電放電鉗位(ESD clamp)因為要即時傳輸大量的瞬時電流(ESD電流)而必須佔用大量的核心電路面積。再舉例來說，電源積體電路的輸出級要即時提供大量的電流給負載電路，因此輸出級的功率電晶體必須佔用大量的核心電路面積。
本發明提供一種半導體裝置，以節省晶粒面積(Die Size)。
本發明的實施例提供一種半導體裝置，包括半導體基體 以及第一半導體元件。半導體基體具有一電路集中區域。第一半導體元件佈局於半導體基體之上，且至少部分環繞在電路集中區域的周邊。第一半導體元件的佈局面積大於電路集中區域中的任一半導體元件的佈局面積。
在本發明的一實施例中，上述第一半導體元件的佈局面積是電路集中區域中的所述任一半導體元件的佈局面積的2倍以上。
在本發明的一實施例中，上述第一半導體元件為稽納二極體(Zener diode)或功率電晶體(power transistor)。
在本發明的一實施例中，上述第一半導體元件呈C字形或環形而環繞在電路集中區域的周邊。
在本發明的一實施例中，上述第一半導體元件包括第一電極線、第二電極環以及第二電極線。第一電極線佈局於半導體基體之上，且呈C字形或環形而環繞在電路集中區域的周邊。第一電極線的第一連接部經由電源軌線電性連接至第一電源銲墊(power pad)。第二電極環佈局於半導體基體之上，且環繞在電路集中區域的周邊，其中第二電極環的第二連接部電性連接至第二電源銲墊。第二電極線佈局於半導體基體之上，且呈L字形、C字形或環形而環繞在電路集中區域的周邊。第二電極線電性連接至第二電源銲墊。第一電極線被配置於第二電極環與第二電極線之間。
在本發明的一實施例中，電路集中區域中的所述任一半 導體元件包括二極體或驅動控制器。
在本發明的一實施例中，電路集中區域中的所述任一半導體元件包括第一電源銲墊、第二電源銲墊、信號銲墊、第一個二極體以及第二個二極體。第一電源銲墊佈局於半導體基體之上方，且在電路集中區域中。第一電源銲墊經由電源軌線電性連接至第一半導體元件的第一連接部。第二電源銲墊佈局於半導體基體之上方，且在電路集中區域的邊緣部。第二電源銲墊電性連接至第一半導體元件的第二連接部。信號銲墊佈局於半導體基體之上方且在電路集中區域中。第一個二極體佈局在電路集中區域中，以及位於第一電源銲墊與信號銲墊之間。第一個二極體的第一端電性連接至第一電源銲墊，以及第一個二極體的第二端電性連接至信號銲墊。第二個二極體佈局在電路集中區域中，以及位於第一半導體元件的第三連接部與信號銲墊之間。第二個二極體的第一端電性連接至信號銲墊，以及第二個二極體的第二端電性連接至第一半導體元件的第三連接部。
在本發明的一實施例中，上述第一個二極體包括多個第一電極以及多個第二電極。這些第一電極作為該第一個二極體的第一端而電性連接至第一電源銲墊。這些第二電極作為第一個二極體的第二端而電性連接至信號銲墊。這些第一電極與這些第二電極呈指叉交錯狀。
在本發明的一實施例中，上述第一半導體元件的第三連接部經由金屬導線電性連接至第一半導體元件的第二連接部。
在本發明的一實施例中，上述電路集中區域中的所述任一半導體元件包括電源銲墊、信號銲墊、第一個二極體以及第二個二極體。電源銲墊佈局於半導體基體之上方，且在電路集中區域中。電源銲墊電性連接至第一半導體元件的第一連接部。信號銲墊佈局於半導體基體之上方且在電路集中區域中，以及位於第一半導體元件與電源銲墊之間。第一個二極體佈局在電路集中區域中，以及位於電源銲墊與信號銲墊之間。第一個二極體的第一端電性連接至電源銲墊，以及第一個二極體的第二端電性連接至信號銲墊。第二個二極體佈局在電路集中區域中，以及位於第一半導體元件的第二連接部與信號銲墊之間。第二個二極體的第一端電性連接至信號銲墊，以及第二個二極體的第二端電性連接至第一半導體元件的第二連接部。
在本發明的一實施例中，上述第一個二極體包括第一電極以及第二電極。第一電極作為第一個二極體的第一端而電性連接至電源銲墊。第二電極作為第一個二極體的第二端而電性連接至信號銲墊。第二電極呈C字形而環繞在第一電極的周邊。
在本發明的一實施例中，上述半導體裝置更包括第二半導體元件。第二半導體元件佈局於半導體基體之上，且至少部分環繞在電路集中區域的周邊。第二半導體元件的佈局面積大於電路集中區域中的所述任一半導體元件的佈局面積。
在本發明的一實施例中，上述第二半導體元件為稽納二極體或功率電晶體。
在本發明的一實施例中，上述第一半導體元件與第二半導體元件各自呈C字形環繞在電路集中區域的周邊。
在本發明的一實施例中，上述第二半導體元件包括閘極線、源極線以及汲極線。閘極線佈局於半導體基體之上，且呈C字形或環形而環繞在電路集中區域的周邊。源極線佈局於半導體基體之上，且呈C字形或環形而環繞在電路集中區域的周邊。汲極線佈局於半導體基體之上，且呈C字形或環形而環繞在電路集中區域的周邊。閘極線被配置於源極線與汲極線之間。
基於上述，本發明實施例所述半導體裝置將面積最大的半導體元件配置於電路集中區域的周圍，使此面積最大的半導體元件圍繞於電路集中區域(例如核心電路)，故可有效減少晶粒面積，並可即時且有效傳輸大量的電流。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、600、800‧‧‧半導體裝置
105、605、805‧‧‧半導體基體
110‧‧‧電路集中區域
120、620、820‧‧‧第一半導體元件
211、213、513‧‧‧電源銲墊
212、314、315、316、512、514、515、516‧‧‧信號銲墊
214、VDD、VSS‧‧‧電源軌線
220、230、340、350、360、370、380、390、520、525、530、535、540、545、550、555‧‧‧二極體
221‧‧‧第三電極
222‧‧‧第四電極
231‧‧‧第一電極
232‧‧‧第二電極
240、560‧‧‧靜電放電鉗位元件
241、244、561‧‧‧第二電極線
242、245、562‧‧‧第一電極線
243、246、563‧‧‧第二電極環
621、631、821、831‧‧‧汲極線
622、632、822、832‧‧‧閘極線
623、633、823、833‧‧‧源極線
630、830‧‧‧第二半導體元件
710‧‧‧核心電路
720、730‧‧‧功率電晶體
LX‧‧‧輸出端
ND1、ND2、ND3、ND4‧‧‧N型參雜區
NW1、NW2‧‧‧N型井
PD1、PD2、PD3、PD4‧‧‧P型參雜區
PW1、PW2‧‧‧P型井
圖1是依照本發明一實施例所繪示一種半導體裝置布局的俯視示意圖。
圖2A是依照本發明一實施例說明圖1所示半導體裝置的電路布局示意圖。
圖2B是說明圖2A所示半導體裝置的等效電路示意圖。
圖3A是依照本發明另一實施例說明圖1所示半導體裝置的電路布局示意圖。
圖3B是說明圖3A所示半導體裝置的等效電路示意圖。
圖4是依照本發明又一實施例說明圖1所示半導體裝置的電路布局示意圖。
圖5A是依照本發明更一實施例說明圖1所示半導體裝置的電路布局示意圖。
圖5B是說明圖5A所示半導體裝置的等效電路示意圖。
圖6是依照本發明另一實施例所繪示一種半導體裝置布局的俯視示意圖。
圖7A是依照本發明一實施例說明圖6所示半導體裝置的電路布局示意圖。
圖7B是說明圖7A所示半導體裝置的等效電路示意圖。
圖8是依照本發明更一實施例所繪示一種半導體裝置布局的俯視示意圖。
圖9A是依照本發明一實施例說明圖8所示半導體裝置的電路布局示意圖。
圖9B是說明圖9A所示半導體裝置的參雜層布局示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描 述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明一實施例所繪示一種半導體裝置100布局的俯視示意圖。半導體裝置100包括半導體基體105、電路集中區域110以及第一半導體元件120。電路集中區域110與第一半導體元件120佈局於半導體基體105之上。第一半導體元件120至少部分環繞在電路集中區域110的周邊。電路集中區域110內具有多個半導體元件(未繪示)。第一半導體元件120的佈局面積大於電路集中區域110中的任一半導體元件的佈局面積。舉例來說(但不限於此)，第一半導體元件120的佈局面積是電路集中區域110中的所述任一半導體元件的佈局面積的2倍以上。
圖1所示第一半導體元件120雖呈環形而環繞在電路集中區域110的周邊，但第一半導體元件120的布局方式不應受限於此。在另一些實施例中，第一半導體元件120可以呈C字形或其他形狀而至少部分環繞在電路集中區域110的周邊。
在一些實施例中(但不限於此)，第一半導體元件120可以是稽納二極體(Zener diode)、功率電晶體(power transistor)或其他用以傳輸大量瞬時電流的半導體元件。於本實施例所述半 導體裝置100中，面積最大的第一半導體元件120被配置於電路集中區域110的周圍，而不是配置於電路集中區域110內。此第一半導體元件120圍繞於電路集中區域110(例如：核心電路)，故可有效減少晶粒面積，並可即時且有效傳輸大量的電流。電路集中區域110的面積越大，則第一半導體元件120傳輸電流的能力越好。
圖2A是依照本發明一實施例說明圖1所示半導體裝置100的電路布局示意圖。圖2B是說明圖2A所示半導體裝置100的等效電路示意圖。在本發明的一實施例中，圖2B的半導體裝置100可以被應用為暫態電壓抑制器(Transient Voltage Suppressors,TVS)，其中暫態電壓抑制器的製程可以是互補式金屬氧化半導體(complementary metal-oxide semiconductor,CMOS)高壓製程或是其他製程，而暫態電壓抑制器的電晶體結構可以是雙極性(bipolar)半導體結構或是其他結構。在其他實施例中，半導體裝置100亦可以是靜電放電(Electrostatic Discharge,ESD)保護電路，本發明並不以此為限。
請繼續參照圖2A與圖2B，電源銲墊211、信號銲墊212與電源銲墊213佈局於半導體基體105之上方。信號銲墊212與電源銲墊213被配置在電路集中區域110中。電源銲墊213經由電源軌線214電性連接至第一半導體元件120的第一連接部。第二電源銲墊211佈局在電路集中區域110的邊緣部。電源銲墊211電性連接至第一半導體元件120的第二連接部。
電路集中區域110內還具有多個半導體元件，例如：暫態電壓抑制器的二極體220與二極體230。二極體220與二極體230被配置於電路集中區域110中。圖2A所示電路集中區域110內還可包括其他半導體元件，本發明並不以此為限。二極體230位於電源銲墊213與信號銲墊212之間。二極體230的第一端(例如陽極)電性連接至電源銲墊213，二極體230的第二端(例如陰極)電性連接至信號銲墊212。信號銲墊212可以電性連接至電路集中區域110中的電路。因此，電路集中區域110中的電路可以經由信號銲墊212而從積體電路的外部接收信號，或是輸出信號至積體電路的外部。
於圖2A所示實施例中，二極體230包括多個第一電極231以及多個第二電極232。這些第一電極231與這些第二電極232呈指叉交錯狀。這些第一電極231電性連接至這些第一電極231下方的P參雜區(未繪示)，而這些第二電極232電性連接至這些第二電極232下方的N參雜區(未繪示)，其中所述P參雜區與所述N參雜區形成二極體230。因此，這些第一電極231可以作為二極體230的第一端(例如陽極)而電性連接至第一電源銲墊213，並且這些第二電極232可以作為二極體230的第二端(例如陰極)而電性連接至信號銲墊212。
二極體220位於第一半導體元件120的第三連接部與信號銲墊212之間。二極體220的第一端(例如陽極)電性連接至信號銲墊212，以及二極體220的第二端(例如陰極)電性連接至 第一半導體元件120的該第三連接部。第一半導體元件120的該第三連接部可以經由金屬導線電性連接至第一半導體元件120的第二連接部，進而電性連接至電源銲墊211。因此，二極體220的第二端(例如陰極)可以經由第一半導體元件120的該第三連接部電性連接至電源銲墊211。
於圖2A所示實施例中，二極體220包括多個第三電極221以及多個第四電極222。這些第三電極221與這些第四電極222呈指叉交錯狀。這些第三電極221電性連接至這些第三電極221下方的P參雜區(未繪示)，而這些第四電極222電性連接至這些第四電極222下方的N參雜區(未繪示)，其中所述P參雜區與所述N參雜區形成二極體220。因此，這些第三電極221可以作為二極體220的第一端(例如陽極)而電性連接至信號銲墊212，並且這些第四電極222可以作為二極體220的第二端(例如陰極)而電性連接至第一半導體元件120的該第三連接部與電源銲墊211。
於圖2A所示實施例中，第一半導體元件120可以是暫態電壓抑制器中的靜電放電鉗位(ESD clamp)元件240。靜電放電鉗位元件240可以是稽納二極體或是其他鉗位元件。靜電放電鉗位元件240的陽極電性連接至電源銲墊213，而靜電放電鉗位元件240的陰極電性連接至電源銲墊211。
靜電放電鉗位元件240(即第一半導體元件120)至少部分環繞在電路集中區域110的周邊。於圖2A所示實施例中，第一 半導體元件120包括第二電極線241、第一電極線242以及第二電極環243。第二電極線241、第一電極線242以及第二電極環243佈局於半導體基體105之上。第一電極線242呈兩個C字形而環繞在電路集中區域110的周邊，如圖2A所示。在其他實施例中，第一電極線242可以呈環形或其他幾何形狀而環繞在電路集中區域110的周邊。第一電極線242的第一連接部可以經由電源軌線(power rail)214電性連接至電源銲墊213。第二電極環243環繞在電路集中區域110的周邊，其中第二電極環243的第二連接部電性連接至電源銲墊211。第二電極線241呈四個L字形而環繞在電路集中區域110的周邊，如圖2所示。在其他實施例中，第二電極線241可以呈C字形、環形或其他幾何形狀而環繞在電路集中區域110的周邊。第二電極線241電性連接至電源銲墊211。
其中，第一電極線242被配置於第二電極環243與第二電極線241之間。第一電極線242電性連接至第一電極線242下方的P參雜區(未繪示)，而第二電極環243與第二電極線241電性連接至第二電極環243與第二電極線241下方的N參雜區(未繪示)，其中所述P參雜區與所述N參雜區形成靜電放電鉗位元件240(例如稽納二極體)。因此，第一電極線242可以作為靜電放電鉗位元件240的第一電極(例如陽極)，而第二電極環243與第二電極線241可以作為靜電放電鉗位元件240的第二電極(例如陰極)。
由圖2A可以知道，環繞在電路集中區域110的周邊的第 一半導體元件120(例如靜電放電鉗位元件240)具有相當長度的PN接面(PN junction)，因此第一半導體元件120可以即時且有效傳輸大量的瞬時電流(例如ESD電流)。電路集中區域110的面積越大，則第一半導體元件120的PN接面越長，則傳輸瞬時電流的能力越好。因此，圖2A所示暫態電壓抑制器可有效提升靜電放電等級(ESD level)。另一方面，於圖2A所示實施例中，面積最大的第一半導體元件120(例如靜電放電鉗位元件240)配置於電路集中區域110的周圍，使此第一半導體元件120圍繞於電路集中區域110(例如核心電路)，故可有效減少晶粒面積。
圖3A是依照本發明另一實施例說明圖1所示半導體裝置100的電路布局示意圖。圖3B是說明圖3A所示半導體裝置100的等效電路示意圖。請參照圖3A與圖3B，半導體裝置100可以被應用為暫態電壓抑制器或是靜電放電保護電路。半導體裝置100包括電路集中區域110以及第一半導體元件120。信號銲墊212、信號銲墊314、信號銲墊315、信號銲墊316與電源銲墊213被配置在電路集中區域110中。電源銲墊213經由電源軌線214電性連接至第一半導體元件120的第一連接部。第二電源銲墊211佈局在電路集中區域110的邊緣部。電源銲墊211電性連接至第一半導體元件120的第二連接部。
電路集中區域110內還具有多個半導體元件。例如，3B所示暫態電壓抑制器還包括二極體220、230、340、350、360、370、380與390，其中這些二極體被配置於電路集中區域110 中。二極體230位於電源銲墊213與信號銲墊212之間。二極體230的第一端(例如陽極)電性連接至電源銲墊213，以及二極體230的第二端(例如陰極)電性連接至信號銲墊212。二極體220位於第一半導體元件120的第三連接部與信號銲墊212之間。二極體220的第一端(例如陽極)電性連接至信號銲墊212，以及二極體220的第二端(例如陰極)電性連接至第一半導體元件120的該第三連接部。二極體350位於電源銲墊213與信號銲墊314之間。二極體350的第一端(例如陽極)電性連接至電源銲墊213，以及二極體350的第二端(例如陰極)電性連接至信號銲墊314。二極體340位於第一半導體元件120與信號銲墊314之間。二極體340的第一端(例如陽極)電性連接至信號銲墊314，以及二極體340的第二端(例如陰極)經由第一半導體元件120電性連接至電源銲墊211。二極體370位於電源銲墊213與信號銲墊315之間。二極體370的第一端(例如陽極)電性連接至電源銲墊213，以及二極體370的第二端(例如陰極)電性連接至信號銲墊315。二極體360位於第一半導體元件120與信號銲墊315之間。二極體360的第一端(例如陽極)電性連接至信號銲墊315，以及二極體360的第二端(例如陰極)經由第一半導體元件120電性連接至電源銲墊211。二極體390位於電源銲墊213與信號銲墊316之間。二極體390的第一端(例如陽極)電性連接至電源銲墊213，以及二極體390的第二端(例如陰極)電性連接至信號銲墊316。二極體380位於第一半導體元件120與信號銲墊316之間。 二極體380的第一端(例如陽極)電性連接至信號銲墊316，以及二極體380的第二端(例如陰極)經由第一半導體元件120電性連接至電源銲墊211。
於圖3A所示二極體220、二極體230、二極體340、二極體350、二極體360、二極體370、二極體380與二極體390可以參照圖2A所示二極體220與二極體230的相關說明而類推，故不再贅述。於圖3A所示第一半導體元件120(例如靜電放電鉗位元件240)可以參照圖2A所示第一半導體元件120的相關說明而類推。於圖3A所示信號銲墊212、314、315與316可以參照圖2A所示信號銲墊212的相關說明而類推，故不再贅述。
圖4是依照本發明又一實施例說明圖1所示半導體裝置100的電路布局示意圖。圖4所示半導體裝置100的等效電路示意圖可以參照圖3B的相關說明。請參照圖3B與圖4，半導體裝置100可以被應用為暫態電壓抑制器或是靜電放電保護電路。半導體裝置100包括電路集中區域110以及第一半導體元件120。信號銲墊212、信號銲墊314、信號銲墊315、信號銲墊316與電源銲墊213被配置在電路集中區域110中。電源銲墊213經由電源軌線電性連接至第一半導體元件120的第一連接部。第二電源銲墊211佈局在電路集中區域110的邊緣部。電源銲墊211電性連接至第一半導體元件120的第二連接部。
於圖4所示二極體220、230、340、350、360、370、380與390可以參照圖3A所示220、230、340、350、360、370、 380與390的相關說明而類推，故不再贅述。於圖4所示第一半導體元件120(例如靜電放電鉗位元件240)可以參照圖2A所示第一半導體元件120的相關說明而類推。於圖4所示信號銲墊212、314、315與316可以參照圖2A所示信號銲墊212的相關說明而類推，故不再贅述。
靜電放電鉗位元件240(即第一半導體元件120)環繞在電路集中區域110的周邊。於圖4所示實施例中，第一半導體元件120包括第二電極線244、第一電極線245以及第二電極環246。第二電極線244、第一電極線245以及第二電極環246佈局於半導體基體105之上。第一電極線245呈兩個C字形而環繞在電路集中區域110的周邊，如圖4所示。在其他實施例中，第一電極線245可以呈環形或其他幾何形狀而環繞在電路集中區域110的周邊。第一電極線245的第一連接部可以經由電源軌線電性連接至電源銲墊213。第二電極環246環繞在電路集中區域110的周邊，其中第二電極環246的第二連接部電性連接至電源銲墊211。 第二電極線244呈C字形而環繞在電路集中區域110的周邊，如圖4所示。在其他實施例中，第二電極線244可以呈環形或其他幾何形狀而環繞在電路集中區域110的周邊。第二電極線244電性連接至電源銲墊211。
第一電極線245被配置於第二電極環246與第二電極線244之間。第一電極線245電性連接至第一電極線245下方的P參雜區(未繪示)，而第二電極環246與第二電極線244電性連 接至第二電極環246與第二電極線244下方的N參雜區(未繪示)，其中所述P參雜區與所述N參雜區形成靜電放電鉗位元件240(例如稽納二極體)。因此，第一電極線245可以作為靜電放電鉗位元件240的第一電極(例如陽極)，而第二電極環246與第二電極線244可以作為靜電放電鉗位元件240的第二電極(例如陰極)。
圖5A是依照本發明更一實施例說明圖1所示半導體裝置100的電路布局示意圖。圖5B是說明圖5A所示半導體裝置100的等效電路示意圖。請參照圖5A與圖5B，半導體裝置100可以被應用為暫態電壓抑制器或是靜電放電保護電路。半導體裝置100包括電路集中區域110以及第一半導體元件120。信號銲墊512、信號銲墊514、信號銲墊515、信號銲墊516與電源銲墊513被配置在電路集中區域110中。電源銲墊513經由電源軌線(未繪示)電性連接至第一半導體元件120的第一連接部。信號銲墊512、514、515與516佈局於第一半導體元件120與電源銲墊513之間。
電路集中區域110內還具有多個半導體元件。例如，5B所示暫態電壓抑制器還包括二極體520、525、530、535、540、545、550與555，其中這些二極體被配置於電路集中區域110中。二極體520位於第一半導體元件120的第二連接部與信號銲墊512之間。二極體520的第一端(例如陽極)電性連接至信號銲墊512，以及二極體520的第二端(例如陰極)電性連接至第一 半導體元件120的第二連接部。二極體525位於電源銲墊513與信號銲墊512之間。二極體525的第一端(例如陽極)電性連接至電源銲墊513，以及二極體525的第二端(例如陰極)電性連接至信號銲墊512。二極體530位於第一半導體元件120與信號銲墊514之間。二極體530的第一端(例如陽極)電性連接至信號銲墊514，以及二極體530的第二端(例如陰極)電性連接至第一半導體元件120的第二電極線561。二極體535位於電源銲墊513與信號銲墊514之間。二極體535的第一端(例如陽極)電性連接至電源銲墊513，以及二極體535的第二端(例如陰極)電性連接至信號銲墊514。二極體540位於第一半導體元件120與信號銲墊515之間。二極體540的第一端(例如陽極)電性連接至信號銲墊515，以及二極體540的第二端(例如陰極)電性連接至第一半導體元件120的第二電極線561。二極體545位於電源銲墊513與信號銲墊515之間。二極體545的第一端(例如陽極)電性連接至電源銲墊513，以及二極體545的第二端(例如陰極)電性連接至信號銲墊515。二極體550位於第一半導體元件120與信號銲墊516之間。二極體550的第一端(例如陽極)電性連接至信號銲墊516，以及二極體550的第二端(例如陰極)電性連接至第一半導體元件120的第二電極線561。二極體555位於電源銲墊513與信號銲墊516之間。二極體555的第一端(例如陽極)電性連接至電源銲墊513，以及二極體555的第二端(例如陰極)電性連接至信號銲墊516。
以下將說明二極體525的實施內容。其他二極體520、530、535、540、545、550、555可以參照二極體525的相關說明而類推之，故不再贅述。二極體525包括第一電極526以及第二電極527。第一電極526作為二極體525的第一端而電性連接至電源銲墊513。第二電極527作為二極體525的第二端而電性連接至信號銲墊512。第二電極527呈C字形而環繞在第一電極526的周邊，但第二電極527不接觸第一電極526。第一電極526電性連接至第一電極526下方的P參雜區(未繪示)，而第二電極527電性連接至第二電極527下方的N參雜區(未繪示)，其中所述P參雜區與所述N參雜區形成二極體525。因此，第一電極526可以作為二極體525的第一端(例如陽極)而電性連接至電源銲墊513，並且第二電極527可以作為二極體525的第二端(例如陰極)而電性連接至信號銲墊512。
靜電放電鉗位元件560(即第一半導體元件120)環繞在電路集中區域110的周邊。於圖5A所示實施例中，第一半導體元件120包括第二電極線561、第一電極線562以及第二電極環563。第二電極線561、第一電極線562以及第二電極環563佈局於半導體基體105之上。第一電極線562呈環形而環繞在電路集中區域110的周邊，如圖5A所示。第一電極線562的第一連接部可以經由電源軌線(未繪示)電性連接至電源銲墊513。第二電極環563環繞在電路集中區域110的周邊，其中第二電極環563的第二連接部電性連接至二極體520。第二電極線561呈環形而環 繞在電路集中區域110的周邊，如圖5A所示。
第一電極線562被配置於第二電極環563與第二電極線561之間。第一電極線562電性連接至第一電極線562下方的P參雜區(未繪示)，而第二電極環563與第二電極線561電性連接至第二電極環563與第二電極線561下方的N參雜區(未繪示)，其中所述P參雜區與所述N參雜區形成靜電放電鉗位元件560(例如稽納二極體)。因此，第一電極線562可以作為靜電放電鉗位元件560的第一電極(例如陽極)，而第二電極環563與第二電極線561可以作為靜電放電鉗位元件560的第二電極(例如陰極)。
圖6是依照本發明另一實施例所繪示一種半導體裝置600布局的俯視示意圖。半導體裝置600包括半導體基體605、電路集中區域110、第一半導體元件620以及第二半導體元件630。電路集中區域110、第一半導體元件620以及第二半導體元件630佈局於半導體基體605之上。第一半導體元件620以及第二半導體元件630各自呈C字形環繞在電路集中區域110的周邊。電路集中區域110內具有多個半導體元件(未繪示)。其中，第一半導體元件620的佈局面積大於電路集中區域110中的任一半導體元件的佈局面積，以及第二半導體元件630的佈局面積亦大於電路集中區域110中的任一半導體元件的佈局面積。圖6所示電路集中區域110可以參照圖1所示電路集中區域110的相關說明，而圖6所示第一半導體元件620以及第二半導體元件630可以參 照圖1所示第一半導體元件120的相關說明而類推。
在一些實施例中(但不限於此)，第一半導體元件620以及第二半導體元件630可以是稽納二極體、功率電晶體或其他用以傳輸大量瞬時電流的半導體元件。於本實施例所述半導體裝置600中，面積最大的第一半導體元件620以及第二半導體元件630被配置於電路集中區域110的周圍，而不是配置於電路集中區域110內。此第一半導體元件620以及第二半導體元件630圍繞於電路集中區域110(例如核心電路)，故可有效減少晶粒面積，並可即時且有效傳輸大量的電流。電路集中區域110的面積越大，則第一半導體元件620以及第二半導體元件630傳輸電流的能力越好。
圖7A是依照本發明一實施例說明圖6所示半導體裝置600的電路布局示意圖。圖7B是說明圖7A所示半導體裝置600的等效電路示意圖。請參照圖7A與圖7B，半導體裝置600可以被應用為電源積體電路(power IC)的輸出級。電源積體電路的製程可以是互補式金屬氧化半導體(CMOS)高壓製程或是其他製程，而電源積體電路的電晶體結構可以是金屬氧化半導體(MOS)半導體結構或是其他結構。
圖7B所示電源積體電路包括核心電路710與輸出級(即功率電晶體720與功率電晶體730)。核心電路710被配置在電路集中區域110中。核心電路710可能包括驅動電路、驅動控制器及/或其他元件。功率電晶體720(即第一半導體元件620)與功率 電晶體730(即第二半導體元件630)各自呈C字形環繞在電路集中區域110的周邊，如圖7A所示。功率電晶體720可以是P通道金屬氧化半導體(P-channel complementary metal-oxide semiconductor,PMOS)電晶體，而功率電晶體730可以是N通道金屬氧化半導體(N-channel complementary metal-oxide semiconductor,NMOS)電晶體。依照核心電路710的控制，電源積體電路的輸出級(即功率電晶體720與功率電晶體730)可以經由輸出端LX供電給負載電路(未繪示)。為了要即時提供大量的電流給負載電路，因此輸出級的功率電晶體720與功率電晶體730必須佔用大量的面積。
第一半導體元件620(例如功率電晶體720)包括汲極線621、閘極線622以及源極線623。汲極線621、閘極線622以及源極線623佈局於半導體基體605之上，且各自呈C字形而環繞在電路集中區域110的周邊，如圖7A所示。在其他實施例中，汲極線621、閘極線622以及源極線623可以呈環形或其他幾何形狀而環繞在電路集中區域110的周邊。其中，閘極線622被配置於源極線623與汲極線621之間。汲極線621、閘極線622以及源極線623的下方配置了電晶體結構(未繪示)。汲極線621電性連接至汲極線621下方電晶體結構的汲極，閘極線622電性連接至閘極線622下方電晶體結構的閘極，而源極線623電性連接至源極線623下方電晶體結構的源極。汲極線621電性連接至輸出端LX。源極線623電性連接至電源軌線VDD。
第二半導體元件630(例如功率電晶體730)包括汲極線631、閘極線632以及源極線633。汲極線631、閘極線632以及源極線633佈局於半導體基體605之上，且各自呈C字形而環繞在電路集中區域110的周邊，如圖7A所示。在其他實施例中，汲極線631、閘極線632以及源極線633可以呈環形或其他幾何形狀而環繞在電路集中區域110的周邊。其中，閘極線632被配置於源極線633與汲極線631之間。汲極線631、閘極線632以及源極線633的下方配置了電晶體結構(未繪示)。汲極線631電性連接至汲極線631下方電晶體結構的汲極，閘極線632電性連接至閘極線632下方電晶體結構的閘極，而源極線633電性連接至源極線633下方電晶體結構的源極。汲極線631電性連接至輸出端LX。源極線633電性連接至電源軌線VSS。
由圖7A可以知道，環繞在電路集中區域110的周邊的第一半導體元件620(例如功率電晶體720)與第二半導體元件630(例如功率電晶體730)具有相當長的通道寬度，因此第一半導體元件620與第二半導體元件630可以即時且有效傳輸大量的電流。電路集中區域110的面積越大，則第一半導體元件620與第二半導體元件630的通道寬度越長，則傳輸電流的能力越好。因此，圖7A所示電源積體電路的第一半導體元件620(例如功率電晶體720)與第二半導體元件630(例如功率電晶體730)可有效提升傳輸的電流量。另一方面，於圖7A所示實施例中，面積最大的第一半導體元件620(例如功率電晶體720)與第二半導體元 件630(例如功率電晶體730)配置於電路集中區域110的周圍，使此第一半導體元件620與第二半導體元件630圍繞於電路集中區域110(例如核心電路)，故可有效減少晶粒面積。
圖8是依照本發明更一實施例所繪示一種半導體裝置800布局的俯視示意圖。半導體裝置800包括半導體基體805、電路集中區域110、第一半導體元件820以及第二半導體元件830。電路集中區域110、第一半導體元件820以及第二半導體元件830佈局於半導體基體805之上。第一半導體元件820以及第二半導體元件830各自呈環形環繞在電路集中區域110的周邊。電路集中區域110內具有多個半導體元件(未繪示)。其中，第一半導體元件820的佈局面積大於電路集中區域110中的任一半導體元件的佈局面積，以及第二半導體元件830的佈局面積亦大於電路集中區域110中的任一半導體元件的佈局面積。圖8所示電路集中區域110可以參照圖1所示電路集中區域110的相關說明，而圖8所示第一半導體元件820以及第二半導體元件830可以參照圖1所示第一半導體元件120的相關說明而類推。
在一些實施例中(但不限於此)，第一半導體元件820以及第二半導體元件830可以是稽納二極體、功率電晶體或其他用以傳輸大量瞬時電流的半導體元件。於本實施例所述半導體裝置800中，面積最大的第一半導體元件820以及第二半導體元件830被配置於電路集中區域110的周圍，而不是配置於電路集中區域110內。此第一半導體元件820以及第二半導體元件830圍繞 於電路集中區域110(例如核心電路)，故可有效減少晶粒面積，並可即時且有效傳輸大量的電流。電路集中區域110的面積越大，則第一半導體元件820以及第二半導體元件830傳輸電流的能力越好。
圖9A是依照本發明一實施例說明圖8所示半導體裝置800的電路布局示意圖。圖9A所示半導體裝置800的等效電路示意圖可以參照圖7B的相關說明。請參照圖7B與圖9A，半導體裝置800可以被應用為電源積體電路的輸出級。功率電晶體720(即第一半導體元件820)與功率電晶體730(即第二半導體元件830)各自呈環形環繞在電路集中區域110的周邊，如圖9A所示。
功率電晶體720可以是PMOS電晶體。第一半導體元件820(例如功率電晶體720)包括汲極線821、閘極線822以及源極線823。汲極線821、閘極線822以及源極線823佈局於半導體基體805之上，且各自呈環形而環繞在電路集中區域110的周邊，如圖9A所示。其中，閘極線822被配置於源極線823與汲極線821之間。汲極線821電性連接至輸出端LX。源極線823電性連接至電源軌線VDD。
圖9B是說明圖9A所示半導體裝置800的參雜層布局示意圖。請同時參照圖9A與圖9B，汲極線821、閘極線822以及源極線823的下方配置了N型井NW1與NW2。N型井NW1與NW2各自呈C字形而環繞在電路集中區域110的周邊，如圖9B所示。N型井NW1內配置了P型參雜區PD1與PD2。N型井NW2內配 置了P型參雜區PD3與PD4。汲極線821電性連接至汲極線821下方的P型參雜區PD1與PD3。源極線823電性連接至源極線823下方的P型參雜區PD2與PD4。閘極線822在N型井NW1與NW2上方，且位於P型參雜區PD1與PD2之間，以及位於P型參雜區PD3與PD4之間。
功率電晶體730可以是NMOS電晶體。第二半導體元件830(例如功率電晶體730)包括汲極線831、閘極線832以及源極線833。汲極線831、閘極線832以及源極線833佈局於半導體基體805之上，且各自呈環形而環繞在電路集中區域110的周邊，如圖9A所示。其中，閘極線832被配置於源極線833與汲極線831之間。汲極線831電性連接至輸出端LX。源極線833電性連接至電源軌線VSS。
汲極線831、閘極線832以及源極線833的下方配置了P型井PW1與PW2。P型井PW1與PW2各自呈C字形而環繞在電路集中區域110的周邊，如圖9B所示。P型井PW1內配置了N型參雜區ND1與ND2。P型井PW2內配置了N型參雜區ND3與ND4。汲極線831電性連接至汲極線831下方的N型參雜區ND1與ND3。源極線833電性連接至源極線833下方的源極N型參雜區ND2與ND4。閘極線832在P型井PW1與PW2上方，且位於N型參雜區ND1與ND2之間，以及位於N型參雜區ND3與ND4之間。
綜上所述，由圖9A可以知道，環繞在電路集中區域110 的周邊的第一半導體元件820(例如功率電晶體720)與第二半導體元件830(例如功率電晶體730)具有相當長的通道寬度，因此第一半導體元件820與第二半導體元件830可以即時且有效傳輸大量的電流。電路集中區域110的面積越大，則第一半導體元件820與第二半導體元件830的通道寬度越長，則傳輸電流的能力越好。因此，圖9A所示電源積體電路的第一半導體元件820(例如功率電晶體720)與第二半導體元件830(例如功率電晶體730)可有效提升傳輸的電流量。另一方面，於圖9A所示實施例中，面積最大的第一半導體元件820(例如功率電晶體720)與第二半導體元件830(例如功率電晶體730)配置於電路集中區域110的周圍，使此第一半導體元件820與第二半導體元件830圍繞於電路集中區域110(例如核心電路)，故可有效減少晶粒面積。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (15)

  1. 一種半導體裝置，包括：一半導體基體，具有一電路集中區域；以及一第一半導體元件，佈局於該半導體基體之上，且至少部分環繞在該電路集中區域的周邊，其中該第一半導體元件的佈局面積大於該電路集中區域中的任一半導體元件的佈局面積，其中該電路集中區域中的所述任一半導體元件包括：一電源銲墊，電性連接至該第一半導體元件的一第一連接部；以及一信號銲墊。
  2. 如申請專利範圍第1項所述的半導體裝置，其中該第一半導體元件的佈局面積是該電路集中區域中的所述任一半導體元件的佈局面積的2倍以上。
  3. 如申請專利範圍第1項所述的半導體裝置，其中該第一半導體元件為一稽納二極體或一功率電晶體。
  4. 如申請專利範圍第1項所述的半導體裝置，其中該第一半導體元件呈C字形或環形而環繞在該電路集中區域的周邊。
  5. 如申請專利範圍第1項所述的半導體裝置，其中該第一半導體元件包括：一第一電極線，佈局於該半導體基體之上，且呈C字形或環形而至少部分環繞在該電路集中區域的周邊，其中該第一電極線的一第一連接部經由一電源軌線電性連接至一第一電源銲墊； 一第二電極環，佈局於該半導體基體之上，且至少部分環繞在該電路集中區域的周邊，其中該第二電極環的一第二連接部電性連接至一第二電源銲墊；以及一第二電極線，佈局於該半導體基體之上，且呈L字形、C字形或環形而環繞在該電路集中區域的周邊，其中該第二電極線電性連接至該第二電源銲墊；其中該第一電極線被配置於該第二電極環與該第二電極線之間。
  6. 如申請專利範圍第1項所述的半導體裝置，其中該電路集中區域中的所述任一半導體元件包括一二極體或一驅動控制器。
  7. 如申請專利範圍第1項所述的半導體裝置，其中該電路集中區域中的所述任一半導體元件包括：一第一電源銲墊，佈局於該半導體基體之上方，且在該電路集中區域中，其中該第一電源銲墊經由一電源軌線電性連接至該第一半導體元件的該第一連接部；一第二電源銲墊，佈局於該半導體基體之上方，且在該電路集中區域的邊緣部，其中該第二電源銲墊電性連接至該第一半導體元件的一第二連接部；一信號銲墊，佈局於該半導體基體之上方且在該電路集中區域中；一第一個二極體，佈局在該電路集中區域中，以及位於該第一電源銲墊與該信號銲墊之間，其中該第一個二極體的第一端電 性連接至該第一電源銲墊，以及該第一個二極體的第二端電性連接至該信號銲墊；以及一第二個二極體，佈局在該電路集中區域中，以及位於該第一半導體元件的一第三連接部與該信號銲墊之間，其中該第二個二極體的第一端電性連接至該信號銲墊，以及該第二個二極體的第二端電性連接至該第一半導體元件的該第三連接部。
  8. 如申請專利範圍第7項所述的半導體裝置，其中該第一個二極體包括：多個第一電極，作為該第一個二極體的該第一端而電性連接至該第一電源銲墊；以及多個第二電極，作為該第一個二極體的該第二端而電性連接至該信號銲墊，其中該些第一電極與該些第二電極呈指叉交錯狀。
  9. 如申請專利範圍第7項所述的半導體裝置，其中該第一半導體元件的該第三連接部經由一金屬導線電性連接至該第一半導體元件的該第二連接部。
  10. 如申請專利範圍第1項所述的半導體裝置，其中該電源銲墊佈局於該半導體基體之上方，且在該電路集中區域中，該信號銲墊佈局於該半導體基體之上方且在該電路集中區域中，以及位於該第一半導體元件與該電源銲墊之間；該電路集中區域中的所述任一半導體元件更包括：一第一個二極體，佈局在該電路集中區域中，以及位於該電 源銲墊與該信號銲墊之間，其中該第一個二極體的第一端電性連接至該電源銲墊，以及該第一個二極體的第二端電性連接至該信號銲墊；以及一第二個二極體，佈局在該電路集中區域中，以及位於該第一半導體元件的一第二連接部與該信號銲墊之間，其中該第二個二極體的第一端電性連接至該信號銲墊，以及該第二個二極體的第二端電性連接至該第一半導體元件的該第二連接部。
  11. 如申請專利範圍第10項所述的半導體裝置，其中該第一個二極體包括：一第一電極，作為該第一個二極體的該第一端而電性連接至該電源銲墊；以及一第二電極，作為該第一個二極體的該第二端而電性連接至該信號銲墊，其中該第二電極呈C字形而環繞在該第一電極的周邊。
  12. 如申請專利範圍第1項所述的半導體裝置，更包括：一第二半導體元件，佈局於該半導體基體之上，且該第一半導體元件與該第二半導體元件各自環繞在該電路集中區域的周邊，其中該第二半導體元件的佈局面積大於該電路集中區域中的所述任一半導體元件的佈局面積。
  13. 如申請專利範圍第12項所述的半導體裝置，其中該第二半導體元件為一稽納二極體或一功率電晶體。
  14. 如申請專利範圍第12項所述的半導體裝置，其中該第一 半導體元件與該第二半導體元件各自呈C字形環繞在該電路集中區域的周邊。
  15. 如申請專利範圍第12項所述的半導體裝置，其中該第二半導體元件包括：一閘極線，佈局於該半導體基體之上，且呈C字形或環形而環繞在該電路集中區域的周邊；一源極線，佈局於該半導體基體之上，且呈C字形或環形而環繞在該電路集中區域的周邊；以及一汲極線，佈局於該半導體基體之上，且呈C字形或環形而環繞在該電路集中區域的周邊，其中該閘極線被配置於該源極線與該汲極線之間。
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