JP6604464B1 - 過渡電圧保護装置 - Google Patents

過渡電圧保護装置 Download PDF

Info

Publication number
JP6604464B1
JP6604464B1 JP2019541812A JP2019541812A JP6604464B1 JP 6604464 B1 JP6604464 B1 JP 6604464B1 JP 2019541812 A JP2019541812 A JP 2019541812A JP 2019541812 A JP2019541812 A JP 2019541812A JP 6604464 B1 JP6604464 B1 JP 6604464B1
Authority
JP
Japan
Prior art keywords
transient voltage
input
protection device
zener diode
suppression element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019541812A
Other languages
English (en)
Other versions
JPWO2020049787A1 (ja
Inventor
宣夫 坂井
宣夫 坂井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority claimed from PCT/JP2019/014600 external-priority patent/WO2020049787A1/ja
Application granted granted Critical
Publication of JP6604464B1 publication Critical patent/JP6604464B1/ja
Publication of JPWO2020049787A1 publication Critical patent/JPWO2020049787A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

過渡電圧保護装置(101A,101B)は、1つの共通端子(Pc)と、複数の入出力端子(P1,P2)と、第1端(T1)が共通端子(Pc)に直接的に又は間接的に接続された過渡電圧抑制素子(10)と、を備え、過渡電圧抑制素子(10)の第2端(T2)と複数の入出力端子(P1,P2)との間に、ブレークダウン電圧が過渡電圧抑制素子(10)のブレークダウン電圧より高く、かつ過渡電圧抑制素子(10)のブレークダウン電流が流れる方向を順方向とする、逆流防止回路(11,12)が接続されている。この構成により、過渡電圧保護装置の複数の端子について、過渡電圧に対して適正に保護される。

Description

本発明は、静電気放電等による過渡電圧から電子回路を保護する過渡電圧保護装置に関する。
特許文献1には、静電気放電(ESD:Electrostatic Discharge )から電子回路を保護する静電気放電保護回路を備えた半導体集積回路が示されている。特許文献1に示されている半導体集積回路は、信号を入出力する外部パッドと内部回路とを接続する接続経路と、この接続経路に接続された二つの保護回路とを備える。第1の保護回路は接続経路と接地ラインとの間に接続されたダイオードで構成され、第2の保護回路は接続経路と電源ラインとの間、又は接続経路と接地ラインとの間に接続されたダイオードで構成される。
特開2009−54851号公報
特許文献1に記載の半導体集積回路は、単一の入出力端子について、外部からの静電気放電に対して内部回路を保護する回路であるが、複数の入力端子について静電気放電などの過渡電圧に対して保護する回路を構成すると以降に述べるような問題が生じる。
図11は、本発明の課題を説明するために構成した、二つの入出力端子P1,P2及び共通端子Pcを備える過渡電圧保護装置の回路図である。この過渡電圧保護装置は、入出力端子P1,P2と共通端子Pcとの間にツェナーダイオードZD0,ZD1,ZD2を備える。通常、入出力端子P1,P2は外部端子であり、共通端子Pcはグランド端子である。ツェナーダイオードZD1のアノードは入出力端子P1に接続され、ツェナーダイオードZD2のアノードは入出力端子P2に接続され、ツェナーダイオードZD0のアノードは共通端子Pcに接続され、ツェナーダイオードZD1,ZD2,ZD3のカソードは共通接続される。
ところが、このように複数の入出力端子と共通端子との間にツェナーダイオード等の過渡電圧抑制素子(TVS:transient-voltage-suppressor )を接続した回路では、例えば入出力端子P1に過渡電圧が印加されてツェナーダイオードZD0がブレークダウンするとき、ツェナーダイオードZD2もブレークダウンしてしまう。そのことで、過渡電流i0が共通端子Pcに流れると共に、入出力端子P2に過渡電流i2が漏洩しまう。そのため、入出力端子P2に接続されている回路に対する過渡電圧保護が有効に成されない。同様に、入出力端子P2に過渡電圧が印加されてツェナーダイオードZD0がブレークダウンするときも、ツェナーダイオードZD1がブレークダウンしてしまう。そのことで、過渡電流が共通端子Pcに流れると共に、入出力端子P1に漏洩しまう。そのため、入出力端子P1に接続されている回路に対する過渡電圧保護が有効に成されない。
そこで、本発明の目的は、複数の入出力端子と共通端子との間に過渡電圧抑制素子が接続された回路において、複数の端子について過渡電圧に対して適正に保護できるようにした過渡電圧保護装置を提供することにある。
本開示の一例としての過渡電圧保護装置は、
1つの共通端子と、複数の入出力端子と、第1端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
前記過渡電圧抑制素子の第2端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続されている。
上記構成によれば、過渡電圧抑制素子がブレークダウンする状態でも、逆流防止回路の作用により、外部から過渡電圧が印加されない入出力端子に、過渡電圧保護装置側から過渡電圧が印加されることはない。そのため、各入出力端子に接続されている回路が保護される。
本発明によれば、複数の入出力端子と共通端子との間に過渡電圧抑制素子が接続された回路において、複数の端子について過渡電圧に対して適正に保護できるようにした過渡電圧保護装置が得られる。
図1(A)は第1の実施形態に係る過渡電圧保護装置101Aの回路図である。図1(B)は第1の実施形態に係る過渡電圧保護装置101Bの回路図である。 図2は、過渡電圧保護装置101Bが接続された電子回路の主要部を示す回路図である。 図3は、過渡電圧保護装置101Bを単一の半導体集積回路で構成した場合の半導体集積回路の主要部の断面図である。 図4は三つの入出力端子P1,P2,P3を有する過渡電圧保護装置101Cの回路図である。 図5は第2の実施形態に係る過渡電圧保護装置102の回路図である。 図6は第3の実施形態に係る過渡電圧保護装置103の回路図である。 図7は第4の実施形態に係る過渡電圧保護装置104の回路図である。 図8は第5の実施形態に係る過渡電圧保護装置105の回路図である。 図9は第6の実施形態に係る過渡電圧保護装置106Aの回路図である。 図10は第6の実施形態に係る別の過渡電圧保護装置106Bの回路図である。 図11は、本発明の課題を説明するために構成した、二つの入出力端子P1,P2及び共通端子Pcを備える過渡電圧保護装置の回路図である。
まず、本発明に係る過渡電圧保護装置における幾つかの態様について記載する。
本発明に係る第1の態様の過渡電圧保護装置では、1つの共通端子と、複数の入出力端子と、第1端が共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備える。そして、過渡電圧抑制素子の第2端と複数の入出力端子との間に、ブレークダウン電圧が過渡電圧抑制素子のブレークダウン電圧より高く、かつ過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続されている。この構成によれば、過渡電圧抑制素子がブレークダウンする状態でも、逆流防止回路の作用により、外部から過渡電圧が印加されない入出力端子には、過渡電圧保護装置側から過渡電圧が印加されない。そのため、各入出力端子に接続されている回路が保護される。
本発明に係る第2の態様の過渡電圧保護装置では、前記過渡電圧抑制素子は、前記入出力端子に接続される回路を保護すべき電圧でブレークダウンするツェナーダイオードである。この構成によれば、比較的低い電圧でブレークダウンする過渡電圧抑制素子を設けることができ、電源電圧の低い電子機器において過渡電圧保護を行える。
本発明に係る第3の態様の過渡電圧保護装置では、前記逆流防止回路は、ゲートとドレインとが接続されたMOS−FETである。この構成によれば、順方向バイアス状態での電圧降下が小さく、オン抵抗が低いので、過渡電圧保護動作時の入出力端子の電圧をより低く抑えられる。
本発明に係る第4の態様の過渡電圧保護装置では、前記逆流防止回路は、P層とN層との接合部に形成されるPN接合ダイオードである。この構成によれば、簡素な回路、簡素な素子構造で逆流防止回路を構成でき、小型・低コストの過渡電圧保護装置が得られる。
本発明に係る第5の態様の過渡電圧保護装置では、前記逆流防止回路はツェナーダイオードである。この構成によれば、簡素な回路、簡素な素子構造で、ブレークダウン電圧が過渡電圧抑制素子のブレークダウン電圧より高い逆流防止回路を構成でき、小型・低コストの過渡電圧保護装置が得られる。
本発明に係る第6の態様の過渡電圧保護装置では、前記逆流防止回路は、前記ブレークダウン電流が流れる経路に直列接続されたインダクタをさらに備える。この構成によれば、ブレークダウン電流の高周波成分が抑制され、入出力端子の印加電圧の高周波成分が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子の破壊が予防できる。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第2の実施形態以降では第1の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第1の実施形態》
図1(A)は第1の実施形態に係る過渡電圧保護装置101Aの回路図である。また、図1(B)は第1の実施形態に係る過渡電圧保護装置101Bの回路図である。
図1(A)に示す過渡電圧保護装置101Aは、1つの共通端子Pcと、二つの入出力端子P1,P2と、第1端T1が共通端子Pcに直接的に又は間接的に接続された過渡電圧抑制素子10と、を備える。過渡電圧抑制素子10の第2端T2と入出力端子P1,P2との間には、ブレークダウン電圧が過渡電圧抑制素子10のブレークダウン電圧より高く、かつ過渡電圧抑制素子10のブレークダウン電流が流れる方向を順方向とする、逆流防止回路11,12がそれぞれ接続されている。図1(A)、図1(B)に示す例では、過渡電圧抑制素子10と逆流防止回路11,12との共通接続点CNに過渡電圧抑制素子10の第2端T2が接続されている。
上記過渡電圧抑制素子10は、入出力端子P1に繋がっている回路を、外部から入出力端子P1に印加される静電気放電(以下、ESD)等による過渡電圧から保護する。同様に、上記過渡電圧抑制素子10は、入出力端子P2に繋がっている回路を、外部から入出力端子P2に印加されるESD等による過渡電圧から保護する。
図1(B)は上記過渡電圧抑制素子10及び上記逆流防止回路11,12を具体的な素子で構成した例の回路図である。図1(B)に示す過渡電圧保護装置101Bにおいて、過渡電圧抑制素子10はツェナーダイオードZD0で構成されている。逆流防止回路11はツェナーダイオードZD1及びMOS-FET Q1で構成されている。逆流防止回路12はツェナーダイオードZD2及びMOS-FET Q2で構成されている。
ツェナーダイオードZD1のブレークダウン電圧は、定常時に入出力端子P1,P2に印加される電圧より高く、かつ入出力端子P1,P2に繋がっている回路を保護するに要する上限電圧より低い電圧である。ツェナーダイオードZD0のブレークダウン電圧は例えば7Vから13Vの範囲内の電圧であり、ツェナーダイオードZD1,ZD2のブレークダウン電圧は7Vから13Vの範囲内の電圧である。ツェナーダイオードZD1,ZD2は、後に示すように、ツェナーダイオードZD0と共に一つのチップ内に構成される素子である。
図1(B)において、MOS-FET Q1はNチャンネルMOS-FETであり、ゲートGとドレインDとが接続されている。同様に、MOS-FET Q2はNチャンネルMOS-FETであり、ゲートGとドレインDとが接続されている。ゲートGとドレインDとが接続されたNチャンネルMOS-FET Q1は、ソースSに対して正の電圧がドレインDに印加される状態で、ゲート・ソース間電圧がゲートしきい値電圧 (Vth)を超えて、MOS-FET Q1はオンする。逆に、MOS-FET Q1のソースSに対して低い電圧がドレインDに印加される状態、又はドレイン・ソース間電圧が0である状態で、ゲート・ソース間電圧はゲートしきい値電圧 (Vth)を超えないので、MOS-FET Q1はオフする。つまり、ゲートGとドレインDとが接続されたMOS-FET Q1は、ドレインDをアノード、ソースSをカソードとするダイオードとして作用する。同様に、ゲートGとドレインDとが接続されたMOS-FET Q2も、ドレインDをアノード、ソースSをカソードとするダイオードとして作用する。
図2は、過渡電圧保護装置101Bが接続された電子回路の主要部を示す回路図である。この例では、第1電子回路51の信号入出力ライン及び第2電子回路52の信号入出力ラインとグランドとの間に過渡電圧保護装置101Bが接続されている。
図1(B)、図2において、例えば入出力端子P1に正のESDが印加されると、ツェナーダイオードZD1に順方向バイアス電圧が印加される。また、ゲートGとドレインDとが接続されたMOS-FET Q1で構成されるダイオードに順方向バイアス電圧が印加される。したがって、ツェナーダイオードZD0のアノードに対するカソードの電位がブレークダウン電圧を超えて、ツェナーダイオードZD0はブレークダウンする。これにより、入出力端子P1→逆流防止回路11→過渡電圧抑制素子10→共通端子Pcの経路で電流idが流れる。この電流idはツェナーダイオードZD0のブレークダウン電流である。
上述のとおり、ツェナーダイオードZD0がブレークダウンすることで入出力端子P1に繋がっている第1電子回路51はESDによる過渡電圧から保護される。また、入出力端子P1に正のESDが印加される状態で、ゲートGとドレインDとが接続されたMOS-FET Q2で構成されるダイオードに逆方向バイアス電圧が印加される。したがって、ツェナーダイオードZD2はブレークダウンせず、ESDが入出力端子P2に印加されることはない。そのため、入出力端子P2に繋がっている第2電子回路52はESDの影響を受けない。
上述の例は、入出力端子P1にESDが印加される場合であるが、入出力端子P2にESDが印加される場合、同様にして入出力端子P2→逆流防止回路12→過渡電圧抑制素子10→共通端子Pcの経路で、ブレークダウン電流が流れる。つまり、ツェナーダイオードZD0がブレークダウンすることで入出力端子P2に繋がっている第2電子回路52はESDによる過渡電圧から保護される。また、ツェナーダイオードZD1はブレークダウンせず、ESDが入出力端子P1に印加されることはない。そのため、入出力端子P1に繋がっている第1電子回路51はESDの影響を受けない。
なお、MOS-FETのゲートGとドレインDとが接続されることで構成されるダイオードは、PN接合ダイオードに比べて順方向バイアスの降下電圧が低いので、より低い過渡電圧に対しての保護にも適する。また、PN接合ダイオードに比べてオン抵抗が低いので、過渡電圧保護動作時の入出力端子の電圧をより低く抑えられる。
図3は過渡電圧保護装置101Bを単一の半導体集積回路で構成した場合の半導体集積回路の主要部の断面図である。図3において、P-SUBはP型半導体基板、NWELLはN型ウェルである。P+はP型領域、N+はN型領域である。OFは酸化絶縁層である。
N型ウェルNWELLと、そこに形成されたP型領域P+及びN型領域N+とでツェナーダイオードが構成されている。また、P型基板P-SUBと二つのN型領域N+と酸化絶縁層OFとでNチャンネルMOS-FETが構成されている。N型領域N+の表面には、ドレインD及びソースSに対応する金属膜がそれぞれ形成されている。酸化絶縁層OFの表面にはゲートGに対応する金属膜が形成されている。
このようにして、過渡電圧保護装置101Bは単一の半導体集積回路で構成できる。
以上に示した例では二つの入出力端子P1,P2を有する過渡電圧保護装置の例であったが、同様にして三つ以上の入出力端子を有する過渡電圧保護装置を構成することができる。例えば、図4は三つの入出力端子P1,P2,P3を有する過渡電圧保護装置101Cの回路図である。図4に示す過渡電圧保護装置101Cは、1つの共通端子Pcと、三つの入出力端子P1,P2,P3と、ツェナーダイオードZD1,ZD2,ZD3と、MOS-FET Q1,Q2,Q3を備える。ツェナーダイオードZD1とMOS-FET Q1とで第1の逆流防止回路が構成され、ツェナーダイオードZD2とMOS-FET Q2とで第2の逆流防止回路が構成され、ツェナーダイオードZD3とMOS-FET Q3とで第3の逆流防止回路が構成される。
このように、1つの共通端子Pcと、複数の入出力端子P1,P2,P3と、第1端が共通端子Pcに接続された過渡電圧抑制素子(ツェナーダイオードZD0)と、を備え、過渡電圧抑制素子(ツェナーダイオードZD0)の第2端と複数の入出力端子P1,P2,P3との間に、ブレークダウン電圧が過渡電圧抑制素子(ツェナーダイオードZD0)のブレークダウン電圧より高く、かつ過渡電圧抑制素子(ツェナーダイオードZD0)のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続されることで、三つ以上の入出力端子を有する過渡電圧保護装置を構成することができる。
《第2の実施形態》
第2の実施形態では、逆流防止回路の構成が第1の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
図5は第2の実施形態に係る過渡電圧保護装置102の回路図である。図5に示す過渡電圧保護装置102は、1つの共通端子Pcと、二つの入出力端子P1,P2と、アノードが共通端子Pcに接続されたツェナーダイオードZD0と、を備える。ツェナーダイオードZD0のカソードと入出力端子P1,P2との間には、逆流防止回路11,12がそれぞれ接続されている。
図1(B)に示した過渡電圧保護装置101BではMOS-FET Q1,Q2でそれぞれダイオードを構成していたが、本実施形態では、逆流防止回路11,12に、PN接合ダイオードD1,D2をそれぞれ設けている。その他の構成は第1の実施形態で示したとおりである。
本実施形態によれば、ダイオードD1,D2の構成が簡素化され、過渡電圧保護装置をより小型化できる。
《第3の実施形態》
第3の実施形態では、逆流防止回路の構成が第1の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
図6は第3の実施形態に係る過渡電圧保護装置103の回路図である。図6に示す過渡電圧保護装置103は、1つの共通端子Pcと、二つの入出力端子P1,P2と、第1端が共通端子Pcに接続された過渡電圧抑制素子10と、を備える。過渡電圧抑制素子10の第2端と入出力端子P1,P2との間には、逆流防止回路11,12がそれぞれ接続されている。
本実施形態では、過渡電圧抑制素子10はツェナーダイオードZD0で構成されている。また、逆流防止回路11はツェナーダイオードZD1,ZD21で構成されている。同様に、逆流防止回路12はツェナーダイオードZD2,ZD22で構成されている。その他の構成は第1の実施形態で示したとおりである。
ツェナーダイオードZD0,ZD1,ZD2,ZD21,ZD22のブレークダウン電圧は同じである。
本実施形態のように、逆流防止回路11,12それぞれを、多段接続したツェナーダイオードで構成することで、逆流防止回路の実質的なブレークダウン電圧が高くなるため、ツェナーダイオードZD0が先にブレークダウンする。例えば、入出力端子P1にESDが印加されると、入出力端子P1→ツェナーダイオードZD1→ツェナーダイオードZD21→ツェナーダイオードZD0→共通端子Pcの経路でブレークダウン電流idが流れる。つまり、ツェナーダイオードZD0がブレークダウンすることで、入出力端子P1に繋がっている電子回路はESDによる過渡電圧から保護される。このとき、ツェナーダイオードZD22,ZD2はブレークダウンしない。このことで、ESDが入出力端子P2に印加されることはない。そのため、入出力端子P2に繋がっている電子回路もESDから保護される。
本実施形態によれば、過渡電圧抑制素子10を構成するツェナーダイオードZD0と、逆流防止回路を構成するツェナーダイオードZD1,ZD2,ZD21,ZD22とは、同じブレークダウン電圧のツェナーダイオードで構成できるので、ブレークダウン電圧を特別に調整することなく、同一のプロセスで容易に製造できる。
《第4の実施形態》
第4の実施形態では、逆流防止回路の構成が第1の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
図7は第4の実施形態に係る過渡電圧保護装置104の回路図である。図7に示す過渡電圧保護装置104は、1つの共通端子Pcと、二つの入出力端子P1,P2と、第1端が共通端子Pcに接続された過渡電圧抑制素子10と、を備える。過渡電圧抑制素子10の第2端と入出力端子P1,P2との間には、逆流防止回路11,12がそれぞれ接続されている。
本実施形態では、過渡電圧抑制素子10はツェナーダイオードZD0で構成されている。また、逆流防止回路11はツェナーダイオードZD31で構成されている。同様に、逆流防止回路12はツェナーダイオードZD32で構成されている。その他の構成は第1の実施形態で示したとおりである。
ここで、ツェナーダイオードZD0のブレークダウン電圧をVB0、ツェナーダイオードZD31のブレークダウン電圧をVB31、ツェナーダイオードZD32のブレークダウン電圧をVB32、でそれぞれ表すと、VB0<VB31,VB0<VB32、の関係にある。ツェナーダイオードZD0のブレークダウン電圧VB0は例えば7Vから8Vの範囲内の電圧であり、ツェナーダイオードZD31,ZD32のブレークダウン電圧VB31,VB32はいずれも例えば10Vから13Vの範囲内の電圧である。
つまり、ツェナーダイオードZD0のカソード(過渡電圧抑制素子10の第2端)と入出力端子P1,P2との間に接続されたツェナーダイオードZD31,ZD32は、ブレークダウン電圧がツェナーダイオードZD0のブレークダウン電圧VB0より高く、かつツェナーダイオードZD0のブレークダウン電流が流れる方向を順方向とする素子である。
本実施形態によれば、例えば入出力端子P1に正のESDが印加されると、ツェナーダイオードZD0がブレークダウンすることで、入出力端子P1に繋がっている電子回路はESDによる過渡電圧から保護される。逆流防止回路12を構成するツェナーダイオードZD32のブレークダウン電圧は過渡電圧抑制素子10を構成するツェナーダイオードZD0より高いため、ツェナーダイオードZD0のブレークダウン時にも、ツェナーダイオードZD32はブレークダウンせず、ESDが入出力端子P2に印加されることはない。そのため、入出力端子P2に繋がっている電子回路もESDから保護される。入出力端子P2にESDが印加される場合、同様にしてツェナーダイオードZD0がブレークダウンすることで入出力端子P2に繋がっている電子回路はESDによる過渡電圧から保護され、ツェナーダイオードZD31はブレークダウンせず、ESDが入出力端子P1に印加されることはない。そのため、入出力端子P1に繋がっている電子回路もESDから保護される。
《第5の実施形態》
第5の実施形態では、逆流防止回路の構成が第1の実施形態で示したものとは異なる過渡電圧保護装置の例を示す。
図8は第5の実施形態に係る過渡電圧保護装置105の回路図である。図8に示す過渡電圧保護装置105は、1つの共通端子Pcと、二つの入出力端子P1,P2と、第1端が共通端子Pcに接続された過渡電圧抑制素子10と、を備える。過渡電圧抑制素子10の第2端と入出力端子P1,P2との間には、逆流防止回路11,12がそれぞれ接続されている。
本実施形態では、過渡電圧抑制素子10はツェナーダイオードZD0で構成されている。また、逆流防止回路11はツェナーダイオードZD1、MOS-FET Q1及びインダクタL1で構成されている。同様に、逆流防止回路12はツェナーダイオードZD2、MOS-FET Q2及びインダクタL2で構成されている。その他の構成は第1の実施形態で示したとおりである。
本実施形態の過渡電圧保護装置105は、図1(B)に示した過渡電圧保護装置101BにインダクタL1,L2を付加したものである。インダクタL1は、入出力端子P1から共通端子Pcへ流れるブレークダウン電流の経路に直列接続されている。同様に、インダクタL2は、入出力端子P2から共通端子Pcへ流れるブレークダウン電流の経路に直列接続されている。
例えば、入出力端子P1にESDが印加されると、MOS-FET Q1は順方向バイアスのダイオードとして作用し、入出力端子P1→ツェナーダイオードZD1→インダクタL1→MOS-FET Q1→ツェナーダイオードZD0→共通端子Pcの経路でブレークダウン電流idが流れる。このとき、逆流防止回路12内のMOS-FET Q2で構成されるダイオードには逆方向バイアス電圧が印加されるのでオフしたままである。
上記ブレークダウン電流の電流経路にインダクタL1が挿入されているため、このインダクタL1でブレークダウン電流の高周波成分が抑制され、入出力端子P1の印加電圧の高周波成分が抑制される。つまり、入出力端子P1にESDが印加されて、ツェナーダイオードZD0がブレークダウンするときの、入出力端子P1の過渡的な電圧変動が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子の破壊が予防される。
逆流防止回路12内のインダクタL2についても同様である。つまり、入出力端子P2にESDが印加されて、ツェナーダイオードZD0がブレークダウンするときの、入出力端子P2の過渡的な電圧変動が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子の破壊が予防される。
なお、過渡電圧抑制素子10の第2端T2(ツェナーダイオードZD0のカソード)と共通接続点CNとの間にインダクタを挿入してもよい。その構成によれば、上記インダクタL1,L2は不要である。
《第6の実施形態》
第6の実施形態では、両極性の過渡電圧に対して保護する過渡電圧保護装置の例を示す。
図9は第6の実施形態に係る過渡電圧保護装置106Aの回路図である。図9に示す過渡電圧保護装置106Aは、共通端子Pcと、入出力端子P1,P2と、第1端T1が共通端子Pcに接続された過渡電圧抑制素子10p,10nと、を備える。過渡電圧抑制素子10pの第2端と入出力端子P1,P2との間には、逆流防止回路11p,12pがそれぞれ接続されている。同様に、過渡電圧抑制素子10nの第2端と入出力端子P1,P2との間には、逆流防止回路11n,12nがそれぞれ接続されている。
図9において、過渡電圧抑制素子10p及び逆流防止回路11p,12pによって、正の過渡電圧に対する過渡電圧保護用回路が構成されていて、過渡電圧抑制素子10n及び逆流防止回路11n,12nによって、負の過渡電圧に対する過渡電圧保護用回路が構成されている。過渡電圧抑制素子10p及び逆流防止回路11p,12pによる過渡電圧保護用回路は図1(B)に示した過渡電圧保護装置の構成と同じである。
過渡電圧抑制素子10pはツェナーダイオードZD0pで構成されている。同様に、過渡電圧抑制素子10nはツェナーダイオードZD0nで構成されている。逆流防止回路11pはツェナーダイオードZD1p及びMOS-FET Q1pで構成されていて、逆流防止回路12pはツェナーダイオードZD2p及びMOS-FET Q2pで構成されている。同様に、逆流防止回路11nはツェナーダイオードZD1n及びMOS-FET Q1nで構成されていて、逆流防止回路12nはツェナーダイオードZD2n及びMOS-FET Q2nで構成されている。
上記正の過渡電圧保護用回路と負の過渡電圧保護用回路とは、各ツェナーダイオードの方向、MOS-FETの方向が逆になっているだけであり、その他の回路構成は同じである。
例えば、入出力端子P1に正のESDが印加されると、ツェナーダイオードZD1pに順方向バイアス電圧が印加される。また、ゲートGとドレインDとが接続されたMOS-FET Q1pで構成されるダイオードに順方向バイアス電圧が印加される。したがって、ツェナーダイオードZD0pのアノードに対するカソードの電位がブレークダウン電圧を超えて、ツェナーダイオードZD0pはブレークダウンする。これにより、入出力端子P1→逆流防止回路11p→過渡電圧抑制素子10p→共通端子Pcの経路で電流idpが流れる。これにより、入出力端子P1は正のESDから保護される。
また、例えば、入出力端子P1に負のESDが印加されると、ツェナーダイオードZD1nに順方向バイアス電圧が印加される。また、ゲートGとドレインDとが接続されたMOS-FET Q1nで構成されるダイオードに順方向バイアス電圧が印加される。したがって、ツェナーダイオードZD0nのアノードに対するカソードの電位がブレークダウン電圧を超えて、ツェナーダイオードZD0nはブレークダウンする。これにより、共通端子Pc→過渡電圧抑制素子10n→逆流防止回路11n→入出力端子P1の経路で電流idnが流れる。これにより、入出力端子P1は負のESDから保護される。
上述の例は、入出力端子P1にESDが印加される場合であるが、入出力端子P2に正又は負のESDが印加される場合も同様である。例えば、入出力端子P2に正のESDが印加されると、入出力端子P2→逆流防止回路12p→過渡電圧抑制素子10p→共通端子Pcの経路でブレークダウン電流が流れる。これにより、入出力端子P2は正のESDから保護される。また、例えば、入出力端子P2に負のESDが印加されると、共通端子Pc→過渡電圧抑制素子10n→逆流防止回路12n→入出力端子P2の経路でブレークダウン電流が流れる。これにより、入出力端子P2は負のESDから保護される。
図10は本実施形態に係る別の過渡電圧保護装置106Bの回路図である。この過渡電圧保護装置106Bは三つの入出力端子P1,P2,P3について過渡電圧保護を行う装置である。図10に示す過渡電圧保護装置106Bは、1つの共通端子Pcと、三つの入出力端子P1,P2,P3と、ツェナーダイオードZD0p,ZD0n,ZD31p,ZD31n,ZD32p,ZD32n,ZD33p,ZD33nと、を備える。ツェナーダイオードZD0pは正の過渡電圧保護用の過渡電圧抑制素子であり、ツェナーダイオードZD0nは負の過渡電圧保護用の過渡電圧抑制素子である。また、ツェナーダイオードZD31p,ZD32p,ZD33pは正の過渡電圧保護用の逆流防止回路を構成する素子であり、ツェナーダイオードZD31n,ZD32n,ZD33nは負の過渡電圧保護用の逆流防止回路を構成する素子である。
ここで、ツェナーダイオードZD0pのブレークダウン電圧をVB0p、ツェナーダイオードZD31pのブレークダウン電圧をVB31p、ツェナーダイオードZD32pのブレークダウン電圧をVB32p、ツェナーダイオードZD33pのブレークダウン電圧をVB33p、でそれぞれ表すと、
VB0p<VB31p
VB0p<VB32p
VB0p<VB33p
である。また、ツェナーダイオードZD0nのブレークダウン電圧をVB0n、ツェナーダイオードZD31nのブレークダウン電圧をVB31n、ツェナーダイオードZD32nのブレークダウン電圧をVB32n、ツェナーダイオードZD33nのブレークダウン電圧をVB33n、でそれぞれ表すと、
|VB0n|<|VB31n|
|VB0n|<|VB32n|
|VB0n|<|VB33n|
である。
本実施形態によれば、例えば入出力端子P1に正のESDが印加されると、ツェナーダイオードZD0pがブレークダウンすることで、入出力端子P1に繋がっている電子回路は正のESDによる過渡電圧から保護される。また、例えば入出力端子P1に負のESDが印加されると、ツェナーダイオードZD0nがブレークダウンすることで、入出力端子P1に繋がっている電子回路は負のESDによる過渡電圧から保護される。入出力端子P2,P3についても同様に、正負の過渡電圧から保護される。
以上に示した実施形態では、過渡電圧抑制素子10,10p,10nの第1端を共通端子Pcに直接接続した例を示したが、過渡電圧抑制素子10,10p,10nの第1端は共通端子Pcに間接的に接続されていてもよい。例えば、過渡電圧抑制素子10,10p,10nの第1端と共通端子Pcとの間にインダクタが挿入されていてもよい。
さらに、共通端子Pcをグランドに直接接続せず、間接的に接続してもよい。例えば、共通端子Pcとグランドとの間に、インダクタを挿入してもよい。その構成によれば、過渡電圧抑制素子のブレークダウン電流の高周波成分が抑制され、ブレークダウン電流の高周波成分が抑制される。これにより、入出力端子(P1,P2等)の過渡的な電圧変動が抑制される。また、ブレークダウン電流の経路中の各素子に流れる電流の上限が制限されて、それら素子が破壊から保護される。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
CN…共通接続点
D…ドレイン
D1,D2…ダイオード
G…ゲート
id,idp,idn…ブレークダウン電流
L1,L2…インダクタ
P1,P2,P3…入出力端子
Pc…共通端子
Q1,Q2…MOS-FET
S…ソース
T1…第1端
T2…第2端
ZD0,ZD1,ZD2,ZD3…ツェナーダイオード
ZD0n,ZD1n,ZD2n…ツェナーダイオード
ZD0p,ZD1p,ZD2p…ツェナーダイオード
ZD21,ZD22…ツェナーダイオード
ZD31,ZD32…ツェナーダイオード
ZD31n,ZD32n,ZD33n…ツェナーダイオード
ZD31p,ZD32p,ZD33p…ツェナーダイオード
10,10p,10n…過渡電圧抑制素子
11,12…逆流防止回路
11n,12n…逆流防止回路
11p,12p…逆流防止回路
51…第1電子回路
52…第2電子回路
101A,101B,101C…過渡電圧保護装置
102,103,104,105…過渡電圧保護装置
106A,106B…過渡電圧保護装置

Claims (5)

  1. 1つの共通端子と、複数の入出力端子と、第1端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
    前記過渡電圧抑制素子の第2端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続され
    前記逆流防止回路はツェナーダイオードを含む
    過渡電圧保護装置。
  2. 1つの共通端子と、複数の入出力端子と、第1端が前記共通端子に直接的に又は間接的に接続された過渡電圧抑制素子と、を備え、
    前記過渡電圧抑制素子の第2端と前記複数の入出力端子との間に、ブレークダウン電圧が前記過渡電圧抑制素子のブレークダウン電圧より高く、かつ前記過渡電圧抑制素子のブレークダウン電流が流れる方向を順方向とする、逆流防止回路が接続され、
    前記逆流防止回路は、前記ブレークダウン電流が流れる経路に直列接続されたインダクタをさらに備える、
    過渡電圧保護装置。
  3. 前記過渡電圧抑制素子は、前記入出力端子に接続される回路を保護すべき電圧でブレークダウンするツェナーダイオードである、請求項1又は2に記載の過渡電圧保護装置。
  4. 前記逆流防止回路は、ゲートとドレインとが接続されたMOS−FETを含む、請求項1から3のいずれかに記載の過渡電圧保護装置。
  5. 前記逆流防止回路は、P層とN層との接合部に形成されるPN接合ダイオードを含む、請求項1から3のいずれかに記載の過渡電圧保護装置。
JP2019541812A 2018-09-05 2019-04-02 過渡電圧保護装置 Active JP6604464B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018166326 2018-09-05
JP2018166326 2018-09-05
PCT/JP2019/014600 WO2020049787A1 (ja) 2018-09-05 2019-04-02 過渡電圧保護装置

Publications (2)

Publication Number Publication Date
JP6604464B1 true JP6604464B1 (ja) 2019-11-13
JPWO2020049787A1 JPWO2020049787A1 (ja) 2020-09-10

Family

ID=68532298

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019541812A Active JP6604464B1 (ja) 2018-09-05 2019-04-02 過渡電圧保護装置

Country Status (1)

Country Link
JP (1) JP6604464B1 (ja)

Also Published As

Publication number Publication date
JPWO2020049787A1 (ja) 2020-09-10

Similar Documents

Publication Publication Date Title
US6690561B2 (en) Effective gate-driven or gate-coupled ESD protection circuit
US20070201175A1 (en) Semiconductor integrated circuit device
US20060232318A1 (en) Power clamp circuit and semiconductor device
US7643258B2 (en) Methods and apparatus for electrostatic discharge protection in a semiconductor circuit
US9437591B1 (en) Cross-domain electrostatic discharge protection device
US20050286187A1 (en) Esd preventing-able level shifters
US9374074B2 (en) Voltage selection circuit and semiconductor integrated circuit device having the same
US9812437B2 (en) Semiconductor integrated circuit device, and electronic appliance using the same
US10193337B2 (en) Semiconductor device
CN110198029A (zh) 一种芯片电源过压及反接保护电路及方法
US11302686B2 (en) High-voltage circuitry device and ring circuitry layout thereof
US20090174387A1 (en) Semiconductor Device
US7782579B2 (en) Semiconductor integrated circuit
JP6604464B1 (ja) 過渡電圧保護装置
US8405151B2 (en) Protection circuit for semiconductor device
CN211743125U (zh) 过渡电压保护装置
US6833590B2 (en) Semiconductor device
US7087968B1 (en) Electrostatic discharge protection circuit and semiconductor circuit therewith
CN112310067B (zh) 静电保护电路
US20140225159A1 (en) Electrostatic discharge protection device and electronic apparatus thereof
US11233394B2 (en) Electrostatic protection circuit
US6583475B2 (en) Semiconductor device
JP5010158B2 (ja) 半導体装置
KR102001899B1 (ko) 집적 회로에 적용되는 정전기 방전 보호 회로
KR102090640B1 (ko) 집적 회로에 적용된 정전기 방전 보호 회로

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190801

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190801

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190801

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190930

R150 Certificate of patent or registration of utility model

Ref document number: 6604464

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150