KR102001899B1 - 집적 회로에 적용되는 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 제1 N형 트랜지스터, 제2 N형 트랜지스터 및 고전압 추적 회로를 포함하는 정전기 방전 보호 회로를 제공한다. 고전압 추적 회로는 제1 입력 단자, 제2 입력 단자 및 출력 단자를 포함한다. 제1 입력 단자는 금속 패드에 연결되어 금속 패드 전압을 수신한다. 제2 입력 단자는 공급 전압을 수신한다. 출력 단자는 제2 N형 트랜지스터에 연결되어 고전압 추적 전압을 출력하도록 구성되어 있으며, 고전압 추적 전압은 금속 패드 전압보다 크거나 같다.

Description

집적 회로에 적용되는 정전기 방전 보호 회로
본 발명은 집적 회로에 적용된 정전기 방전(ESD) 보호 회로에 관한 것이며, 특히 누설 전류를 방지할 수 있는 ESD 보호 회로에 관한 것이다.
전자 기술이 진화함에 따라, 전자 장치가 보다 넓은 영역에 적용되고 있다. 전자 장치는 항공 우주 장비와 같은 첨단 기술 분야에만 적용되는 것이 아니라 가전제품, 통신 장치, 의료 기기 등과 같은 소비자 전자 제품에도 적용되고 있다. 정전기 방전(Electro Static Discharge, ESD)은 어디에나 있으며 ESD 문제는 장비의 정상 작동에 대해 위협적이다. 장치가 정상적으로 작동하도록 ESD를 방지하는 방법에 대해 생각하는 것이 엔지니어의 과제이다. ESD는 실제 생활에서 통상적으로 발생하는데, 특히 전자 장치가 제조, 운반, 보관 및 사용 중에 특히 그러하다. 정전기가 일정 레벨까지 축적되면, 어느 정도의 에너지가 방출되어 전자 장치에 돌이킬 수 없는 손상을 유발할 수 있다.
당기술분야의 ESD 보호 회로는 불가피한 누설 전류를 가지며, 이것은 집적회로(IC)의 모든 전력 소비를 증가시킨다. 그러므로 누설 전류를 방지하는 방법은 이 분야에서 중요한 과제이다.
그러므로 본 발명의 실시예의 주 목적은 누설 전류를 방지할 수 있는 ESD 보호 회로를 제공하는 것이다.
위에서 언급한 문제를 해결하기 위해, 본 발명은 정전기 방전(electrostatic discharge, ESD) 보호 회로를 제공하며, 상기 ESD 보호 회로는, 제1 N형 트랜지스터; 제2 N형 트랜지스터; 및 고전압 추적 회로를 포함하며, 상기 제1 N형 트랜지스터는, 접지 단자에 연결된 제1 게이트 단자; 상기 제1 게이트 단자에 연결된 제1 전극 단자; 및 제2 전극 단자를 포함하고, 상기 제2 N형 트랜지스터는, 금속 패드에 연결된 제2 게이트 단자; 상기 제2 게이트 단자에 연결된 제3 전극 단자; 상기 제2 전극 단자에 연결된 제4 전극 단자; 및 제5 전극 단자를 포함하며, 상기 고전압 추적 회로는, 상기 금속 패드에 연결되어 금속 패드 전압을 수신하도록 구성되어 있는 제1 입력 단자; 공급 전압을 수신하도록 구성되어 있는 제2 입력 단자; 및 상기 제5 전극 단자에 연결되어 고전압 추적 전압을 출력하도록 구성되어 있는 출력 단자를 포함하며, 상기 고전압 추적 전압은 상기 금속 패드 전압보다 크거나 같다.
예를 들어, 상기 고전압 추적 회로는, 제1 트랜지스터; 및 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터는, 상기 제2 입력 단자에 연결된 제1 제어 단자; 상기 제1 입력 단자에 연결된 제1 단자; 및 상기 출력 단자에 연결된 제2 단자를 포함하며, 상기 제2 트랜지스터는, 상기 제1 입력 단자에 연결된 제2 제어 단자; 상기 제2 입력 단자에 연결된 제3 단자; 상기 출력 단자에 연결된 제4 단자를 포함한다.
예를 들어, 상기 금속 패드 전압이 상기 공급 전압보다 크면, 상기 제1 트랜지스터는 전도되고 상기 제2 트랜직스터는 차단된다.
예를 들어, 상기 금속 패드 전압이 상기 공급 전압보다 작으면, 상기 제1 트랜지스터는 차단되고 상기 제2 트랜직스터는 전도된다.
예를 들어, 상기 고전압 추적 회로는 상기 제1 트랜지스터의 제1 단자와 제1 입력 단자 사이에 연결된 다이오드를 더 포함한다.
예를 들어, 상기 제1 N형 트랜지스터는 상기 제1 제어 전극에 연결된 제1 베이스 단자를 더 포함한다.
예를 들어, 상기 제2 N형 트랜지스터는, 상기 제3 전극 단자, 상기 제4 전극 단자 및 상기 제5 전극 단자 아래에 배치된 제1 딥 N-웰(deep N-well)을 포함한다.
예를 들어, 상기 제2 N형 트랜지스터는, 상기 제3 전극 단자와 상기 제4 전극 단자와 상기 제1 딥 N-웰 사이에 배치된 제1 P-웰을 더 포함한다.
예를 들어, 상기 제2 N형 트랜지스터는 제1 N-웰을 더 포함하고, 상기 제1 N-웰은 제1 P-웰의 일측에 배치된다.
예를 들어, 상기 N형 영역은 상기 제5 전극 단자로서 형성된다.
예를 들어, 상기 금속 패드의 금속 패드 전극이 포지티브 ESD 전압일 때, 상기 제1 N형 트랜지스터를 통해 상기 접지 단자로 제1 전류가 흐른다.
예를 들어, 상기 금속 패드의 금속 패드 전극이 포지티브 ESD 전압일 때, 상기 제1 N형 트랜지스터는 제1 바이폴라 트랜지스터로서 형성된다.
예를 들어, 상기 금속 패드의 금속 패드 전극이 네거티브 ESD 전압일 때, 상기 제2 N형 트랜지스터를 통해 상기 금속 패드로 제2 전류가 흐른다.
상기 금속 패드의 금속 패드 전극은 네거티브 ESD 전압일 때, 상기 제2 N형 트랜지스터는 제2 바이폴라 트랜지스터로서 형성된다.
예를 들어, 상기 고전압 추적 전압은 상기 금속 패드 전압과 상기 공급 전압의 최대 전압이다.
예를 들어, ESD 보호 회로는 상기 제2 N형 트랜지스터의 제5 전극 단자와 상기 고전압 추적 회로의 출력 단자 사이에 연결된 다이오드를 더 포함한다.
예를 들어, 상기 다이오드는, 상기 제2 N형 트랜지스터의 제5 전극 단자에 연결된 제1 단자; 및 상기 고전압 추적 회로의 출력 단자에 연결된 제2 단자를 포함한다.
예를 들어, 상기 다이오드는, 상기 제1 단자와 상기 제2 단자 아래에 배치된 제2 N-웰을 포함한다.
예를 들어, 상기 다이오드는, 상기 제1 단자와 상기 제2 단자 아래에 배치된 제2 P-웰을 포함한다.
예를 들어, 상기 다이오드는, 상기 제2 P-웰 아래에 배치된 제2 딥 N-웰을 더 포함한다.
예를 들어, ESD 보호 회로는 다이오드 시리즈로 형성된 복수의 다이오드를 더 포함하며, 상기 다이오드 시리즈는 상기 제2 N형 트랜지스터의 제5 전극 단자와 상기 고전압 추적 회로의 출력 단자 사이에 연결되어 있다.
본 발명에서 제공하는 ESD 보호 회로는 고전압 추적 회로를 사용하여 누설 전류를 회피하며, 회로 면적이 작고 전력 소비가 낮다는 이점을 가진다.
예시적인 실시예를 도시하는 대응하는 이미지의 도면에 의해 예시된 하나 이상의 예시적인 실시예는 제한된 구성 요소를 나타내지 않으며, 도면의 특징부에서 동일한 참조 번호는 달리 언급되지 않는 한 첨부 도면에 그 한계를 두지 않는다.
도 1은 본 발명의 실시예에 따른 정전기 방전(ESD) 보호 회로에 대한 개략도이다.
도 2는 도 1에 도시된 ESD 보호 회로 내의 제1 N형 트랜지스터 및 제2 N형 트랜지스터에 관한 회로의 레이아웃에 대한 부분 측 단면도가다.
도 3은 본 발명의 실시예에 따른 ESD 보호 회로에 대한 개략도이다.
도 4는 도 3에 도시된 ESD 보호 회로 내의 제2 N형 트랜지스터 및 다이오드에 관한 회로 레이아웃에 대한 부분 측 단면도가다.
도 5는 도 3에 도시된 ESD 보호 회로 내의 제2 N형 트랜지스터 및 다이오드에 관한 회로 레이아웃에 대한 부분 측 단면도가다.
도 6은 본 발명의 실시예에 따른 ESD 보호 회로에 대한 개략도이다.
도 7은 본 발명의 실시예에 따른 ESD 보호 회로에 대한 개략도이다.
본 발명의 실시예의 목적, 기술적 솔루션, 및 이점을 더 분명하게 되도록 하기 위해, 이하에서는 첨부된 도면 및 실시예에 따라 본 발명을 더 상세하게 설명한다. 여기서 설명된 특정한 실시예는 단지 본 발명을 설명하기 위한 것일 뿐 본 발명을 제한하려는 것이 아니라는 것을 이해해야 한다.
도 1 및 도 2를 참조하면, 도 1은 본 발명의 일 실시예에 따른 정전기 방전(ESD) 보호 회로(10)의 개략도이다. 도 2는 제1 N형 트랜지스터(Q1) 및 제2 N형 트랜지스터(Q2)에 관한 회로 레이아웃의 측 단면도이다. ESD 보호 회로(10)는 제1 N형 트랜지스터(Q1), 제2 N형 트랜지스터(Q2) 및 고전압 추적 회로(TH)를 포함한다. 제1 N형 트랜지스터 Q1은 게이트 단자(G1)와 전극 단자(S1 및 D1)를 포함한다. 제2 N형 트랜지스터(Q2)는 게이트 단자(G2) 및 전극 단자(S2, D2, E2)를 포함한다. 게이트 단자(G1) 및 전극 단자(S1)는 접지 단자(GND)에 연결된다. 게이트 단자(G2) 및 전극 단자(S2)는 금속 패드(PAD)에 연결된다. 제1 N형 트랜지스터(Q1)의 전극 단자(D1)는 제2 N형 트랜지스터의 전극 단자(D2)에 연결된다. 고전압 추적 회로(TH)는 입력 단자(In_1 및 In_2) 및 출력 단자(Out)를 가진다. 입력 단자(In_1)는 금속 패드(PAD)에 연결되며, 금속 패드 전압(VPAD)을 수신하도록 구성된다. 입력 단자(In_2)는 공급 전압(VDDIO)을 수신하도록 구성된다. 출력 단자(Out)는 제2 N형 트랜지스터(Q2)의 전극 단자(E2)에 연결되어 고전압 추적 전압(VE2)을 출력하도록 구성되며, 고전압 추적 전압(VE2)은 금속 패드 전압(VPAD)보다 크거나 같다.
구체적으로는, 도 2에 도시된 바와 같이, 제1 N형 트랜지스터(Q1)는 P형 기판(PSUB) 상에 형성된다. 즉, N형 영역(200, 202) 및 P형 영역(204, 206)은 P형 기판(PSUB) 상에 형성된다. N형 영역(200)은 제1 N형 트랜지스터(Q1)의 전극 단자(D1)로서 형성될 수 있다. N형 영역(202)은 제1 N형 트랜지스터(Q1)의 전극 단자(S1)로서 형성될 수 있다. N형 영역(200)과 N형 영역(202) 사이에 배치된 산화물 층 및 폴리 실리콘 층은 제1 N형 트랜지스터(Q1)의 게이트 단자(G1)로서 형성된다. 또한, P형 영역(204)은 제1 N형 트랜지스터(Q1)의 베이스 단자(B1)로 형성될 수 있다. 제1 N형 트랜지스터(Q1)의 게이트 단자(G1), 전극 단자(S1) 및 베이스 단자(B1)는 모두 접지 단자(GND)에 연결된다.
또한, 제2 N형 트랜지스터(Q2)는 딥 N-웰(DNW), P-웰(PW), N-웰(NW), N형 영역(220, 222, 227, 228) 및 P형 영역(224 및 226)을 포함한다. P-웰(PW) 및 N-웰(NW)은 모두 딥 N-웰(DNW) 상에 형성된다. N-웰(NW)은 P-웰(PW)의 양 측면에 의해 배치된다. N형 영역(220, 222) 및 P형 영역(224, 226)은 P-웰(PW) 상에 형성된다. N-웰(NW) 위에는 N형 영역(227 및 228)이 형성된다. 마찬가지로, N형 영역(220)은 제2 N형 트랜지스터(Q2)의 전극 단자(S2)로서 형성될 수 있고, N형 영역(222)은 제2 N형 트랜지스터(Q2)의 전극 단자(D2)로서 형성될 수 있다. N형 영역(220)과 N형 영역(222) 사이에 배치된 산화물 층 및 폴리 실리콘 층은 제2 N형 트랜지스터(Q2)의 게이트 단자(G2)로서 형성된다. 또한, P형 영역(226)은 제2 N형 트랜지스터(Q2)의 베이스 단자(B2)로서 형성될 수 있다. 제2 N형 트랜지스터(Q2)의 게이트 단자(G2), 전극 단자(S2) 및 베이스 단자(B2)는 모두 금속 패드(PAD)에 연결된다. 또한, N형 영역(227 및 228)은 제2 N형 트랜지스터(Q2)의 전극 단자(E2)로서 형성되고, 고전압 추적 회로(TH)의 출력 단자(Out)에 연결된다.
특히, 제2 N형 트랜지스터(Q2)의 P-웰(PW)과 N-웰(NW) 사이의 접합부는 기생 다이오드(Dpar)를 형성할 것이다. P-웰(PW)과 N-웰(NW) 사이의 순방향 바이어스가 너무 크면, 기생 다이오드(Dpar)가 전도되고, P-웰(PW)로부터 N-웰(NW)로 누설 전류가 발생하는 것이 동일하다.
누설 전류 문제를 해결하기 위해, 고전압 추적 회로(TH)는 금속 패드 전압(VPAD)보다 크거나 같은 고전압 추적 전압(VE2)을 출력하여 누설 전류를 방지할 수 있다. 구체적으로, 고전압 추적 회로(TH)는 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)를 포함한다. 일 실시예에서, 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)는 모두 PMOS이다. 제1 트랜지스터(P1)의 게이트(PG1)는 입력 단자(In_2)에 연결되어 전원 전압(VDDIO)을 공급받는다. 제1 트랜지스터(P1)의 소스(PS1)는 입력 단자(In_1)에 연결되어 금속 패드 전압(VPAD)을 공급받는다. 제2 트랜지스터(P2)의 게이트(PG2)는 입력 단자(In_1)에 연결되어 금속 패드 전압(VPAD)을 공급받는다. 제2 트랜지스터(P2)의 소스(PS2)는 입력 단자(In_2)에 연결되어 공급 전압(VDDIO)을 수신하고, 제1 트랜지스터(P1)의 드레인(PD1) 및 제2 트랜지스터(P2)의 드레인(PD2)은 모두 제2 N형 트랜지스터(Q2)의 전극 단자(E2)에 연결된다. 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)의 문턱 전압(Vth)을 무시하고, 금속 패드 전압(VPAD)이 공급 전압(VDDIO)보다 클 때, 제1 트랜지스터(P1)는 전도되고 제2 트랜지스터(P2)는 차단된다. 이때, 고전압 추적 회로(TH)는 제2 N형 트랜지스터(Q2)의 전극 단자(E2)에 고전압 추적 전압(VE2)을 금속 패드 전압(VPAD)으로서 출력한다. 한편, 금속 패드 전압(VPAD)이 공급 전압(VDDIO)보다 낮을 때, 제1 트랜지스터(P1)가 차단되고 제2 트랜지스터(P2)가 전도된다. 이때, 고전압 추적 회로(TH)는 제2 N형 트랜지스터(Q2)의 전극 단자(E2)에 고전압 추적 전압(VE2)을 공급 전압(VDDIO)으로서 출력한다. 환언하면, 고전압 추적 회로(TH)가 출력하는 고전압 추적 전압(VE2)은 금속 패드 전압(VPAD)과 공급 전압(VDDIO)의 최대 전압, 즉 VE2=max(VPAD, VDDIO)이다. 이는 고전압 추적 회로(TH)가 출력하는 고전압 추적 전압(VE2)이 금속 패드 전압(VPAD)보다 크거나 같음을 의미한다. 이 경우, 제2 N형 트랜지스터(Q2)의 P-웰(PW)과 N-웰(NW)의 접합부에는 충분한 순방향 바이어스가 거의 형성되지 않거나, 순방향 바이어스가 불충분해진다. 기생 다이오드(Dpar)는 거의 전도되지 않으므로 P-웰(PW)와 N-웰(NW) 사이의 누설 전류 문제를 해결할 수 있다.
또한, ESD 보호 회로(10)에 의해 보호되는 내부 회로(12)는 금속 패드(PAD)에 연결되는데, 여기서 금속 패드(PAD), ESD 보호 회로(10) 및 내부 회로(12)가 집적 회로(IC)에 통합될 수 있다. 정상적인 동작 조건하에서, 즉 금속 패드(PAD)와 접지 단자(GND) 사이의 전압 차가 실질적으로 IC의 공급 전압(VDDIO)일 때, 금속 패드(PAD)로부터 접지 단자(GND)로의 루프가 차단된다. 금속 패드(PAD)와 접지 단자(GND) 사이에 극히 높은 전압, 예를 들어 ESD Zap이 존재할 때, 또는 ESD 테스트 중에, 금속 패드(PAD)로부터 접지 단자(GND)까지의 ESD 보호 회로(10) 내에 전류 경로가 형성될 수 있는데, 이것은 금속 패드(PAD)로부터 접지 단자(GND)로의 루프가 전도되어 극히 높은 전압을 방지하지만 그 전류가 내부 회로(12)에 충격을 가한다는 것, 예를 들어 내부 회로(12)를 손상시킨다는 것을 의미한다.
구체적으로, 정상적인 동작 조건하에서, 금속 패드(PAD)의 금속 패드 전압(VPAD)이 실질적으로 전원 전압(VDDIO)일 때, 제2 N형 트랜지스터(Q2)는 전도되고 제1 N형 트랜지스터(Q1)는 차단된다. 금속 패드 전압(VPAD)이 실질적으로 공급 전압의 네거티브, 즉 -VDDIO일 때, 제2 N형 트랜지스터(Q2)는 차단되고 제1 N형 트랜지스터(Q1)는 전도된다. 환언하면, 정상적인 동작 조건하에서, 금속 패드(PAD)와 접지 단자(GND) 사이의 루프는 차단된다.
한편, ESD Zap가 발생하거나 ESD 테스트 중에 있을 때, 제1 N형 트랜지스터(Q1)(또는 제2 N형 트랜지스터(Q2))는 바이폴라 트랜지스터와 등가이며, 전류 경로가 형성되는데, 이것은 내부 회로(12)가 손상되는 것을 방지하기 위한 것이다. 구체적으로, 금속 패드 전압(VPAD)이 포지티브 ESD 전압, 예컨대 VPAD=2킬로볼트(KV)를 수신하면, 제2 N형 트랜지스터(Q2)가 전도되고, 제1 N형 트랜지스터(Q1)의 P형 기판(PSUB) 및 N형 영역(200, 202)은 바이폴라 트랜지스터(Bsub) 및 등가 저항(Rsub)을 형성한다. 따라서, 금속 패드(PAD)로부터 접지 단자(GND)로 전류가 흐를 수 있다. 한편, 금속 패드 전압(VPAD)이 네거티브 ESD 전압, 예컨대 VPAD = -2KV를 수신하면, 제1 N형 트랜지스터(Q1)가 전도하고, 제2 N형 트랜지스터(Q2)의 P-웰(PW) 및 N형 영역(220, 222)은 바이폴라 트랜지스터(BPW) 및 등가 저항(RPW)을 형성한다. 따라서, 접지 단자(GND)로부터 금속 패드(PAD)로 전류가 흐를 수 있다. 환언하면, 금속제 패드(PAD)와 접지 단자(GND) 사이에 극히 높은 전압이 존재할 때, 본래 차단된 제1 N형 트랜지스터(Q1)(또는 본래 차단된 제2 N형 트랜지스터(Q2))는 바이폴라 트랜지스터(Bsub)(바이폴라 트랜지스터(BPW))로서 형성될 수 있고, 금속 패드(PAD)와 접지 단자(GND) 사이의 전류 경로가 형성되므로, 금속 패드(PAD)와 접지 단자(GND)를 통하는 루프가 제때 전도되어, 과도한 전류가 내부 회로(12)로 흘러 내부 회로(12)가 손상되는 것을 방지한다.
알 수 있는 바와 같이, ESD 보호 회로(10)는 고전압 추적 회로(TH)를 사용하여 금속 패드 전압(VPAD)보다 큰 고전압 추적 전압(VE2)을 제2 N형 트랜지스터(Q2)의 전극 단자(E2)에 제공한다. 따라서, ESD 보호 회로(10)는 P-웰(PW)로부터 N-웰(NW)로 흐르는 누설 전류를 갖지 않을 것이다.
특히, 위에서 언급된 실시예들은 본 발명의 개념을 설명하기 위해 사용된다. 당업자는 이에 따라 수정 및 변형을 수행할 수 있으며 여기에 한정되지는 않는다. 예를 들어, 도 3을 참조하면, 도 3은 본 발명의 일 실시예에 따른 ESD 보호 회로(30)의 개략도이다. ESD 보호 회로(30)는 ESD 보호 회로(10)와 유사하므로, 동일한 구성 요소는 동일한 도면부호로 표시된다. ESD 보호 회로(10)와는 달리, ESD 보호 회로(30)는 다이오드(DP)를 더 포함한다. 다이오드(DP)는 제2 N형 트랜지스터(Q2)의 전극 단자(E2)와 고전압 추적 회로(TH)의 출력 단자(Out) 사이에 연결된다. 금속 패드 전압(VPAD)이 네거티브일 때, 다이오드(DP)는 제2 N형 트랜지스터(Q2) 내에서 N-웰(NW)과 P-웰(PW)(또는 딥 N-웰(DNW) 및 P-웰(PW)) 사이의 접합 브레이크다운을 방지하기 위해 사용될 수 있다. 도 4를 참조하여 제2 N형 트랜지스터(Q2)와 다이오드(DP) 사이의 상세한 접속을 볼 수 있다. 도 4는 제2 N형 트랜지스터(Q2) 및 다이오드(DP4)에 관한 회로 레이아웃의 측 단면도이다. 다이오드(DP4)는 도 3에서의 다이오드(DP)를 실현하는데 사용될 수 있다. 도 4에 도시된 바와 같이, 다이오드(DP4)는 P형 기판(PSUB)에 형성될 수 있다. 다이오드(DP4)는 N형 웰(NW4), N형 영역(400) 및 P형 영역(402)을 포함하며, 여기서 N형 웰(NW4) 내에 N형 영역(400) 및 P형 영역(402)이 형성된다. N형 영역(400)은 고전압 추적 회로(TH)의 출력 단자(Out)에 연결되고, P형 영역(402)은 제2 N형 트랜지스터(Q2)의 N형 영역(227)/전극 단자(E2)에 연결된다. 또한, 도 3에서의 다이오드(DP)는 도 4에서의 다이오드(DP4)를 사용함으로써 실현되는 것에 한정되는 것은 아니다. 예를 들어, 도 5를 참조하면 도 5는 제2 N형 트랜지스터(Q2) 및 다이오드(DP5)에 관한 회로 레이아웃의 측 단면도이다. 다이오드(DP5)는 또한 도 3에서의 다이오드(DP)를 실현하는 데 사용될 수 있다. 다이오드(DP4)와는 달리, 다이오드(DP5)는 딥 N-웰(DNW5), P-웰(PW5), N-웰(NW5), N-타입 영역(500, 504, 506) 및 P-타입 영역(502)을 포함한다. P-웰(PW5) 및 N-웰(NW5)은 모두 딥 N-웰(DNW5) 상에 형성된다. N형 웰(NW5)은 P형 웰(PW5)의 양 측면에 의해 배치된다. 또한, P-웰(PW5) 상에 N형 영역(500) 및 P형 영역(502)이 형성된다. N-웰(NW5)상에는 N형 영역(504 및 506)이 형성된다. N형 영역(504, 506) 및 P형 영역(502)은 제2 N형 트랜지스터(Q2)의 N형 영역(227)/전극 단자(E2)에 연결된다. N형 영역(500)은 고전압 추적 회로(TH)의 출력 단자(Out)에 연결된다.
또한, 도 6을 참조하면 도 6은 본 발명의 일 실시예에 따른 ESD 보호 회로(60)의 개략도이다. ESD 보호 회로(60)는 ESD 보호 회로(30)와 유사하므로, 동일한 구성 요소는 동일한 도면부호로 표시된다. ESD 보호 회로(30)와는 달리, ESD 보호 회로(60)는 복수의 다이오드(DP6)를 포함한다. 복수의 다이오드(DP6)는 직렬로 접속되어 다이오드 시리즈로 형성되고, 다이오드 시리즈는 제2 N형 트랜지스터(Q2)의 전극 단자(E2)와 고전압 추적 회로(TH)의 출력 단자(Out) 사이에 연결되며, 이것은 또한 본 발명의 범위 내에 있다.
또한, 도 7을 참조하면 도 7은 본 발명의 일 실시예에 따른 ESD 보호 회로(70)의 개략도이다. ESD 보호 회로(70)는 ESD 보호 회로(10)와 유사하므로, 동일한 구성 요소는 동일한 도면부호로 표시된다. ESD 보호 회로(10)와는 달리, ESD 보호 회로(70)의 고전압 추적 회로(TH)는 다이오드(D1)를 더 포함한다. 다이오드(D1)는 특히 금속 패드 전압(VPAD)이 공급 전압(VDDIO)의 네거티브일 때, 즉 VPAD = -VDDIO일 때, 제1 트랜지스터(P1)가 과도한 전압에 의해 손상되는 것을 방지하기 위해 제1 트랜지스터(P1)를 보호하도록 구성된다.
요약하면, 본 발명의 ESD 보호 회로는 고전압 추적 회로를 사용하여 금속 패드 전압보다 큰 고전압 추적 전압을 제2 N형 트랜지스터(Q2)의 전극 단자에 제공한다. 따라서, ESD 보호 회로는 P-웰로부터 N-웰로의 누설 전류를 피할 수 있다.
전술한 바는 본 발명의 실시예에 불과하며, 본 발명을 제한하고자 하는 것이 아니며, 당업자는 다양한 변경 및 변형을 수행할 수 있다. 본 발명의 정신 및 원리 내에서의 임의의 변경, 등가의 대체, 개선은 본 발명의 범위 내에 포함되어야 한다.

Claims (24)

  1. 정전기 방전(electrostatic discharge, ESD) 보호 회로로서,
    제1 N형 트랜지스터;
    제2 N형 트랜지스터; 및
    고전압 추적 회로
    를 포함하며,
    상기 제1 N형 트랜지스터는,
    제1 게이트 단자;
    상기 제1 게이트 단자에 연결된 제1 소스 단자;
    제1 드레인 단자; 및
    제1 베이스 단자 - 상기 제1 게이트 단자, 상기 제1 소스 단자 및 상기 제1 베이스 단자는 모두 접지 단자에 연결됨 -
    를 포함하고,
    상기 제2 N형 트랜지스터는,
    제2 게이트 단자;
    상기 제2 게이트 단자에 연결된 제2 소스 단자;
    상기 제1 드레인 단자에 연결된 제2 드레인 단자;
    제2 베이스 단자 - 상기 제2 게이트 단자, 상기 제2 소스 단자 및 상기 제2 베이스 단자는 모두 금속 패드에 연결됨 - ; 및
    제5 전극 단자
    를 포함하며,
    상기 고전압 추적 회로는,
    상기 금속 패드에 연결되어 금속 패드 전압을 수신하도록 구성되어 있는 제1 입력 단자;
    공급 전압을 수신하도록 구성되어 있는 제2 입력 단자; 및
    상기 제5 전극 단자에 연결되어 고전압 추적 전압을 출력하도록 구성되어 있는 출력 단자
    를 포함하며,
    상기 고전압 추적 전압은 상기 금속 패드 전압보다 크거나 같은, ESD 보호 회로.
  2. 제1항에 있어서,
    상기 고전압 추적 회로는,
    제1 트랜지스터; 및
    제2 트랜지스터
    를 포함하며,
    상기 제1 트랜지스터는,
    상기 제2 입력 단자에 연결된 제1 제어 단자;
    상기 제1 입력 단자에 연결된 제1 단자; 및
    상기 출력 단자에 연결된 제2 단자
    를 포함하며,
    상기 제2 트랜지스터는,
    상기 제1 입력 단자에 연결된 제2 제어 단자;
    상기 제2 입력 단자에 연결된 제3 단자;
    상기 출력 단자에 연결된 제4 단자
    를 포함하는, ESD 보호 회로.
  3. 제2항에 있어서,
    상기 금속 패드 전압이 상기 공급 전압보다 크면, 상기 제1 트랜지스터는 전도되고 상기 제2 트랜지스터는 차단되거나; 또는
    상기 금속 패드 전압이 상기 공급 전압보다 작으면, 상기 제1 트랜지스터는 차단되고 상기 제2 트랜지스터는 전도되는, ESD 보호 회로.
  4. 제2항에 있어서,
    상기 고전압 추적 회로는,
    상기 제1 트랜지스터의 제1 단자와 제1 입력 단자 사이에 연결된 다이오드
    를 더 포함하는, ESD 보호 회로.
  5. 제1항에 있어서,
    상기 제2 N형 트랜지스터는,
    상기 제2 소스 단자, 상기 제2 드레인 단자 및 상기 제5 전극 단자 아래에 배치된 제1 딥 N-웰(deep N-well)
    을 포함하는, ESD 보호 회로.
  6. 제5항에 있어서,
    상기 제2 N형 트랜지스터는,
    상기 제2 소스 단자와 상기 제2 드레인 단자와 상기 제1 딥 N-웰 사이에 배치된 제1 P-웰
    을 더 포함하는, ESD 보호 회로.
  7. 제6항에 있어서,
    상기 제2 N형 트랜지스터는 제1 N-웰을 더 포함하고,
    상기 제1 N-웰은 제1 P-웰의 일측에 배치되는, ESD 보호 회로.
  8. 제7항에 있어서,
    상기 제2 N형 트랜지스터는 N형 영역을 더 포함하고, 상기 N형 영역은 제1 N-웰 내에 배치되며 상기 제5 전극 단자로서 형성되는, ESD 보호 회로.
  9. 제1항에 있어서,
    상기 금속 패드의 금속 패드 전극이 포지티브 ESD 전압일 때, 상기 제1 N형 트랜지스터를 통해 상기 접지 단자로 제1 전류가 흐르거나 또는 상기 제1 N형 트랜지스터는 제1 바이폴라 트랜지스터로서 형성되거나; 또는
    상기 금속 패드의 금속 패드 전극이 네거티브 ESD 전압일 때, 상기 제2 N형 트랜지스터를 통해 상기 금속 패드로 제2 전류가 흐르거나 또는 상기 제2 N형 트랜지스터는 제2 바이폴라 트랜지스터로서 형성되는, ESD 보호 회로.
  10. 제9항에 있어서,
    상기 포지티브 ESD 전압은 1 킬로볼트보다 크거나, 또는 상기 네거티브 ESD 전압은 1 킬로볼트보다 작은, ESD 보호 회로.
  11. 제1항에 있어서,
    상기 고전압 추적 전압은 상기 금속 패드 전압과 상기 공급 전압의 최대 전압인, ESD 보호 회로.
  12. 제1항에 있어서,
    상기 제2 N형 트랜지스터의 제5 전극 단자와 상기 고전압 추적 회로의 출력 단자 사이에 연결된, 다이오드 또는 다이오드 시리즈로서 형성된 복수의 다이오드
    를 더 포함하는 ESD 보호 회로.
  13. 제12항에 있어서,
    상기 다이오드는,
    상기 제2 N형 트랜지스터의 제5 전극 단자에 연결된 제1 단자; 및
    상기 고전압 추적 회로의 출력 단자에 연결된 제2 단자를 포함하는, ESD 보호 회로.
  14. 제13항에 있어서,
    상기 다이오드는,
    상기 제1 단자와 상기 제2 단자 아래에 배치된 제2 N-웰; 또는
    상기 제1 단자와 상기 제2 단자 아래에 배치된 제2 P-웰
    을 포함하는, ESD 보호 회로.
  15. 제14항에 있어서,
    상기 다이오드는,
    상기 제2 P-웰 아래에 배치된 제2 딥 N-웰
    을 더 포함하는, ESD 보호 회로.
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