KR20220026069A - 쇼트서킷 내량이 강화된 전력 반도체 소자 - Google Patents
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Abstract
본 발명은 쇼트서킷 내량이 강화된 전력 반도체 소자에 관한 것이다. 쇼트서킷 내량이 강화된 전력 반도체 소자는, 반도체 기판에 형성되며, 게이트 옥사이드에 의해 절연된 게이트를 가진 전력 반도체 소자, 상기 반도체 기판에 형성되며, 일단이 상기 전력 반도체 소자의 에미터에 연결된 에미터 저항 및 제1 보호 다이오드부, 및 상기 반도체 기판에 형성되고, 드레인 및 게이트가 상기 전력 반도체 소자의 게이트 단자 및 에미터 단자에 전기적으로 연결되며, 소스가 상기 에미터 저항 및 상기 제1 보호 다이오드부의 타단에 전기적으로 연결되어 상기 에미터 저항의 양단 전압에 의해 턴온되는 패스 트랜지스터를 포함할 수 있다.
Description
본 발명은 쇼트서킷 내량이 강화된 전력 반도체 소자에 관한 것이다.
본 발명은, 한국산업기술평가관리원의 우수기술연구센터(ATC)사업(과제고유번호: 10076304, 연구과제명: 48V 기반 EV/HEV 대응 100V급 Trench MOSFET 기술 개발)의 결과물이다.
도 1은 쇼트서킷이 발생한 하프 브릿지 회로를 나타낸 회로도이다.
도 1의 (a)을 참조하면, 하프 브릿지 회로를 구성하는 하이사이드 IGBT 소자 및 로우사이드 IGBT 소자는, 회로의 오작동으로 인해, 동시에 턴온(쇼트서킷 상태)될 수 있다. 쇼트서킷 상태가 발생하면, 하이사이드 IGBT 소자 및 로우사이드 IGBT 소자의 컬렉터-에미터 전압 VCE는, VCC/2가 된다. 동시에, 상당량의 쇼트서킷 전류 ISC가 하이사이드 IGBT 소자 및 로우사이드 IGBT 소자를 흐르게 된다. 쇼트서킷 전류 ISC는 하이사이드 IGBT 소자 및 로우사이드 IGBT 소자가 견딜 수 있는 최대 전력을 초과하게 만들어서, 소자가 파괴되는 현상을 초래할 수 있다.
한편, 도 1의 (b)를 참조하면, IGBT 소자는, 부하에서 발생한 쇼트서킷으로 인해, 쇼트서킷 상태가 될 수 있다. 이 경우, IGBT 소자의 컬렉터-에미터 전압 VCE는, VCC가 되며, 상당량의 쇼트서킷 전류 ISC가 IGBT 소자를 흐르게 된다. IGBT 소자의 내량을 넘어서는 전력으로 인해, 소자가 파괴되는 현상이 발생할 수 있다.
도 2는 쇼트서킷 상태에서 IGBT 소자가 손상되는 메커니즘을 쇼트서킷 시간의 순서로 나타낸 그래프이다.
도 2를 참조하면, 쇼트서킷 상태에서, IGBT 소자가 고장(fail)나는 메커니즘은, 대표적으로, 고전류-고전압에 의한 고전력 및 열 고장이다. 이를 세분화하면, (1) 전기적 고장 모드(Electrical failure mode), (2) 열 고장 모드(Thermal failure mode), (3) 턴오프 고장 모드(Turn-off failure mode), 및 누설 전류로 유도된 열폭주 모드(Leakage current induced thermal runaway mode)로 구분할 수 있다.
전기적 고장 모드에서, IGBT 소자가 턴온되어 피크 전류 밀도 또는 피크 전력 밀도에 도달할 때의 쇼트서킷 피크 전류가, IGBT 소자의 래치업 전류 레벨을 초과하게 되면, 래치업이 발생하고, IGBT 소자가 즉각적으로 고장난다.
열 고장 모드에서, 쇼트서킷 전류 ISC, 컬렉터-에미터 전압 VCE, 쇼트서킷 시간 tSC과 같은 쇼트서킷 에너지가 임계치 이상이 되면, IGBT 소자의 온도가 임계 온도에 도달한다. 여기서, 임계 온도는, 도핑된 실리콘이 진성(Intrinsic)이 되는 온도이다. 임계 온도에서, 접합의 전위 장벽은 사라지게 되어, IGBT 소자의 차단(Blocking) 특성은 없어지며, 열에 의해 영구적인 손상을 입어서 고장난다.
턴오프 고장 모드에서, 초과 전력 서지에 의한 전압 오버슈트 또는 불균일적인 작동에 의한 고장이 발생한다. 높은 전류 밀도로 도통된 IGBT 소자를 턴오프할 때, 턴오프 전류 밀도가 국부적으로 균일하지 않게 된다. 이로 인해, 전류 밀도가 가장 높은 곳에서 동적 래치(Dynamic latch)가 발생하여 IGBT 소자가 고장난다.
누설 전류로 유도된 열폭주 모드에서, IGBT 소자는 내부 온도가 상승하여 고장난다. 쇼트서킷 상태에서 턴오프 후 수백 마이크로초 이후에도 IGBT 소자이 고장날 수 있다. 쇼트서킷 상태에서 온도가 상승한 IGBT 소자는, 차단 모드에서 상당량의 누설 전류를 흘리게 된다. 이로 인해 지속적으로 축적된 열이 IGBT 소자의 열 발산 능력을 넘어서면, 결과적으로 IGBT 소자의 내부 온도가 상승하여 IGBT 소자가 고장난다.
도 3은 쇼트서킷을 방지하기 위한 관련 기술을 나타낸 회로도이다.
종래의 쇼트서킷 방지 방식은, IGBT 소자 외부에 쇼트서킷 보호회로를 구성하여, 쇼트서킷 발생을 감지하고, 회로적인 동작에 의해, IGBT 소자에 인가되는 게이트 신호를 차단한다. 도 3의 (a)는, 쇼트서킷이 발생하면, IGBT 소자의 디새추레이션(Desaturation)을 감지하여, 게이트 신호의 출력을 차단하며, (b)는 IGBT 소자의 에미터와 접지 사이에 배치된 션트 저항을 흐르는 컬렉터 전류를 감지하여 게이트 신호의 출력을 차단한다.
상술한 종래의 쇼트서킷 방지 방식은, 쇼트서킷 감지 후 게이트 신호의 출력 차단까지 통상 1 내지 2 마이크로초의 시간이 소요된다. 이 시간동안 IGBT 소자는 쇼트서킷 상태에서도 고장나지 않고 견뎌야 하므로, 상용화된 IGBT 소자는 쇼트서킷 특성을 보증하는 "Short circuit withstand time" 혹은 tSC로 5 내지 10 마이크로초를 보증한다. IGBT 소자가 쇼트서킷 특성을 갖기 위해서는, 쇼트서킷 상태에서 흐르는 전류 ISC를 작게 해야 한다. 이를 위해, 전류 전도 성능(Current conduction capability)를 낮게 설계하는 것이 일반적이다. 따라서, 쇼트서킷 특성을 확보하기 위해서, 전력 반도체의 가장 중요한 특성인 전력 손실, 즉, 트레이드 오프 관계에 있는 도통 손실 대 스위칭 손실이 커지게 되는 결과를 초래한다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은, 전력 반도체 소자의 전도 특성을 감소시키지 않으면서도 전력 반도체 소자의 쇼트서킷 특성을 향상하기 위한 것이다.
또한, 본 발명은, 쇼트서킷 발생시 자동적으로 게이트 전압을 낮출 수 있는 기능을 전력 반도체 소자에 내장하여, 외부의 쇼트서킷 보호 회로가 활성화될 때까지 충분히 견딜 수 있는 전력 반도체 소자를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 쇼트서킷 내량이 강화된 전력 반도체 소자가 제공된다. 쇼트서킷 내량이 강화된 전력 반도체 소자는, 반도체 기판에 형성되며, 게이트 옥사이드에 의해 절연된 게이트를 가진 전력 반도체 소자, 상기 반도체 기판에 형성되며, 일단이 상기 전력 반도체 소자의 에미터에 연결된 에미터 저항 및 제1 보호 다이오드부, 및 상기 반도체 기판에 형성되고, 드레인 및 게이트가 상기 전력 반도체 소자의 게이트 단자 및 에미터 단자에 전기적으로 연결되며, 소스가 상기 에미터 저항 및 상기 제1 보호 다이오드부의 타단에 전기적으로 연결되어 상기 에미터 저항의 양단 전압에 의해 턴온되는 패스 트랜지스터를 포함할 수 있다.
여기서, 상기 패스 트랜지스터는, 상기 전력 반도체 소자의 게이트가 온일 때 제1 쇼트서킷 전류가 상기 전력 반도체 소자를 흐르면, 상기 전력 반도체 소자의 상기 게이트 단자의 게이트 전압을 낮춰서 상기 전력 반도체 소자의 상기 게이트가 오프될 때까지 상기 전력 반도체 소자가 상기 제1 쇼트서킷 전류보다 작은 제2 쇼트서킷 전류를 유지하도록 할 수 있다.
일 실시예로, 상기 제1 보호 다이오드부는, 복수의 백투백 다이오드 쌍을 포함할 수 있다.
일 실시예로, 상기 제1 보호 다이오드부의 턴온 전압은 상기 패스 트랜지스터의 문턱전압 이상일 수 있다.
일 실시예로, 상기 패스 트랜지스터는, N채널 모스펫일 수 있다.
일 실시예로, 상기 패스 트랜지스터의 문턱전압은 상기 전력 반도체 소자의 문턱전압보다 작을 수 있다.
일 실시예로, 상기 패스 트랜지스터의 항복 전압은, 상기 전력 반도체 소자의 최소 게이트 절연 보증 전압 이상일 수 있다.
일 실시예로, 상기 전력 반도체 소자의 상기 게이트 단자와 상기 에미터 단자 사이에 전기적으로 연결된 제2 보호 다이오드부를 더 포함할 수 있다.
일 실시예로, 게이트 전압 입력단과 상기 게이트 단자 사이에 전기적으로 연결되며, 외부로부터 인가된 게이트 전압을 상기 전력 반도체 소자의 게이트 단자로 전달하는 제1 신호 전달 소자 및 상기 게이트 전압 입력단, 상기 게이트 단자 및 상기 패스 트랜지스터의 상기 드레인 사이에 전기적으로 연결되어 상기 게이트 단자로부터 입력된 변이 전류를 상기 패스 트랜지스터로 전달하는 제2 신호 전달 소자를 더 포함할 수 있다.
일 실시예로, 상기 전력 반도체 소자의 상기 게이트 단자와 상기 패스 다이오드의 소스 사이에 전기적으로 연결된 제3 보호 다이오드부를 더 포함할 수 있다.
일 실시예로, 상기 에미터 단자는, 상기 제1 쇼트서킷 전류에서 분기된 쇼트서킷 분기 전류를 출력하는 센스 에미터 단자일 수 있다.
일 실시예로, 상기 전력 반도체 소자는 절연게이트 바이폴라 트랜지스터일 수 있다.
일 실시예로, 상기 전력 반도체 소자는 모스펫 트랜지스터일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 전력 반도체 소자는, 전도 특성이 저하되지 않으면서도, 향상된 쇼트서킷 특성을 가질 수 있게 된다.
또한, 전력 반도체 소자는, 쇼트서킷 발생시 자동적으로 게이트 전압을 낮출 수 있는 기능을 내장함으로써, 외부의 쇼트서킷 보호 회로가 활성화될 때까지 파괴되지 않고 충분히 견딜 수 있게 된다.
도 1은 쇼트서킷이 발생한 하프 브릿지 회로를 나타낸 회로도.
도 2는 쇼트서킷 상태에서 전력 반도체 소자가 손상되는 메커니즘을 쇼트서킷 시간의 순서로 나타낸 그래프.
도 3은 쇼트서킷을 방지하기 위한 관련 기술을 나타낸 회로도.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자와 내장된 쇼트서킷 보호 회로의 연결 관계를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자의 동작을 설명하기 위한 회로도.
도 6는 본 발명의 일 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자의 동작을 설명하기 위한 타이밍 차트.
도 7는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 8는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 9는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 10은 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 2는 쇼트서킷 상태에서 전력 반도체 소자가 손상되는 메커니즘을 쇼트서킷 시간의 순서로 나타낸 그래프.
도 3은 쇼트서킷을 방지하기 위한 관련 기술을 나타낸 회로도.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자와 내장된 쇼트서킷 보호 회로의 연결 관계를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자의 동작을 설명하기 위한 회로도.
도 6는 본 발명의 일 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자의 동작을 설명하기 위한 타이밍 차트.
도 7는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 8는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 9는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
도 10은 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자와 내장된 쇼트서킷 보호 회로의 연결 관계를 나타낸 회로도이다.
도 4를 참조하면, 쇼트서킷 내량이 강화된 전력 반도체 소자는 전력 반도체 소자(100) 및 쇼트서킷 보호 회로(200)를 포함한다. 전력 반도체 소자(100)는, 전류가 소자의 수직 방향으로 흐르는 수직형 소자로, 예를 들어, 절연게이트 바이폴라 트랜지스터, 파워 MOSFET 등일 수 있다. 이하에서는 전력 반도체 소자를 절연게이트 바이폴라 트랜지스터로 가정하여 설명하므로, 파워 MOSFET에 적용될 경우, 에미터는 소스로, 컬렉터는 드레인으로 각각 치환될 수 있다.
쇼트서킷 보호 회로(200)는 전력 반도체 소자(100)의 게이트 단자와 에미터 단자 사이에 배치된다. 쇼트서킷 보호 회로(200)는, 쇼트서킷 전류 ISC가 전력 반도체 소자(100)를 흐르면, 전력 반도체 소자(100)의 게이트 단자에 걸리는 전위를 낮춰서 전력 반도체 소자(100)를 보호한다. 이를 위해, 쇼트서킷 보호 회로(200)는, 전력 반도체 소자(100)의 게이트 단자와 에미터 단자에 전기적으로 연결된 패스 트랜지스터 M1(210), 패스 트랜지스터 M1(210)의 게이트와 소스 사이에 결합된 에미터 저항(220) 및 제1 보호 다이오드부(230)를 포함할 수 있다.
패스 트랜지스터 M1(210)은, N채널 모스펫이다. 패스 트랜지스터 M1(210)의 드레인은, 전력 반도체 소자(100)의 게이트 단자에 전기적으로 연결되고, 게이트는 전력 반도체 소자(100)의 에미터 단자에 전기적으로 연결되며, 소스는, 예를 들어, 접지에 전기적으로 연결된다.
에미터 저항(220) 및 제1 보호 다이오드부(230)의 일단은, 전력 반도체 소자(100)의 에미터 단자에 전기적으로 연결되며, 타단은 패스 트랜지스터 M1(210)의 소스에 전기적으로 연결된다. 에미터 저항(220)의 양단에 걸리는 전압은, 패스 트랜지스터 M1(210)의 게이트에 인가되어 패스 트랜지스터 M1(210)를 턴온시킨다. 제1 보호 다이오드부(230)는, 쇼트서킷 전류 ISC에 의한 매우 큰 전압 강하가 발생하더라도, 패스 트랜지스터 M1(210)의 게이트에 인가되는 전압의 크기를 제한하여 패스 트랜지스터 M1(210)를 보호한다. 제1 보호 다이오드부(230)는, 복수의 백투백 다이오드 쌍을 포함한다.
패스 트랜지스터 M1(210)은 N형 드리프트층의 상부에 형성된 P형 영역, P형 영역 내에 형성된 P형 웰, P형 웰의 상면으로부터 N형 웰의 내부로 연장되도록 형성된 N+ 소스와 N+ 드레인, 및 N+ 소스와 N+ 드레인 사이에 형성된 게이트를 포함할 수 있다. 한편, 제1 보호 다이오드부(230)는, P형 영역의 상부에 형성된 필드 옥사이드상에 N형 영역 및 P형 영역을 교번하게 배치하여 형성된다. 에미터 저항(220)는, 도시되진 않았으나, 전력 반도체 소자(100), 패스 트랜지스터 M1(210) 및 제1 보호 다이오드부(230)와 동일 반도체 기판 또는 상에 형성될 수 있다.
전력 반도체 장치의 단면 형상을 참조하면, 수직형 전력 반도체 소자(100)와 수평형 패스 트랜지스터 M1(210)이 동일한 반도체 기판 내에 형성됨을 알 수 있다. 전력 반도체 소자(100)는 액티브 영역에 형성되며, 패스 트랜지스터 M1(210), 에미터 저항(220) 및 제1 보호 다이오드부(230)는 액티브 영역의 주변 영역에 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자의 동작을 설명하기 위한 회로도이며, 도 6는 본 발명의 일 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자의 동작을 설명하기 위한 타이밍 차트이다. 여기서, 전력 반도체 소자(100)는 600V급 IGBT 소자이며, 전력 반도체 소자(100)를 구동하기 위한 게이트 전압 VG는 15V로 VCC는 300V로 가정한다.
도 5 및 6을 함께 참조하면, t1에서, 게이트 전압 VG가 인가되면, 전력 반도체 소자(100)의 게이트가 온되어 전류 IC가 Iopt만큼 흐르기 시작한다. 여기서 Iopt는 전력 반도체 소자(100)가 정상적으로 동작할 때 흐르는 전류이다. 한편, 컬렉터-에미터 전압 VCE는, VCC에서 Vcesat@I_opt로 감소한다.
정상 상태에서, 에미터 저항(220)의 양단에 걸리는 전압 VRE(에미터 저항의 저항값 * Iopt)는, 패스 트랜지스터 M1(210)의 문턱전압 Vth_M1보다 작게 유지된다. 따라서, 쇼트서킷 전류 ISC가 발생하기 전까지 패스 트랜지스터 M1(210)은 턴 오프된다. 여기서, 패스 트랜지스터 M1(210)의 항복 전압은, 전력 반도체 소자(100)의 게이트 전압 VG보다 충분히 높아야 하며, 최소 게이트 절연 보증 전압 (VGES) 보다 큰 값이어야 한다.
t2에서, 쇼트서킷 상태가 발생하면, 전력 반도체 소자(100)의 게이트가 온 상태에서, 부하에 걸려있던 VCC가 전력 반도체 소자(100)의 컬렉터 단자와 에미터 단자에 걸리게 된다. 이로 인해, 상당히 큰 제1 쇼트서킷 전류 ISC가 전력 반도체 소자(100)를 흐르게 된다. 한편, 도 6의 t2에 예시된 바와 같이, 쇼트서킷 상태가 되면, 순간적인 서지 전류 및 전압이 발생하게 된다. 이로 인해, 에미터 저항(220)의 양단 전압 역시 급격히 증가할 수 있다. 패스 트랜지스터 M1(210)의 문턱전압 Vth_M1보다 큰 턴온 전압을 갖는 제1 보호 다이오드부(230)는, 서지 전류에 의한 에미터 저항(220)의 양단 전압의 급격한 증가로부터, 패스 트랜지스터 M1(210)를 보호한다.
정상 상태에서 패스 트랜지스터 M1(210)의 문턱전압 Vth_M1보다 작게 유지되던 에미터 저항(220)의 양단 전압 VRE는, t2에서 패스 트랜지스터 M1(210)의 문턱전압 Vth_M1보다 커지게 된다(Vth_M1<에미터 저항의 저항값 * ISC). 에미터 저항(220)의 양단 전압 VRE는, 패스 트랜지스터 M1(210)의 게이트-소스 전압 VGS_M1이 되어 일정 delay time 이 지난 이후, t3 에서 패스 트랜지스터 M1(210)가 턴온된다. (t3-t2: 패스 트랜지스터의 턴온 delay time)
패스 트랜지스터 M1(210)이 턴온되면, 전력 반도체 소자(100)의 충전된 게이트 전압은, 패스 트랜지스터 M1(210)을 통해 방전된다. 이로 인해, 전력 반도체 소자(100)의 게이트로부터 패스 트랜지스터 M1(210)를 통해 흐르는 변이 전류 Id_M1이 발생한다. 이 때, 전력 반도체 소자(100)의 게이트 전압 VG는, 패스 트랜지스터 M1(210)의 드레인-소스 전압 VDS_M1으로 낮아지게 된다. 낮아진 게이트 전압 VG에 의해, 전력 반도체 소자의 컬렉터 전류 IC는 제1 쇼트서킷 전류 ISC보다 작은 제2 쇼트서킷 전류 ISC(>Iopt)가 된다. 패스 트랜지스터 M1(210)에 의한 쇼트서킷 상태에서 방출되는 에너지의 감소는, 외부의 쇼트서킷 보호 회로(도 3 참조)가 활성화되어 전력 반도체 소자(100)의 게이트를 오프시킬 때(즉, 시각 t4)까지, 전력 반도체 소자(100)가 충분히 견딜 수 있는 조건을 제공한다. 즉, 낮아진 게이트 전압 VG에 의하여 컬렉터 전류 IC는 제1 쇼트서킷 전류 ISC보다 작은 제2 쇼트서킷 전류 ISC가 되고, 전류가 줄어든 만큼 tsc(Short Circuit Withstand Time)은 늘어나게 되어, 외부의 보호 회로가 활성화되는 시간 동안 전력 반도체 소자(100)는 고장 없이 견딜 수 있게 된다.
도 7는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도이다.
도 7을 참조하면, 쇼트서킷 내량이 강화된 전력 반도체 소자는 전력 반도체 소자(100) 및 전력 반도체 소자(100)의 게이트 단자와 에미터 단자 사이에 배치된 쇼트서킷 보호 회로(201)를 포함한다. 쇼트서킷 보호 회로(201)는, 컬렉터 전류 IC가 제1 쇼트서킷 전류 ISC일 때, 전력 반도체 소자(100)의 게이트 단자에 걸리는 전위를 낮추어 제2 쇼트서킷 전류 ISC가 되도록 하여, 외부에 위치한 쇼트서킷 보호 회로(도 3 참조)에 의해 전력 반도체 소자(100)의 게이트가 오프될 때까지, 전력 반도체 소자(100)를 보호한다. 추가적으로, 쇼트서킷 보호 회로(201)는, 전력 반도체 소자(100)의 게이트를 서지 전압 또는 정전기 등으로부터 보호할 수 있다.
이를 위해, 쇼트서킷 보호 회로(201)는, 전력 반도체 소자(100)의 게이트 단자와 에미터 단자에 전기적으로 연결된 패스 트랜지스터 M1(210), 패스 트랜지스터 M1(210)의 게이트와 소스 사이에 전기적으로 결합된 에미터 저항(220) 및 제1 보호 다이오드부(230), 및 전력 반도체 소자(100)의 게이트 단자와 에미터 저항의 일단 사이에 전기적으로 결합된 제2 보호 다이오드부(240)를 포함할 수 있다. 제2 보호 다이오드부(240)는, 복수의 백투백 다이오드 쌍을 포함한다.
제1 보호 다이오드부(230) 및 제2 보호 다이오드부(240)는, 도 4에 예시된 복수의 백투백 다이오드 쌍(이하 다이오드 스트링)에 의해 형성될 수 있다. 상세하게, 전력 반도체 소자(100)의 게이트를 서지 전압 또는 정전기 등으로부터 보호하기 위해, 다이오드 스트링이 요구된다. 다이오드 스트링 중 일부는, 제2 보호 다이오드부(240)로 이용되며, 나머지는 제1 보호 다이오드부(230)로 이용될 수 있다.
도 8는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도이다.
도 8을 참조하면, 쇼트서킷 내량이 강화된 전력 반도체 소자는 전력 반도체 소자(100) 및 전력 반도체 소자(100)의 게이트 단자와 에미터 단자 사이에 배치된 쇼트서킷 보호 회로(202)를 포함한다. 쇼트서킷 보호 회로(202)는, 컬렉터 전류 IC가 제1 쇼트서킷 전류 ISC일 때, 전력 반도체 소자(100)의 게이트 단자에 걸리는 전위를 낮추어 제2 쇼트서킷 전류 ISC가 되도록 하여, 외부에 위치한 쇼트서킷 보호 회로(도 3 참조)에 의해 전력 반도체 소자(100)의 게이트가 오프될 때까지, 전력 반도체 소자(100)를 보호한다. 추가적으로, 쇼트서킷 보호 회로(202)는, 전력 반도체 소자(100)의 게이트를 서지 전압 또는 정전기 등으로부터 보호할 수 있다.
이를 위해, 쇼트서킷 보호 회로(202)는, 전력 반도체 소자(100)의 게이트 단자와 에미터 단자에 전기적으로 연결된 패스 트랜지스터 M1(210), 패스 트랜지스터 M1(210)의 게이트와 소스 사이에 전기적으로 결합된 에미터 저항(220) 및 제1 보호 다이오드부(230), 및 전력 반도체 소자(100)의 게이트 단자와 에미터 저항(220)의 타단 사이에 전기적으로 결합된 제3 보호 다이오드부(250)를 포함할 수 있다. 제3 보호 다이오드부(250)는, 복수의 백투백 다이오드 쌍을 포함한다. 여기서, 제3 보호 다이오드부(250)의 턴온 전압은, 패스 트랜지스터 M1(210)의 항복전압보다 작을 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도이다.
도 9를 참조하면, 쇼트서킷 내량이 강화된 전력 반도체 소자는 전력 반도체 소자(100) 및 전력 반도체 소자(100)의 게이트 단자와 에미터 단자 사이에 배치된 쇼트서킷 보호 회로(203)를 포함한다. 쇼트서킷 보호 회로(203)는, 전력 반도체 소자(100)가 정상 동작시에는 동작하지 않으며, 쇼트서킷 상태에서 전력 반도체 소자(100)의 게이트 방전시에만 동작하는 패스 트랜지스터 M1(210)을 포함한다. 컬렉터 전류 IC가 제1 쇼트서킷 전류 ISC일 때만 동작하여, 전력 반도체 소자(100)의 게이트 단자에 걸리는 전위를 낮추어 제2 쇼트서킷 전류 ISC가 되도록 한다.
이를 위해, 쇼트서킷 보호 회로(203)는, 게이트 전압 VG를 전력 반도체 소자(100)의 게이트 단자에 전달하는 제1 신호 전달 소자(260), 전력 반도체 소자(100)의 게이트가 방전하여 출력되는 변이 전류를 상기 패스 트랜지스터 M1(210)으로 전달하는 제2 신호 전달 소자(270), 전력 반도체 소자(100)의 게이트 단자와 에미터 단자에 전기적으로 연결된 패스 트랜지스터 M1(210), 및 패스 트랜지스터 M1(210)의 게이트와 소스 사이에 전기적으로 결합된 에미터 저항(220) 및 제1 보호 다이오드부(230)를 포함할 수 있다.
제1 신호 전달 소자(260)는, 게이트 전압 입력단과 상기 게이트 단자 사이에 직렬로 연결된 제1 신호 전달 다이오드 및 제1 신호 전달 저항로 구성되며, 게이트 전압 입력단을 통해 외부로부터 인가된 게이트 전압 VG를 전력 반도체 소자(100)의 게이트 단자로 전달한다. 제2 신호 전달 소자(270)는, 게이트 전압 입력단과 상기 게이트 단자 사이에 직렬로 연결된 제2 신호 전달 저항 및 제2 신호 전달 다이오드로 구성되며, 패스 트랜지스터 M1(210)의 드레인은 제2 신호 전달 저항과 제2 신호 전달 다이오드의 연결 노드에 전기적으로 연결된다. 전력 반도체 소자(100)의 게이트가 방전하여 생성된 변이 전류 Id_M1은, 제2 신호 전달 다이오드를 통해 패스 트렌지스터 M1(210)의 드레인으로 흐른다.
도 10은 본 발명의 또 다른 실시예에 따른 쇼트서킷 내량이 강화된 전력 반도체 소자를 도시한 회로도이다.
도 10을 참조하면, 쇼트서킷 내량이 강화된 전력 반도체 소자는 전력 반도체 소자(100) 및 전력 반도체 소자(100)의 게이트 단자와 에미터 단자 사이에 배치된 쇼트서킷 보호 회로(204)를 포함한다. 쇼트서킷 보호 회로(204)는, 전력 반도체 소자(100)가 정상 동작시에는 동작하지 않으며, 쇼트서킷 상태에서 전력 반도체 소자(100)의 게이트 방전시에만 동작하는 패스 트랜지스터 M1(210)을 포함한다. 추가적으로, 쇼트서킷 보호 회로(204)는, 제2 보호 다이오드부(240)를 더 포함할 수 있다.
한편, 쇼트서킷 상태에서 매우 큰 제1 쇼트서킷 전류 ISC를 고려해서 에미터 저항(220)을 충분히 작게 구현할 수 없는 경우가 있을 수 있다. 에미터 저항(220)의 양단 전압이 커지면, 제1 보호 다이오드부(230)가 존재함에도 불구하고, 패스 트랜지스터 M1(210)의 게이트가 손상될 수 있다. 이를 방지하기 위해, 전력 반도체 소자(100)는, 메인 에미터 단자 이외에 센스 에미터 단자를 더 포함할 수 있다. 제1 쇼트서킷 전류 ISC는, 일정 비율로 분기되어 메인 에미터 단자와 센스 에미터 단자로 출력된다. 센스 에미터 단자로 출력되는 전류(이하 쇼트서킷 분기 전류라 함)는 메인 에미터 단자로 출력되는 전류보다 작다. 에미터 저항(220)은, 센스 에미터 단자에 전기적으로 결합되며, 쇼트서킷 분기 전류에 의한 양단 전압은 패스 트랜지스터 M1(210)의 게이트-소스 전압 VGS_M1이 된다. 이로 인해, 패스 트랜지스터 M1(210)에 인가되는 전압이 일정 비율로 감소되어, 패스 트랜지스터 M1(210)의 게이트가 보호될 수 있다.
이제까지, 전력 반도체 소자(100)는, 절연게이트 바이폴라 트랜지스터(IGBT)인 경우를 예로 들어 도시하였으나, N 채널형 모스펫, P 채널형 모스펫 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 전력 반도체 소자
200, 201, 202, 203, 204 : 쇼트서킷 보호 회로
210 : 패스 트랜지스터
220 : 에미터 저항
230 : 제1 보호 다이오드부
240: 제2 보호 다이오드부
250: 제3 보호 다이오드부
260: 제1 신호 전달 소자
270: 제2 신호 전달 소자
200, 201, 202, 203, 204 : 쇼트서킷 보호 회로
210 : 패스 트랜지스터
220 : 에미터 저항
230 : 제1 보호 다이오드부
240: 제2 보호 다이오드부
250: 제3 보호 다이오드부
260: 제1 신호 전달 소자
270: 제2 신호 전달 소자
Claims (12)
- 반도체 기판에 형성되며, 게이트 옥사이드에 의해 절연된 게이트를 가진 전력 반도체 소자;
상기 반도체 기판에 형성되며, 일단이 상기 전력 반도체 소자의 에미터에 연결된 에미터 저항 및 제1 보호 다이오드부; 및
상기 반도체 기판에 형성되고, 드레인 및 게이트가 상기 전력 반도체 소자의 게이트 단자 및 에미터 단자에 전기적으로 연결되며, 소스가 상기 에미터 저항 및 상기 제1 보호 다이오드부의 타단에 전기적으로 연결되어 상기 에미터 저항의 양단 전압에 의해 턴온되는 패스 트랜지스터를 포함하되,
상기 패스 트랜지스터는, 상기 전력 반도체 소자의 게이트가 온일 때 제1 쇼트서킷 전류가 상기 전력 반도체 소자를 흐르면, 상기 전력 반도체 소자의 상기 게이트 단자의 게이트 전압을 낮춰서 상기 전력 반도체 소자의 상기 게이트가 오프될 때까지 상기 전력 반도체 소자가 상기 제1 쇼트서킷 전류보다 작은 제2 쇼트서킷 전류를 유지하도록 하는, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 제1 보호 다이오드부는, 복수의 백투백 다이오드 쌍을 포함하는, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제2항에 있어서,
상기 제1 보호 다이오드부의 턴온 전압은 상기 패스 트랜지스터의 문턱전압 이상인, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 패스 트랜지스터는, N채널 모스펫인, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제4항에 있어서,
상기 패스 트랜지스터의 문턱전압은 상기 전력 반도체 소자의 문턱전압보다 작은, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제4항에 있어서,
상기 패스 트랜지스터의 항복 전압은, 상기 전력 반도체 소자의 최소 게이트 절연 보증 전압 이상인, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 전력 반도체 소자의 상기 게이트 단자와 상기 에미터 단자 사이에 전기적으로 연결된 제2 보호 다이오드부를 더 포함하는, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항 또는 제7항에 있어서,
게이트 전압 입력단과 상기 게이트 단자 사이에 전기적으로 연결되며, 외부로부터 인가된 게이트 전압을 상기 전력 반도체 소자의 게이트 단자로 전달하는 제1 신호 전달 소자; 및
상기 게이트 전압 입력단, 상기 게이트 단자 및 상기 패스 트랜지스터의 상기 드레인 사이에 전기적으로 연결되어 상기 게이트 단자로부터 입력된 변이 전류를 상기 패스 트랜지스터로 전달하는 제2 신호 전달 소자를 더 포함하는, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 전력 반도체 소자의 상기 게이트 단자와 상기 패스 다이오드의 소스 사이에 전기적으로 연결된 제3 보호 다이오드부를 더 포함하는, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 에미터 단자는, 상기 제1 쇼트서킷 전류에서 분기된 쇼트서킷 분기 전류를 출력하는 센스 에미터 단자인, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 전력 반도체 소자는 절연게이트 바이폴라 트랜지스터인, 쇼트서킷 내량이 강화된 전력 반도체 소자. - 제1항에 있어서,
상기 전력 반도체 소자는 모스펫 트랜지스터인, 쇼트서킷 내량이 강화된 전력 반도체 소자.
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- 2020-08-25 KR KR1020200106669A patent/KR102456560B1/ko active IP Right Grant
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