JPH0462943A - 半導体装置 - Google Patents
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- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体素子チップに形
成する金属電極を改善した半導体装置に関する。
成する金属電極を改善した半導体装置に関する。
従来の半導体装置では、半導体素子チップに形成した金
属電極と外部リード端子をボンディングワイヤを用いて
電気的に接続する際、電流容量の確保あるいはボンディ
ングワイヤの抵抗低減を目的として、両者を2本以上の
ボンディングワイヤで接続する場合がある。
属電極と外部リード端子をボンディングワイヤを用いて
電気的に接続する際、電流容量の確保あるいはボンディ
ングワイヤの抵抗低減を目的として、両者を2本以上の
ボンディングワイヤで接続する場合がある。
第5図ないし第7図は、従来の半導体装置、特に縦型M
OSFETの一例であり、第5図は平面図、第6図はそ
のB−B線に沿う拡大断面図、第7図は搭載状態の平面
図である。これらの図において、N型シリコン基板1に
はP型拡散層2.ゲート酸化膜3.デー1−4.N+型
拡散層5からなる縦型MOSFET素子が配列形成され
、その表面の層間絶縁膜6上にはゲート4につながるゲ
ト電極7と、N゛型型数散層5つながるソース電極8が
配設され、裏面にはドレイン領域としてのN型シリコン
基板1につながるドレイン電極9が形成されている。
OSFETの一例であり、第5図は平面図、第6図はそ
のB−B線に沿う拡大断面図、第7図は搭載状態の平面
図である。これらの図において、N型シリコン基板1に
はP型拡散層2.ゲート酸化膜3.デー1−4.N+型
拡散層5からなる縦型MOSFET素子が配列形成され
、その表面の層間絶縁膜6上にはゲート4につながるゲ
ト電極7と、N゛型型数散層5つながるソース電極8が
配設され、裏面にはドレイン領域としてのN型シリコン
基板1につながるドレイン電極9が形成されている。
そして、この半導体素子チップCは、金属性リードフレ
ーム11のドレイン端子りと一体の素子搭載部12上に
上に固定され、かつゲート電極7とゲート端子Gとを、
またソース電極8とソース端子Sとをそれぞれアルミニ
ウム製のボンディングワイヤ13で接続している。この
とき、ソース電極8とソース端子Sとは2本のボンディ
ングワイヤ13で接続している。
ーム11のドレイン端子りと一体の素子搭載部12上に
上に固定され、かつゲート電極7とゲート端子Gとを、
またソース電極8とソース端子Sとをそれぞれアルミニ
ウム製のボンディングワイヤ13で接続している。この
とき、ソース電極8とソース端子Sとは2本のボンディ
ングワイヤ13で接続している。
示す平面図である。
上述した従来の縦型MOSFETの場合、ボンディング
ワイヤ13の電流容量としてφ300μm線を2本使用
して、DC50Aを確保することができる。
ワイヤ13の電流容量としてφ300μm線を2本使用
して、DC50Aを確保することができる。
このような従来の半導体装置では、ソース電極8とソー
ス端子Sとを接続する2本のボンディングワイヤ13の
一方が切断された状態となると、ボンディングワイヤ1
3における電流容量が不足することになる。このため、
定格内の条件で電流を流し続けていてもボンディングワ
イヤ13ないしソース電極8が溶融され、半導体装置が
ソースオープン状態の故障となる場合がある。
ス端子Sとを接続する2本のボンディングワイヤ13の
一方が切断された状態となると、ボンディングワイヤ1
3における電流容量が不足することになる。このため、
定格内の条件で電流を流し続けていてもボンディングワ
イヤ13ないしソース電極8が溶融され、半導体装置が
ソースオープン状態の故障となる場合がある。
特に、前記したφ300μmのアルミニウム製のボンデ
ィングワイヤでは、その最大定格は2本では直流にて5
0Aとなるが、1本の場合には直流にて35〜40A程
度である。
ィングワイヤでは、その最大定格は2本では直流にて5
0Aとなるが、1本の場合には直流にて35〜40A程
度である。
このため、2本のボンディングワイヤ13が正しく接続
されいるか否かを検査する必要があり、従来では、自動
特性測定機を用いてドレイン・ソース間のオン抵抗を利
用して検査する方法が提案されている。すなわち、ボン
ディングワイヤ13が1本の場合と2本の場合とのオン
抵抗の差を利用してボンディングワイヤの断線を検出し
ようとするものである。
されいるか否かを検査する必要があり、従来では、自動
特性測定機を用いてドレイン・ソース間のオン抵抗を利
用して検査する方法が提案されている。すなわち、ボン
ディングワイヤ13が1本の場合と2本の場合とのオン
抵抗の差を利用してボンディングワイヤの断線を検出し
ようとするものである。
しかしながら、前記したφ300μmのアルミニウム製
のボンディングワイヤの抵抗は1mΩ程度と極めて少な
く、しかも縦型MOSFETのドレイン・ソース間オン
抵抗は少ないものでも20mΩ程度あるので、仮に1本
のボンディングワイヤが断線されたような場合でも、半
導体装置のドレイン・ソース間オン抵抗値の個体差等の
ため、明確に判別することは不可能であった。
のボンディングワイヤの抵抗は1mΩ程度と極めて少な
く、しかも縦型MOSFETのドレイン・ソース間オン
抵抗は少ないものでも20mΩ程度あるので、仮に1本
のボンディングワイヤが断線されたような場合でも、半
導体装置のドレイン・ソース間オン抵抗値の個体差等の
ため、明確に判別することは不可能であった。
また、エポキシ樹脂等で樹脂封止する構造を有する半導
体装置では、樹脂封止後には外観でボンディングワイヤ
をVf1認することができないため、前記した電気的な
方法で検査・lざるを得す、実際にはその検査は不可能
に近いものとなっている。
体装置では、樹脂封止後には外観でボンディングワイヤ
をVf1認することができないため、前記した電気的な
方法で検査・lざるを得す、実際にはその検査は不可能
に近いものとなっている。
本発明の目的は、電気的な方法でボンディングワイヤの
断線を検査することを可能にした半導体装置を提供する
ことにある。
断線を検査することを可能にした半導体装置を提供する
ことにある。
本発明の半導体装置は、1つの半導体素子チップに形成
された複数個の半導体素子を複数のグループに分割し、
かつ各グループ毎に独立した複数個の電極を形成し、各
電極毎にボンディングワイヤを用いて同一外部端子に電
気接続している。
された複数個の半導体素子を複数のグループに分割し、
かつ各グループ毎に独立した複数個の電極を形成し、各
電極毎にボンディングワイヤを用いて同一外部端子に電
気接続している。
〔作用]
本発明によれば、複数個の半導体素子を分割してそれぞ
れ独立したボンディングワイヤで接続することで、一部
のボンディングワイヤが断線したときに生じる半導体装
置の特性の変動を利用してボンディングワイヤの断線状
態を検査することが可能となる。
れ独立したボンディングワイヤで接続することで、一部
のボンディングワイヤが断線したときに生じる半導体装
置の特性の変動を利用してボンディングワイヤの断線状
態を検査することが可能となる。
次に、本発明を図面を参照して説明する。
第1図および第2図は本発明の第1実施例を示し、第1
図は半導体素子チップの平面図、第2図はそのA−A線
に沿う拡大断面図である。
図は半導体素子チップの平面図、第2図はそのA−A線
に沿う拡大断面図である。
この実施例は縦型MOSFETで構成しておりN型シリ
コン基板1の能動領域に規則的に配列されたP型拡散層
2を形成し、各P型拡散層2にユニットセルを構成して
いる。この上にゲート酸化膜3を形成し、さらにこの上
に多結晶シリコンを所要パターンに形成してゲート4を
形成する。このゲート4は前記P型拡散層2を囲み、か
つ各ユニットセル間を格子状に連結した形状に形成され
る。
コン基板1の能動領域に規則的に配列されたP型拡散層
2を形成し、各P型拡散層2にユニットセルを構成して
いる。この上にゲート酸化膜3を形成し、さらにこの上
に多結晶シリコンを所要パターンに形成してゲート4を
形成する。このゲート4は前記P型拡散層2を囲み、か
つ各ユニットセル間を格子状に連結した形状に形成され
る。
また、ゲート4をマスクとしてチャネル領域となるP型
拡散層2を最終形成し、同様にゲート4をマスクとして
N゛型ソース拡散層5を形成する。
拡散層2を最終形成し、同様にゲート4をマスクとして
N゛型ソース拡散層5を形成する。
さらに、CVD法により層間絶縁膜0を成長し、この層
間絶縁膜6にはゲート4、ソース拡散層5にそれぞれ対
応する窓を開設し、この窓を含む半導体基板1の上面に
アルミニウムを蒸着し、かつこれをパターン形成するこ
とで、ゲート電極7とソース電極8を形成する。このと
き、ソース電極8は、任意の数のユニットセル毎にグル
ープ分LJし、かつグループ毎にそれぞれ独立して設け
ている。この実施例では、ユニットセルを2分し、第1
のソース電極8Aと第2のソース電極8Bとに分けて構
成している。
間絶縁膜6にはゲート4、ソース拡散層5にそれぞれ対
応する窓を開設し、この窓を含む半導体基板1の上面に
アルミニウムを蒸着し、かつこれをパターン形成するこ
とで、ゲート電極7とソース電極8を形成する。このと
き、ソース電極8は、任意の数のユニットセル毎にグル
ープ分LJし、かつグループ毎にそれぞれ独立して設け
ている。この実施例では、ユニットセルを2分し、第1
のソース電極8Aと第2のソース電極8Bとに分けて構
成している。
また、半導体基板1の裏面にはl・レイン電極9を形成
している。
している。
このように構成された半導体素子チップCは、第3図に
示すように、リードフレーム11のl°レイン端子りと
一体に設けた素子搭載部12+に搭載するとともに、ゲ
ート電極7とケート端子Gとの間、第1および第2のソ
ース電極8△、8Bとソース端子Sとの間をそれぞれア
ルミニウム製のボンディングワイヤ13で電気接続する
。
示すように、リードフレーム11のl°レイン端子りと
一体に設けた素子搭載部12+に搭載するとともに、ゲ
ート電極7とケート端子Gとの間、第1および第2のソ
ース電極8△、8Bとソース端子Sとの間をそれぞれア
ルミニウム製のボンディングワイヤ13で電気接続する
。
したがって、この構成によれば、縦型MOSFETを動
作させた場合、第1および第2のソース電極8A、8B
に対応して分割されたユニットセルを流れる電流は、各
々の電極8A、8Bに接続されたボンディングワイヤ1
3に流れることになり電流も分割される。
作させた場合、第1および第2のソース電極8A、8B
に対応して分割されたユニットセルを流れる電流は、各
々の電極8A、8Bに接続されたボンディングワイヤ1
3に流れることになり電流も分割される。
このため、ソース電極8A、8Bの一方のボンディング
ワイヤ13が脱落あるいは切断されたような場合には、
動作するユニットセルが制限されるため、電気的な特性
が大きく変動され、この変動は自動特性測定機によって
容易に検出することができる。この実施例では、ユニッ
トセルは1/2に分割されて第1および第2のソース電
極8A8Bに接続されているため、一方のボンディング
ワイヤ13に不具合が生したときには、ドレイン・ソー
ス間の抵抗が通常の約2倍となる。
ワイヤ13が脱落あるいは切断されたような場合には、
動作するユニットセルが制限されるため、電気的な特性
が大きく変動され、この変動は自動特性測定機によって
容易に検出することができる。この実施例では、ユニッ
トセルは1/2に分割されて第1および第2のソース電
極8A8Bに接続されているため、一方のボンディング
ワイヤ13に不具合が生したときには、ドレイン・ソー
ス間の抵抗が通常の約2倍となる。
これにより、樹脂封止型半導体装置のように、外部から
ボンディングワイヤを確認できない半導体装置において
も、正確にボンディングワイヤの断線状態を検査するこ
とが可能となる。
ボンディングワイヤを確認できない半導体装置において
も、正確にボンディングワイヤの断線状態を検査するこ
とが可能となる。
第4図は本発明の第2実施例を示す平面間であり、ここ
では論理回路部と電流制御を行−1M03FETを同一
半導体基板上に配置したパワー1cを示している。すな
わち、第4図Qこおいて、半導体素子チップは、論理回
路部21の入出力用端子として複数個のアルミニウム電
極22を有している。また、電流制御を行う縦型M O
S F R7部は5分割したアルミニウム電極23A〜
23ト〕をイ1している。
では論理回路部と電流制御を行−1M03FETを同一
半導体基板上に配置したパワー1cを示している。すな
わち、第4図Qこおいて、半導体素子チップは、論理回
路部21の入出力用端子として複数個のアルミニウム電
極22を有している。また、電流制御を行う縦型M O
S F R7部は5分割したアルミニウム電極23A〜
23ト〕をイ1している。
この実施例のパワーICの例では、論理回路部は一般的
にφ25〜30μmの金線を用いて、外部リード端子と
接続される。これは、通常のIC絹i(設備の仕様上、
あるいはアルミニウム電極の面積効率上も優れるからで
ある。
にφ25〜30μmの金線を用いて、外部リード端子と
接続される。これは、通常のIC絹i(設備の仕様上、
あるいはアルミニウム電極の面積効率上も優れるからで
ある。
一方、電流制御用の縦型MOSFET部も同一線径の金
線をボンディングワイヤとして使用し7、各アルミニウ
ム電極23A〜23Eに対してそれぞれ接続する。この
場合、25〜30μm径の金線はモールド樹脂の封入工
程で切断してしまう場合があり、本発明を摘要すること
で、万一発生した不良品を選別除去する方法が有効とな
る。
線をボンディングワイヤとして使用し7、各アルミニウ
ム電極23A〜23Eに対してそれぞれ接続する。この
場合、25〜30μm径の金線はモールド樹脂の封入工
程で切断してしまう場合があり、本発明を摘要すること
で、万一発生した不良品を選別除去する方法が有効とな
る。
なお、本発明は縦型M OS F E Tのソース側電
極に限られたものではないことは言うまでもない。
極に限られたものではないことは言うまでもない。
また、使用するボンディングワイヤについても金線、ア
ルミニウム線以外においても全く同様である。
ルミニウム線以外においても全く同様である。
さらに、半導体チップ表面の金属電極の分割方法につい
てもボンディングワイヤの配置等を考慮すれば種々のも
のが考えられる。
てもボンディングワイヤの配置等を考慮すれば種々のも
のが考えられる。
以上説明したように本発明は、複数個の半導体素子を分
割してそれぞれ独立したボンディングワイ・ヤで接続し
ているので、一部のボンディングワイヤが断線したとき
には動作する素子数が限定されることになり、これによ
って半導体装置の特性が大きく変動され、この特性を特
性測定機等で検出することで、ボンディングワイヤの断
線状態を電気的に容易に検査することが可能となる。
割してそれぞれ独立したボンディングワイ・ヤで接続し
ているので、一部のボンディングワイヤが断線したとき
には動作する素子数が限定されることになり、これによ
って半導体装置の特性が大きく変動され、この特性を特
性測定機等で検出することで、ボンディングワイヤの断
線状態を電気的に容易に検査することが可能となる。
】 0
第1図は本発明の第1実施例の半導体素子チップの平面
図、第2図は第1図のA−A線に沿・う拡大断面図、第
3図は第1図の半導体素子チップの搭載状態を示す平面
図、第4図は本発明の第2実施例の平面図、第5図は従
来の半導体素子チップの平面図、第6図は第5図のB−
B線に沿う断面図、第7図は第5図の半導体素子チップ
の搭載状態を示す平面図である。 1・・・N型シリコン基板、2・・・P型拡散層、3・
・・ゲート酸化膜、4・・・ゲート、5・・・N゛型型
数散層6・・・層間絶縁膜、7・・・ゲート電極、8・
・・ソース電極、8A・・・第1ソース電極、8B・・
・第2ソース電極、9・・・ドレイン電極、11・・・
リードフレーム、12・・・素子搭載部、13・・・ボ
ンディングワイヤ、21・・・論理回路部、22・・・
アルミニウム電極、23A〜23E・・・アルミニウム
電極。 第 図 第6 図
図、第2図は第1図のA−A線に沿・う拡大断面図、第
3図は第1図の半導体素子チップの搭載状態を示す平面
図、第4図は本発明の第2実施例の平面図、第5図は従
来の半導体素子チップの平面図、第6図は第5図のB−
B線に沿う断面図、第7図は第5図の半導体素子チップ
の搭載状態を示す平面図である。 1・・・N型シリコン基板、2・・・P型拡散層、3・
・・ゲート酸化膜、4・・・ゲート、5・・・N゛型型
数散層6・・・層間絶縁膜、7・・・ゲート電極、8・
・・ソース電極、8A・・・第1ソース電極、8B・・
・第2ソース電極、9・・・ドレイン電極、11・・・
リードフレーム、12・・・素子搭載部、13・・・ボ
ンディングワイヤ、21・・・論理回路部、22・・・
アルミニウム電極、23A〜23E・・・アルミニウム
電極。 第 図 第6 図
Claims (1)
- 【特許請求の範囲】 1、1つの半導体素子チップに、並列接続され得る複数
個の半導体素子を形成してなる半導体装置において、前
記半導体素子を複数のグループに分割し、かつ各グルー
プ毎に独立した複数個の電極を形成し、各電極毎にボン
ディングワイヤを用いて同一外部端子に電気接続したこ
とを特徴とする半導体装置。 2、MOSFETチップに形成した複数個の縦型MOS
FET素子のソース電極を複数個の素子毎に分割し、各
ソース電極をそれぞれボンディングワイヤによりリード
フレームの同一ソース端子に電気接続してなる特許請求
の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2173051A JP2924107B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2173051A JP2924107B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0462943A true JPH0462943A (ja) | 1992-02-27 |
JP2924107B2 JP2924107B2 (ja) | 1999-07-26 |
Family
ID=15953307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2173051A Expired - Fee Related JP2924107B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2924107B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1056029A (ja) * | 1996-08-12 | 1998-02-24 | Toshiba Corp | 半導体装置およびその計測方法 |
JP2008140969A (ja) * | 2006-12-01 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその製造方法 |
-
1990
- 1990-06-30 JP JP2173051A patent/JP2924107B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1056029A (ja) * | 1996-08-12 | 1998-02-24 | Toshiba Corp | 半導体装置およびその計測方法 |
JP2008140969A (ja) * | 2006-12-01 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2924107B2 (ja) | 1999-07-26 |
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Legal Events
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