JPH04291769A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に絶縁膜
を介して設けられたゲート電極への印加電圧により主電
流を制御する電力用半導体素子としてのＭＯＳ型半導体
装置の製造方法に関する。

【０００２】

【従来の技術】電力用半導体素子としてのＭＯＳ型半導
体装置としては、絶縁ゲートトランジスタ　（以下ＩＧ
ＢＴと記す）　あるいはＭＯＳ型電界効果トランジスタ
　（以下ＭＯＳＦＥＴと記す）　などが知られている。 これらは一つのゲート電極により制御できる電流の大き
さが限られているため、ＭＯＳ構造を有する単位素子を
多数一つの半導体基板に形成し、各素子のゲート電極と
外部のゲート電源と接続されるゲートパッド部とをゲー
ト配線で接続することにより、ゲート電源からの電圧印
加によって制御できる電流容量を増加する方式が採用さ
れている。

【０００３】一方、ゲート電極に加えられる信号電流に
より主電流をオン，　オフするゲートターンオフサイリ
スタ　（以下ＧＴＯと記す）　では、一つの半導体基板
にゲート電極の設けられる隣接ベース層から突出したセ
グメントと呼ばれるエミッタ層が多数形成され、各セグ
メントにそれぞれエミッタ電極が設けられる。加圧接触
型構造では各エミッタ電極に共通に電極板が接触する。 これにより、それぞれ一つのエミッタ電極をもつ多数の
サイリスタが一つの半導体基板に並列に作られることに
なる。 各セグメントは電気的にチェックされ、一つ、一つのサ
イリスタが正常に動作するか否かが調べられる。もしも
正常に動作しないサイリスタがあれば、そのサイリスタ
を含めて並列接続されてなるＧＴＯは正常に作動しない
。そのため、不具合のサイリスタのセグメント上のエミ
ッタ電極を取り去り電極板がそのセグメントに接続され
ないようにすることにより、良品のセグメントだけを並
列接続してＧＴＯ全体としては正常に作動させることが
行われている。

【０００４】

【発明が解決しようとする課題】多数の単位素子を一つ
の半導体基板に配置したＩＧＢＴおよびＭＯＳＦＥＴに
おいてもＧＴＯの場合と同様に各素子の電気的特性をチ
ェックして不具合素子を並列接続から除外する工程が必
要である。ところが、ＩＧＢＴやＭＯＳＦＥＴの場合は
、ＧＴＯと異なり各単位素子へのゲート配線を分離した
状態、すなわち隣接単位素子へのゲート配線との間が切
断された状態で各単位素子の電気特性が測定されなけれ
ばならない。以下、その理由を引用して説明する。

【０００５】図２はＧＴＯを示し、ｐエミッタ層２１，
　ｎベース層２２，　ｐベース層２３，　ｎエミッタ層
２４を有するシリコン基板にエッチングによりｎエミッ
タセグメント２５が形成され、ｎエミッタ層はカソード
電極２６、ｐベース層にゲート電極２７、ｐエミッタ層
にアノード電極２８が接触している。この場合はゲート
電極２７とカソード電極２６の間にＰＮ接合２９があり
、ゲート電極２７は互いに連結されていても、各セグメ
ントのカソード電極２６とゲート電極２７の間に計器お
よび電源３０を接続してＰＮ接合２９の健全性、特に耐
圧を評価することができる。

【０００６】図３はＩＧＢＴを示し、一方にｐドレイン
層３１に隣接するｎ−　層３２の表面層内に多数選択的
に形成されたｐ領域３３には、さらにその表面層内に選
択的にｎソース領域３４が形成され、ｐ領域３３のｎ−
　層３２の露出部とソース領域３４にはさまれた部分の
表面上にまたがってゲート酸化膜３５を介してゲート電
極３６が設けられ、ｐ領域３３の露出面およびソース領
域３４の表面の一部に共通にソース電極３７が接触し、
ドレイン層３１にドレイン電極３８が接触している。こ
の場合は、各ゲート電極３６が連結されていると、各ゲ
ート電極３６の下にはゲート酸化膜を介して共通にｎ−
層３２が存在するため、各ゲート電極３６とソース電極
３７間に電源および計器３０を接続して各単位素子にお
けるゲート・ソース間の電気的評価を行うことが不可能
である。

【０００７】上記の目的を達成するために、本発明は、
同一半導体基板にそれぞれ基板一主面上に絶縁膜を介し
て設けられたゲート電極を有する単位素子の複数個が形
成され、各単位素子のゲート電極が引出しゲート配線を
介して共通ゲート配線と接続される半導体装置の製造方
法において、先ず各単位素子のゲート電極が共通ゲート
配線と接続されない状態で各単位素子ごとに電気的特性
の測定を行ったのち、電気的特性規定値を満足した単位
素子のゲート電極と共通ゲート配線を引出しゲート配線
によって接続するものとする。そして、各単位素子ごと
に電気的特性の評価を行ったのち、全面に金属層を設け
、その金属層をパターニングして電気的特性規定値を満
足した単位素子のゲート電極と共通ゲート配線との間を
引出しゲート配線によって接続する方法、あるいはゲー
ト電極に接続されるが共通ゲート配線に達しない第一の
引出しゲート配線を形成し、電気的特性の評価を行った
のち、電気的特性規定値を満足しない単位素子の第一の
引出しゲート配線を先端とゲート電極の間で切断する工
程と、各第一引出しゲート配線の先端と共通ゲート引出
し配線とを第二の引出しゲート配線によって接続する工
程とを含む方法が有効である。

【０００８】

【作用】各単位素子のゲート電極が共通ゲート配線で相
互に接続されていない状態で電気的特性を測定すれば、
その単位素子独自の電気的特性の評価を行って不良品の
単位素子を見出すことができ、電気的特性規定値を満足
する良品の単位素子のみゲート引出し配線で共通ゲート
配線と接続すれば、不良単位素子を除外して良品の単位
素子のみを並列動作させることができる。

【０００９】

【実施例】以下、図を引用して本発明の実施例について
説明する。図１（ａ）　〜（ｄ）　に示す製造工程では
各単位素子の区域に、例えば図３に示したような各領域
を不純物拡散により形成し、基板表面に絶縁膜を介して
多結晶シリコン層によりゲート電極を形成し、その多結
晶シリコン層の一部を単位素子区域１を横断するゲート
配線２とした。このゲート配線２は引出しゲート配線の
一部となる。同時に共通ゲート配線３も多結晶シリコン
層で形成した。ゲート配線２の一部２１は広くされ、両
端２２は単位素子領域１よりはみ出しているが、共通ゲ
ート配線３までは達していない　（図（ａ））。多結晶
シリコン層は、厚さ１μｍ程度で、りんを１×１０１６
／ｃｍ２程度のドーズ量でイオン注入したものである。 次に厚さ３μｍ程度のＡｌ−Ｓｉ合金層を全面にスパッ
タ法で形成し、フォトプロセスにより、ゲート電極およ
びゲート配線２と絶縁されたソース電極４を形成し、同
時にゲート配線２，　３の上にもＡｌ−Ｓｉ層を残した
　（図（ｂ））。次いで、各単位素子のソース電極４と
ゲート配線２の間に電源および計器３０を接続し、電気
的特性をチェックした　（図（ｃ））。ゲート配線の広
い部分２１は、電気的測定端子のたてやすいゲート・パ
ッド部として役立つ。この工程で単位素子の良品と不良
品とが分類される。

【００１０】さらに、再びＡｌ−Ｓｉ合金層を全面に約
３μｍの厚さで形成した。次いでフォトプロセスで各単
位素子のゲート配線２の一端２２と共通ゲート配線３を
連結する引出しゲート配線５を形成するようにＡｌ−Ｓ
ｉ層を残した　（図（ｄ））。このようなパターニング
のためのフォトマスクはステッパを利用して作成したが
、不良単位素子１０の部分には同じレチクルパターンを
投影しないで引出しゲート配線５が残らないようなフォ
トマスクにした。その結果不良単位素子１０のゲート配
線２は共通ゲート配線３と接続されず、良品単位素子の
ゲート電極のみが共通ゲート配線３により相互に接続さ
れることになる。そして、加圧接触構造のＩＧＢＴある
いはＭＯＳＦＥＴでは、共通ゲート配線に接続されるゲ
ート・パッド部へ、ソース電極に加圧接触させる電極体
と別の電極体を加圧接触させる。

【００１１】図１について述べた実施例では、電気的評
価によって判明した不良単位素子の位置に対応したフォ
トマスクをその都度作成しなければならない。この方法
は、少数の試料については対応可能であるが、量産品に
対しては適用に難がある。何故なら、不良単位素子の位
置は半導体基板ごとに異なるからである。

【００１２】図４（ａ）　〜（ｄ）　は量産向きの方法
を示す。 この方法では、図１（ａ）　に同様の図４（ａ）　に示
す工程を経たのち、図（ｂ）　におけるＡｌ−Ｓｉ層の
パターニングの際にゲート配線３の端部２２の上にはＡ
ｌ−Ｓｉ層を残さず、多結晶シリコン層のままにしてお
いた。次に、図（ｃ）　に示すようにゲートパッド２１
とソース電極６の間に電源，計器３０を接続して電気的
特性をチェックしたのち、図（ｄ）　に示すように不良
単位素子１０のゲート配線端部２２の基部６をレーザト
リミング等で切断した。次いで、Ａｌ−Ｓｉ合金層を全
面にスパッタ法で形成したのち、ゲート配線端部２２の
多結晶シリコン層の表面と共通ゲート配線３のＡｌ−Ｓ
ｉ層の表面とにまたがる引出しゲート配線５を形成する
ように、フォトプロセスによりＡｌ−Ｓｉ層を残した。 引出しゲート配線５はすべての単位素子に対して形成さ
れるが、不良単位素子では、ゲート配線端部２２の基部
６が切断されているので、良品単位素子のゲート電極の
みが共通ゲート配線３により相互に接続されることにな
る。

【００１３】さらに別の実施例では、図４（ｄ）　に示
した工程を逆にした。すなわち各単位素子のゲート配線
２の端部２２と共通ゲート配線にまたがる引出しゲート
配線５を形成したのち、不良単位素子のゲート配線端部
２２の多結晶シリコン層露出部の一部６をレーザトリミ
ングにより切断した。レーザ出力３ｍＷ程度では、多結
晶シリコンは切断されるがＡｌ−Ｓｉは切断されない。 この方法も上記の方法同様フォトマスクの変更の必要が
ないので量産向きである。

【００１４】

【発明の効果】本発明によれば、各単位素子のゲート電
極と共通ゲート配線とが接続されない状態を設け、その
状態で各単位素子の電気的特性の評価を行うことにより
単位素子の良品，　不良品の分類が可能になった。そし
て良品単位素子のゲート電極と共通ゲート配線の間のみ
を引出しゲート配線で接続するか、あるいは引出しゲー
ト配線を二つに分け、各単位素子のゲート電極に接続さ
れる部分を不良単位素子について切断することにより良
品単位素子のゲート電極のみを共通ゲート配線に接続す
ることができた。これにより、加圧接触構造にもできる
電圧駆動型ＭＯＳ型半導体装置の良品率を高めることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例のゲート電極接続工程を（ａ
）　〜（ｄ）の順に示す要部平面図

【図２】ＧＴＯの要部断面図

【図３】ＩＧＢＴの要部断面図

【図４】本発明の別の実施例のゲート電極接続工程を（
ａ）　〜（ｄ）　の順に示す要部平面図

【符号の説明】

１　　　　単位素子領域 ２　　　　ゲート配線 ３　　　　共通ゲート配線 ４　　　　ソース電極 ５　　　　引出しゲート配線 ６　　　　切断部 １０　　　　不良単位素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】同一半導体基板にそれぞれ基板一主面上に
   絶縁膜を介して設けられたゲート電極を有する単位素子
   の複数個が形成され、各単位素子のゲート電極が引出し
   ゲート配線を介して共通ゲート配線と接続される半導体
   装置の製造方法において、先ず各単位素子のゲート電極
   が共通ゲート配線と接続されない状態で各単位素子ごと
   に電気的特性の測定を行ったのち、電気的特性規定値を
   満足した単位素子のゲート電極と共通ゲート配線を引出
   しゲート配線によって接続することを特徴とするＭＯＳ
   型半導体装置の製造方法。
2. 【請求項２】各単位素子ごとに電気的特性の評価を行っ
   たのち、全面に金属層を設け、その金属層をパターニン
   グして電気的特性規定値を満足した単位素子のゲート電
   極と共通ゲート配線との間を引出しゲート配線によって
   接続する請求項１記載のＭＯＳ型半導体装置の製造方法
   。
3. 【請求項３】ゲート電極に接続されるが共通ゲート配線
   に達しない第一の引出しゲート配線を形成し、電気的特
   性の評価を行ったのち、電気的特性規定値を満足しない
   単位素子の第一の引出しゲート配線を先端とゲート電極
   の間で切断する工程と、各第一引出しゲート配線の先端
   と共通ゲート引出し配線とを第二の引出しゲート配線に
   よって接続する工程とを含む請求項１記載のＭＯＳ型半
   導体装置の製造方法。