JP2924107B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体素子チップに
形成する金属電極を改善した半導体装置に関する。
〔従来の技術〕
従来の半導体装置では、半導体素子チップに形成した
金属電極と外部リード端子をボンディングワイヤを用い
て電気的に接続する際、電流容量の確保あるいはボンデ
ィングワイヤの抵抗低減を目的として、両者を２本以上
のボンディングワイヤで接続する場合がある。
第５図ないし第７図は、従来の半導体装置、特に縦型
MOSFETの一例であり、第５図は平面図、第６図はそのＢ
−Ｂ線に沿う拡大断面図、第７図は搭載状態の平面図で
ある。これらの図において、Ｎ型シリコン基板１にはＰ
型拡散層2,ゲート酸化膜3,ゲート4,N+型拡散層５からな
る縦型MOSFET素子が配列形成され、その表面の層間絶縁
膜６上にはゲート４につながるゲート電極７と、N+型拡
散層５につながるソース電極８が配設され、裏面にはド
レイン領域としてのＮ型シリコン基板１につながるドレ
イン電極９が形成されている。
そして、この半導体素子チップＣは、金属性リードフ
レーム11のドレイン端子Ｄと一体の素子搭載部12上に上
に固定され、かつゲート電極７とゲート端子Ｇとを、ま
たソース電極８とソース端子Ｓとをそれぞれアルミニウ
ム製のボンディングワイヤ13で接続している。このと
き、ソース電極８とソース端子Ｓとは２本のボンディン
グワイヤ13で接続している。示す平面図である。
上述した従来の縦型MOSFETの場合、ボンディングワイ
ヤ13の電流容量としてφ300μｍ線を２本使用して、DC5
0Aを確保することができる。
〔発明が解決しようとする課題〕
このような従来の半導体装置では、ソース電極８とソ
ース端子Ｓとを接続する２本のボンディングワイヤ13の
一方が切断された状態となると、ボンディングワイヤ13
における電流容量が不足することになる。このため、定
格内の条件で電流を流し続けていてもボンディングワイ
ヤ13ないしソース電極８が溶融され、半導体装置がソー
スオープン状態の故障となる場合がある。
特に、前記したφ300μｍのアルミニウム製のボンデ
ィングワイヤでは、その最大定格は２本では直流にて50
Aとなるが、１本の場合には直流にて35〜40A程度であ
る。
このため、２本のボンディングワイヤ13が正しく接続
されいるか否かを検査する必要があり、従来では、自動
特性測定機を用いてドレイン・ソース間のオン抵抗を利
用して検査する方法が提案されている。すなわち、ボン
ディングワイヤ13が１本の場合と２本の場合とのオン抵
抗の差を利用してボンディングワイヤの断線を検出しよ
うとするものである。
しかしながら、前記したφ300μｍのアルミニウム製
のボンディングワイヤの抵抗は1mΩ程度と極めて少な
く、しかも縦型MOSFETのドレイン・ソース間オン抵抗は
少ないものでも20mΩ程度あるので、仮に１本のボンデ
ィングワイヤが断線されたような場合でも、半導体装置
のドレイン・ソース間オン抵抗値の個体差等のため、明
確に判別することは不可能であった。
また、エポキシ樹脂等で樹脂封止する構造を有する半
導体装置では、樹脂封止後には外観でボンディングワイ
ヤを確認することができないため、前記した電気的な方
法で検査せざるを得ず、実際にはその検査は不可能に近
いものとなっている。
本発明の目的は、電気的な方法でボンディングワイヤ
の段線を検査することを可能にした半導体装置を提供す
ることにある。
〔課題を解決するための手段〕
本発明の半導体装置は、１つの半導体素子チップに形
成された複数個の半導体素子を複数個の素子毎に複数の
グループに分割し、かつ各グループ毎にグループ内の前
記複数個の半導体素子に接続される電極を形成し、前記
各グループの前記電極をそれぞれ１本のボンディングワ
イヤを用いて同一外部端子に電気接続している。
〔作用〕
本発明によれば、複数個の半導体素子を分割してそれ
ぞれ独立したボンディングワイヤで接続することで、一
部のボンディングワイヤが断線したときに生じる半導体
装置の特性の変動を利用してボンディングワイヤの断線
状態を検査することが可能となる。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図および第２図は本発明の第１実施例を示し、第
１図は半導体素子チップの平面図、第２図はそのＡ−Ａ
線に沿う拡大断面図である。
この実施例は縦型MOSFETで構成しておりＮ型シリコン
基板１の能動領域に規則的に配列されたＰ型拡散層２を
形成し、各Ｐ型拡散層２にユニットセルを構成してい
る。この上にゲート酸化膜３を形成し、さらにこの上に
多結晶シリコンを所要パターンに形成してゲート４を形
成する。このゲート４は前記Ｐ型拡散層２を囲み、かつ
各ユニットセル間を格子状に連結した形状に形成され
る。
また、ゲート４をマスクとしてチャネル領域となるＰ
型拡散層２を最終形成し、同様にゲート４をマスクとし
てN+型ソース拡散層５を形成する。さらに、CVD法によ
り層間絶縁膜６を成長し、この層間絶縁膜６にはゲート
４、ソース拡散層５にそれぞれ対応する窓を開設し、こ
の窓を含む半導体基板１の上面にアルミニウムを蒸着
し、かつこれをパターン形成することで、ゲート電極７
とソース電極８を形成する。このとき、ソース電極８
は、任意の数のユニットセル毎にグループ分けし、かつ
グループ毎にそれぞれ独立して設けている。この実施例
では、ユニットセルを２分し、第１のソース電極8Aと第
２のソース電極8Bとに分けて構成している。
また、半導体基板１の裏面にはドレイン電極９を形成
している。
このように構成された半導体素子チップＣは、第３図
に示すように、リードフレーム11のドレイン端子Ｄと一
体に設けた素子搭載部12上に搭載するとともに、ゲート
電極７とゲート端子Ｇとの間、第１および第２のソース
電極8A,8Bとソース端子Ｓとの間をそれぞれアルミニウ
ム製のボンディングワイヤ13で電気接続する。
したがって、この構成によれば、縦型MOSFETを動作さ
せた場合、第１および第２のソース電極8A,8Bに対応し
て分割されたユニットセルを流れる電流は、各々の電極
8A,8Bに接続されたボンディングワイヤ13に流れること
になり電流も分割される。
このため、ソース電極8A,8Bの一方のボンディングワ
イヤ13が脱落あるいは切断されたような場合には、動作
するユニットセルが制限されるため、電気的な特性が大
きく変動され、この変動は自動特性測定機によって容易
に検出することができる。この実施例では、ユニットセ
ルは1/2に分割されて第１および第２のソース電極8A,8B
に接続されているため、一方のボンディングワイヤ13に
不具合が生じたときには、ドレイン・ソース間の抵抗が
通常の約２倍となる。
これにより、樹脂封止型半導体装置のように、外部か
らボンディングワイヤを確認できない半導体装置におい
ても、正確にボンディングワイヤの断線状態を検査する
ことが可能となる。
第４図は本発明の第２実施例を示す平面図であり、こ
こでは論理回路部と電流制御を行うMOSFETを同一半導体
基板上に配置したパワーICを示している。すなわち、第
４図において、半導体素子チップは、論理回路部21の入
出力用端子として複数個のアルミニウム電極22を有して
いる。また、電流制御を行う縦型MOSFET部は５分割した
アルミニウム電極23A〜23Eを有している。
この実施例のパワーICの例では、論理回路部は一般的
にφ25〜30μｍの金線を用いて、外部リード端子と接続
される。これは、通常のIC組立設備の仕様上、あるいは
アルミニウム電極の面積効率上も優れるからである。
一方、電流制御用の縦型MOSFET部も同一線径の金線を
ボンディングワイヤとして使用し、各アルミニウム電極
23A〜23Eに対してそれぞれ接続する。この場合、25〜30
μｍ径の金線はモールド樹脂の封入工程で切断してしま
う場合があり、本発明を摘要することで、万一発生した
不良品を選別除去する方法が有効となる。
なお、本発明は縦型MOSFETのソース側電極に限られた
ものではないことは言うまでもない。また、使用するボ
ンディングワイヤについても金線，アルミニウム線以外
においても全く同様である。
さらに、半導体チップ表面の金属電極の分割方法につ
いてもボンディングワイヤの配置等を考慮すれば種々の
ものが考えられる。
〔発明の効果〕
以上説明したように本発明は、複数個の半導体素子を
分割してそれぞれ独立した１本のボンディングワイヤで
接続しているので、一部のボンディングワイヤが断線し
たときには動作する素子数が限定されることになり、こ
れによって半導体装置の特性が大きく変動され、この特
性を特性測定機等で検出することで、ボンディングワイ
ヤの断線状態を電気的に容易に検査することが可能とな
る。
【図面の簡単な説明】
第１図は本発明の第１実施例の半導体素子チップの平面
図、第２図は第１図のＡ−Ａ線に沿う拡大断面図、第３
図は第１図の半導体素子チップの搭載状態を示す平面
図、第４図は本発明の第２実施例の平面図、第５図は従
来の半導体素子チップの平面図、第６図は第５図のＢ−
Ｂ線に沿う断面図、第７図は第５図の半導体素子チップ
の搭載状態を示す平面図である。 １……Ｎ型シリコン基板、２……Ｐ型拡散層、３……ゲ
ート酸化膜、４……ゲート、５……N+型拡散層、６……
層間絶縁膜、７……ゲート電極、８……ソース電極、8A
……第１ソース電極、8B……第２ソース電極、９……ド
レイン電極、11……リードフレーム、12……素子搭載
部、13……ボンディングワイヤ、21……論理回路部、22
……アルミニウム電極、23A〜23E……アルミニウム電
極。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】１つの半導体素子チップに、並列接続され
    得る複数個の半導体素子を形成してなる半導体装置にお
    いて、前記複数個の半導体素子を複数個の素子毎に複数
    のグループに分割し、かつ各グループ毎にグループ内の
    前記複数個の半導体素子に接続される電極を形成し、前
    記各グループの前記電極をそれぞれ１本のボンディング
    ワイヤを用いて同一外部端子に電気接続したことを特徴
    とする半導体装置。
  2. 【請求項２】MOSFETチップに形成した複数個の縦型MOSF
    ET素子のソース電極を複数個の素子毎に分割し、各ソー
    ス電極をそれぞれ１本のボンディングワイヤによりリー
    ドフレームの同一ソース端子に電気接続してなる特許請
    求の範囲第１項記載の半導体装置。
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