JP5741666B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、特に絶縁ゲート構造（ＭＯＳ構造）を有する半導体装置であって、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）などのパワー半導体装置に関する。

図１３は、従来のＩＧＢＴの模式的な平面図である。以下の説明において、ｎは不純物の伝導型がｎ型であり、ｐは不純物の伝導型がｐ型を表す。
図１３において、符号１０１はｎ半導体基板、１０２はｐベース領域、１０６はポリシリコンで形成されたゲート電極、１０７はゲート電極１０６と接続するポリシリコンゲート配線、１１１はエミッタ電極、１１２はポリシリコンゲート配線１０７上に形成された金属ゲート配線、１２０は金属ゲート配線１１２と接続するゲートパッド、１４０は半導体チップ（以下、単にチップと称す）である。

図１３に示すように、ストライプセルを有する従来のＩＧＢＴにおいては、ストライプ状のゲート電極１０６がチップ１４０の全面にわたって規則正しく配置されている。すなわち、ゲート電極１０６は、チップ１４０の中央部でも周辺部でも同じ間隔で直線的に並んでいる。このような規則的な配置は、ゲート構造がプレーナ構造であっても、トレンチ構造であっても同様である。また、パワーＭＯＳＦＥＴでも同様である。

図１４は、ＩＧＢＴチップ面内の温度分布を模式的に示した平面図であり、図１４（ａ）は中央部が温度が高い場合を示した等温線図、図１４（ｂ）はチップの半分が高温になった場合を示した等温線図である。図中の点線は等温線１４１である。

通常のＩＧＢＴにおいては、図１４（ａ）に示すように、チップ１４０の面内の温度分布は、チップ１４０の中央部で最も高温となり、チップ１４０の周辺部にいくほど温度が低くなる山状の分布となる。

このような温度分布は、チップ１４０に電流が流れることによる発熱と、図示しない裏面のコレクタ電極から実装基板への放熱とのバランスに起因して生じる。チップ１４０の中央部において放熱に寄与する熱経路は、主にコレクタ電極へ向かってチップ１４０の深さ方向に熱が伝わる経路（縦経路）だけである。

それに対して、チップ１４０の周辺部において放熱に寄与する熱経路は、上述した縦経路に加えて、チップ１４０の端部へ向かって熱が伝わる経路（横経路）もあるので、放熱性に優れる。したがって、上述したような山状の温度分布となる。このような温度分布は、パワーＭＯＳＦＥＴでも同様である。

一方、図１４（ｂ）に示すようなチップ１４０の半分が高温になる場合（ここでは上半分）は、エミッタ電極１１１に接続するボンディングワイヤがチップ１４０の下半分にのみ固着し、上半分にボンディングワイヤがない場合などに生じる。

また、図示しないが、チップ１４０の裏面コレクタ電極下の半田層にボイドが存在するとその部分の熱抵抗が大きくなり局部的な発熱を生じて温度分布はチップ１４０の面内で均一にならない。

前記の図１４（ａ）に示すような温度分布の場合に温度を均一化する方法が特許文献１に記載されている。
それによると、図１５に示すようにゲート電極１０６の配置をチップ１４０の中央部で疎に配置し端部近傍で密に配置する方法である。尚、点線で示したゲート電極１０６は特許文献１ではユニットセルと称しているが、ここではユニットセルを構成しているゲート電極を抜き出して示した。

このようにすると、中央部での電流密度が小さくなり外周部（ここでは上下の端部付近）では電流密度が多くなるので、中央部での発熱量は少なくなり、外周部での発熱量が多くなる。一方、放熱は中央部が少なく、外周部が多いため、発熱量と放熱量のバランスでチップ１４０の面内の温度分布は均一化される。

特開２００４−３６３３２７号公報

しかしながら、特許文献１の方法では、周辺部と中央部でのゲート電極（ユニットセル）密度が製造段階で決まってしまい、チップ１４０の中央部での温度が上昇する場合を除いて温度の均一化を図ることは困難である。

また、通電する電流が大きくなり電流密度が大きくなると、中央部と周辺部の発熱量の差が大きくなるので、全電流密度範囲で発熱量と放熱量のバランスをチップ１４０の全面に渡ってとることは困難であり、限定された電流密度範囲での温度アンバランスを改善できるだけである。

また、図１４（ｂ）に示すような温度分布のときは、それに対応したゲート電極１０６の配置をする必要があり、温度分布に合わせてゲート電極１０６の配置を製造段階から変更することが必要となり現実的ではない。また、使い方によってチップ１４０の面内の温度分布が異なるような場合には特許文献１の方法では対応ができない。

また、図１６に示すように、多数のチップ１４０を収納したモジュール１４２の場合にチップ１４０間での温度を均一にすることは特許文献１の方法ではできない。
この発明の目的は、前記の課題を解決して、チップ面内の温度分布およびチップ間の温度分布の均一化を図ることができる半導体装置を提供することである。

前記の目的を達成するために、特許請求の範囲の請求項に記載の発明によれば、
第１導電型の半導体基板の表面に選択的に形成された第２導電型半導体領域と、
該半導体領域の表面に選択的に形成された第１導電型エミッタ領域もしくはソース領域と、
ゲート絶縁膜を介して前記半導体領域と前記エミッタ領域もしくはソース領域に対向するゲート電極と、を有するＭＯＳゲートと、
該ＭＯＳゲートが複数個形成されたゲート領域と、
複数の該ゲート領域で構成されるスイッチング素子部と、
前記ゲート領域に対応して個別に設けられ、該ゲート領域のＭＯＳゲートをそれぞれ集約したゲート配線と、
個々の前記ゲート領域の前記半導体領域上部に選択的に形成された絶縁膜と、
前記ゲート領域に対応して個別に設けられ、個々の前記ゲート領域の前記絶縁膜の表面に、複数個のダイオードを直列接続して形成されたダイオード領域と、
前記ゲート領域に対応して個別に設けられ、前記ダイオード領域のアノード側と前記ゲート配線を接続するように形成された接続点と、
前記ゲート領域に対応して個別に設けられ、前記接続点に一端が接続されるとともに個々の前記ゲート配線から離して、前記半導体領域上部の絶縁膜表面に設けられた抵抗と、
個々の該抵抗の他端が接続する共通の電極膜として形成されたゲートパッドと、
を備える半導体装置とする。
前記複数のゲート領域の前記エミッタ領域もしくはソース領域および前記半導体領域が接する共通の電極膜として形成されるとともに、個々の前記ダイオード領域のカソード側が接続するエミッタ電極もしくはソース電極を備えてもよい。
個々の前記ゲート領域において、前記絶縁膜上に形成され、前記ダイオード領域のアノード側と前記接続点を接続する金属配線をさらに備え、
前記ダイオード領域は、該ダイオード領域の三方を前記エミッタ電極もしくはソース電極から前記絶縁膜を挟んで離間するとともに取り囲まれ、
前記金属配線のうち前記ダイオード領域および前記接続点に接続していない２つの側端側は、前記エミッタ電極もしくはソース電極と、前記絶縁膜を挟んで隣接していてもよい。
前記ダイオードの順電圧降下の温度依存性と、前記共通のゲートパッドに他端が接続するとともに、前記ゲート領域に対応して個別に設けられた前記接続点に一端が接続する前記抵抗の抵抗値と、を用いて、前記スイッチング素子のゲート領域が温度上昇したとき、該ゲート領域に対応する前記ゲート配線に印加される電圧を低下させて、前記ゲート領域に流れる電流を減少させることで、前記スイッチング素子の他のゲート領域を含めて温度分布を均一化させてもよい。

前記ダイオードが、ポリシリコンで形成されたツェナーダイオードであってもよい。
前記抵抗が、ポリシリコンで形成されてもよい。
前記複数直列接続したダイオードに複数直列接続したダイオードを逆並列接続してもよい。

前記スイッチング素子が、ＩＧＢＴまたはＭＯＳＦＥＴであってもよい。
前記スイッチング素子が、トレンチゲート型またはプレーナゲート型であってもよい。

この発明によれば、ＩＧＢＴを複数のグループ（ＩＧＢＴ部）に分け、各グループに複数個直列接続したツェナーダイオードをそれぞれ配置し、各ツェナーダイオードのアノード側と各グループのゲートを接続し、カソード側とエミッタを接続する。そしてツェナーダイオードの順電圧降下の温度依存性を利用して、温度上昇したグループのゲート電圧を低下させて、電流を絞り、温度を下げることによりチップ面内の温度の均一化を図ることができる。

また、チップが多数収納されるモジュールにおいて、各チップに複数個直列接続したツェナーダイオードを配置し、ツェナーダイオードのアノード側とゲートを接続し、カソード側とエミッタを接続することで、チップ全数の温度を均一にすることができる。

このように、チップ面内およびチップ間の温度分布の均一化を図ることによって、高信頼性の半導体装置を提供することができる。
また、チップの大きさや放熱設計を過剰に余裕をもたせる必要がなくなることで資源の有効利用を図ることができる。

この発明の第１実施例の半導体装置の要部平面図である。 この発明の第１実施例の半導体装置の構成図であり、（ａ）は図１のＡ部詳細図、（ｂ）は（ａ）のＸ１−Ｘ１で切断した要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２で切断した要部断面図である。 この発明の第１実施例の半導体装置の構成図であり、（ａ）は図１のＢ部詳細図、（ｂ）は（ａ）のＸ３−Ｘ３で切断した要部断面図、（ｃ）は（ａ）のＸ４−Ｘ４で切断した要部断面図である。 この発明の第１実施例の半導体装置の構成図であり、（ａ）は図２（ａ）のＹ１−Ｙ１で切断じた要部断面図、（ｂ）は図３（ａ）のＹ２−Ｙ２線で切断した要部断面図である。 ツェナーダイオードとポリシリコン抵抗を形成した後の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１で切断した要部断面図、（ｃ）は（ａ）のＸ５−Ｘ５で切断した要部断面図である 図１のＩＧＢＴの等価回路図である。 本ＩＧＢＴの動作を説明する特性図である この発明の第２実施例の半導体装置の等価回路図である この発明の第３実施例の半導体装置の要部平面図である この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘで切断した要部断面図である。 ダイオードの順電圧降下（ＶＦ）曲線図である。 ポリシリコンで形成したツェナーダイオードのＶＦの温度依存性を示す特性図である。 従来のＩＧＢＴの模式的な平面図である。 ＩＧＢＴチップ内の温度分布を模式的に示す平面図であり、（ａ）は中央部が温度が高い場合を示した等温線図、（ｂ）はチップの半分が高温になった場合を示した等温線図である。 ゲート電極の配置において、チップの中央部を疎に、端部を密に配置した要部平面図である。 多数のチップが収納された従来のモジュールにおいて、温度が高いチップと低いチップがある場合を示す概略平面図である。

図１１に示すように、ダイオードの順電圧降下（ＶＦ）は、一般的に温度が上昇すると低下するという温度依存性を有している。例えば、ポリシリコンで形成したツェナーダイオードは例えば、図１２に示すように−１．３ｍＶ／℃の温度依存性を有している。

本発明は、ＭＯＳ型の半導体装置のゲートとエミッタの間にこの温度依存性を有するツェナーダイオードを接続して、温度上昇した場合にゲート電圧を低下させて通電電流を抑制し、チップ面内やモジュールを構成する各チップ間の温度を均一にしようというものである。

実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｎ型、第２導電型をｐ型としたが逆にして構成しても構わない。

図１〜図４は、この発明の第１実施例の半導体装置の構成図であり、図１は模式的に示した要部平面図、図２（ａ）は図１のＡ部詳細図、図２（ｂ）は図２（ａ）のＸ１−Ｘ１で切断した要部断面図、図２（ｃ）は図２（ａ）のＸ２−Ｘ２で切断した要部断面図、図３（ａ）は図１のＢ部詳細図、図３（ｂ）は図３（ａ）のＸ３−Ｘ３で切断した要部断面図、図３（ｃ）は図３（ａ）のＸ４−Ｘ４で切断した要部断面図、図４（ａ）は図２（ａ）のＹ１−Ｙ１で切断じた要部断面図、図４（ｂ）は図３（ａ）のＹ２−Ｙ２で切断した要部断面図である。ここでは、トレンチゲート型ＩＧＢＴを例に挙げて説明する。

ｎ半導体基板１の表面に複数本配置されるストライプ状のトレンチ４と、このトレンチ４の側壁に接するｎ半導体基板１の表面に配置されるｐベース領域２と、このｐベース領域２の表面にトレンチ４の側壁に接するように配置されるｎエミッタ領域２１と、ｎエミッタ領域２１上に配置されるエミッタ電極１１からなる。

また、ｎエミッタ領域２１とｎ半導体基板１に挟まれトレンチ４の側壁に露出したｐベース領域２にゲート絶縁膜５（例えば、ゲート酸化膜など）を介してトレンチ4内を充填して配置されたゲート電極６と、ゲート電極6上に配置される層間絶縁膜１０と、ゲート電極６と接してトレンチ４から表面に延在し、厚い絶縁膜3（例えば、ＬＯＣＯＳ膜や厚い酸化膜など）上に配置される第１、第２ポリシリコンゲート配線７ａ、７ｂと、このポリシリコンゲート配線７ａ、７ｂとそれぞれ接続して配置される第１、第２金属ゲート配線１２ａ、１２ｂとからなる。

また、トレンチ４に挟まれたｐベース領域2上に厚い絶縁膜３が配置され、この厚い絶縁膜３上に配置されるポリシリコンで形成された第１、第２ツェナーダイオードと、前記第１、第２ポリシリコンゲート配線７ａ、７ｂ下に配置される厚い絶縁膜３上に第１、第２ポリシリコンゲート配線７ａ、７ｂと離してこの厚い絶縁膜３上に配置される第１、第２ポリシリコン抵抗とからなる。

また、第１、第２ツェナーダイオード８ａ、８ｂのそれぞれのアノード側と、第１、第２金属ゲート配線１２ａ，１２ｂと、第１、第２ポリシリコン抵抗９ａ、９ｂと、ゲートパッド２０をそれぞれ接続する第１、第２金属接続配線１３ａ，１３ｂと、ｎエミッタ領域２１とｐベース領域２にコンタクトホール２２を介して接し層間絶縁膜１０上に配置されるエミッタ電極１１とからなり、このエミッタ電極１１と第１、第２ツェナーダイオード８ａ、８ｂのカソード側が接続する。

また、図示しないが、ｎ半導体基板１の裏面側の表面層に形成されるｐコレクタ領域と、ｐコレクタ領域上に形成されたコレクタ電極とからなる。このｎ半導体基板１の裏面側の表面層にｎ⁺領域を形成するとＭＯＳＦＥＴとなる。

図１〜図４において、トレンチ４およびｎエミッタ領域２１の平面形状はストライプ状である。第１、第２ポリシリコンゲート配線７ａ、７ｂは、チップ４０の上下中央で分離している。これによって、第１ポリシリコンゲート配線７ａに接続するゲート電極６で駆動される第１ＩＧＢＴ部４１と第２ポリシリコンゲート配線７ｂに接続するゲート電極６で駆動される第２ＩＧＢＴ部４２に分けられる。

図５はツェナーダイオードとポリシリコン抵抗を形成した後の構成図であり、図５（ａ）は要部平面図、図５（ｂ）は図５（ａ）のＸ１−Ｘ１で切断した要部断面図、図５（ｃ）は図５（ａ）のＸ５−Ｘ５で切断した要部断面図である。これは図２（ａ）に相当する構成図である。但し、図２（ａ）ではトレンチ４、ゲート絶縁膜５およびゲート電極６は示されていない。

厚い絶縁膜３上に形成される第１，第２ポリシリコンゲート配線１２ａ、１２ｂはゲート電極６と同時にｎ型不純物をドープして形成される。また、第１、第２ツェナーダイオード８ａ、８ｂと第１、第２ポリシリコン抵抗９ａ、９ｂは不純物をドーピングする前のポリシリコン膜を同時に形成した後でｐ型不純物やｎ型不純物をドープして形成される。

図１のＩＧＢＴにおいて、第１ＩＧＢＴ部４１に電流が多く流れて温度が上昇すると、第１ツェナーダイオード８ａの温度も上昇する。第１ツェナーダイオード８ａの温度が上昇すると第１ツェナーダイオード８ａの順電圧降下ＶＦＴ（トータルのＶＦ）が低下する。そして、第１ツェナーダイオード８ａと第１金属接続配線１３ａで接続した第１金属ゲート配線１２ａの電圧が低下する。そうすると、第１金属ゲート配線１２ａと接続する第１ポリシリコンゲート配線７ａの電圧が低下し、この第１ポリシリコンゲート配線７ａと接続する第１ＩＧＢＴ部４１のゲート電極６の電圧が低下して、第１ＩＧＢＴ部４１に流れる電流が減少することになる。

第１ＩＧＢＴ部４１の電流が減少し、温度が低下すると、第１ＩＧＢＴ部４１と第２ＩＧＢＴ部４２との間の温度差が縮まりチップ４０面内で温度分布が均一化される。
図６は、図１のＩＧＢＴの等価回路図である。第１、第２ＩＧＢＴ部４１、４２の各エミッタ（エミッタ電極１１）と各ゲート（第１、第２ポリシリコンゲート配線１２ａ、１２ｂ）の間に複数個直列接続した第１、第２ツェナーダイオード８ａ、８ｂのカソード側（ｎ層）とアノード側（ｐ層）をそれぞれ接続する。

図７は、本ＩＧＢＴの動作を説明する特性図である。ここでは、直列接続されたツェナーダイオードを1個のツェナーダイオードとして扱う。また、このツェナーダイオードの順電圧降下をＶＦＴ（トータルのＶＦ）とする。１個のツェナーダイオードの順電圧降下をＶＦ、直列数をＮとすると、ＶＦＴ＝ＶＦ×Ｎである。ＶＦＴ１は第１ツェナーダイオード８ａのトータルＶＦであり、ＶＦＴ２は第２ツェナーダイオード８ｂのトータルＶＦである。また負荷抵抗線の抵抗値はツェナーダイオード８ａ、８ｂと直列接続するポリシリコン抵抗９ａ、９ｂの抵抗値である。

このＶＦＴの値は本ＩＧＢＴが定常動作したときにゲートパッド２０から与えられるゲート信号の電圧近傍にする。たとえば、ゲート信号の電圧が１５Ｖとした場合、ツェナーダイオードの順電圧降下ＶＦＴを１４Ｖとする。ＶＦＴが１４Ｖになるためのツェナーダイオード部の直列数Ｎは１４Ｖ／０．７Ｖ＝２０、すなわち２０個となる。この０．７Ｖはツェナーダイオードの立ち上がり電圧である。

また、１個のポリシリコンで形成されたツェナーダイオードのＶＦの温度特性は−１．３ｍＶ／℃である。そのため、ツェナーダイオードを２０個直列接続したＶＦＴの温度依存性は、−１．３ｍＶ／℃×２０個＝−２６ｍＶ／℃となる。

動作時において、何らかの原因で、第２ＩＧＢＴ部４２に対して第１ＩＧＢＴ部４１の温度が５℃上昇した場合について考える。
第１ツェナーダイオード８ａのＶＦＴの変化分は５℃で−２６ｍＶ／℃×５℃＝−０．１３Ｖとなる。したがって、第１ＩＧＢＴ部４１のゲート電極６に印加されるゲート電圧は１５Ｖ−０．１３Ｖ＝１４．８７Ｖとなる。

この低下したゲート電圧が印加されることで、第１ＩＧＢＴ部４１の電流は絞られる。そうすると、第１ＩＧＢＴ部４１の温度が低下して第２ＩＧＢＴ部４２の温度に近づいて、チップ４０全体の温度が均一化される。

また、ＩＧＢＴに流れる電流が一定だとすると、第１ＩＧＢＴ部４１の電流が減る分、第２ＩＧＢＴ部４２の電流が増えて、さらに素早く温度の均一化が図られる。
このように、ＩＧＢＴの動作中に局部的に温度上昇が起こると、温度上昇箇所を流れる電流を絞って温度を低下させるので、常時チップ４０面内を均一な温度で動作させることができる。特に、ツェナーダイオードをチップ４０の中央部から端まで多数配置することで、一層のチップ４０の面内温度の均一化を図ることができる。

前記の例ではツェナーダイオードを２０個直列接続したが、この直列数Ｎはこれに限るものではなくＩＧＢＴに与えられるゲート信号の電圧の大きさや均一化させたいチップの温度レベルなどに依存する。例えば温度レベルが高い場合には室温でのＶＦＴの立ち上がり電圧を高くする必要があり、直列数Ｎは増える。

図８は、この発明の第２実施例の半導体装置の等価回路図である。図１との違いは、ツェナーダイオードを逆並列接続した点である。図１ではツェナーダイオード部が多数直列接続されるので、ツェナーダイオードの逆方向耐圧は数百Ｖ以上となる。そのため、ＩＧＢＴのゲートに逆方向の大きなサージ電圧が印加されるとＩＧＢＴが破壊してしまう。それを保護するため、図８のように逆並列にツェナーダイオード８ａ、８ｂとツェナーダイオード部の直列数が同じツェナーダイオード８ｃ、８ｄを接続すると、過大な逆電圧がゲートに印加されなくなり、ＩＧＢＴの破壊を防止できる。

このツェナーダイオード８ｃ、８ｄはツェナーダイオード８ａ、８ｂと同時に形成すればよい。

図９は、この発明の第３実施例の半導体装置の要部平面図である。図１との違いは、チップ４０にツェナーダイオード８とポリシリコン抵抗９を各１個形成した点である。
これは、図１６で説明したように、多数のチップ４０が収納されているモジュールの場合に有効となる。この場合も温度の高いチップ４０のゲート電圧は低下し電流が絞られるので、各チップ間の温度の均一化を図ることができる。

図１０は、この発明の第４実施例の半導体装置の構成図であり、図１０（ａ）は要部平面図、図１０（ｂ）は図１０（ａ）のＸ−Ｘで切断した要部断面図である。図１との違いは、ゲートをトレンチではなくプレーナで形成し、セルの形状をストライプ状でなく島状（ドットセル７３）とした点である。

この場合は、第１ポリシリコンゲート配線５７ａを第２ポリシリコンゲート配線５７ｂで取り囲むことができるので図１４（ａ）のようにチップ８０の中央部の温度が上昇するような場合に特に有効となる。また、ポリシリコンゲート配線を任意の場所で分割することができるので、ストライプ状のセルに比べてチップ８０内の温度の均一化が図りやすい。

尚、図中の符号について説明する。符号５１はｎ半導体基板、５２はｐベース領域、５５はゲート絶縁膜、５６はゲート電極、５７ａ、５７ｂは第１、第２ポリシリコンゲート配線、５８ａ、５８ｂは第１、第２ツェナーダイオード、５９ａ、５９ｂは第１、第２ポリシリコン抵抗、６０は層間絶縁膜、６１はエミッタ電極である。

また、符号６３ａ、６３ｂは、第１、第２ツェナーダイオード５８ａ、５８ｂと第１、第２ポリシリコン抵抗５９ａ、５９ｂとゲートパッド７０を接続する第１、第２金属接続配線であり、７１はｎエミッタ領域、７３はドットセル、８０はチップ、８１は第１ＩＧＢＴ部、８２は第２ＩＧＢＴ部である。

また、符号８３ａは、第１ポリシリコンゲート配線５７ａと第１金属接続配線６３を接続する第１接続点であり、８３ｂは第２ポリシリコンゲート配線５７ｂと第２金属接続配線６３ｂを接続する第２接続点である。金属ゲート配線をポリシリコンゲート配線５７ａ、５７ｂ上に形成する場合はこの金属ゲート配線に金属接続配線６３ａ、６３ｂを接続する。この接続箇所が接続点８３ａ、８３ｂとなる。

尚、実施例１〜４では、半導体装置としてＩＧＢＴを例として説明したが、ＭＯＳＦＥＴにも本発明は当然適用できる。また、ツェナーダイオードやポリシリコン抵抗を厚い絶縁膜上に形成したが、これらを個別のダイオードと抵抗に代えて、ダイオードをエミッタ電極上に絶縁膜を介して貼り付け、抵抗をチップ外周部に絶縁膜を介して貼り付けて、ワイヤでそれぞれ接続しても同様の効果が得られる。但し、エミッタ電極上でしかも絶縁膜を介してツェナーダイオードが温度を感知するため、感度が鈍くなる。

１、５１ ｎ半導体基板
２、５２ ｐベース領域
３ 厚い絶縁膜
４ トレンチ
５、５５ ゲート絶縁膜
６、５６ ゲート電極
７ ポリシリコンゲート配線
７ａ、５７ａ 第１ポリシリコンゲート配線
７ｂ，５７ｂ 第２ポリシリコンゲート配線
８ ツェナーダイオード
８ａ，５８ａ 第１ツェナーダイオード
８ｂ，５８ｂ 第２ツェナーダイオード
９ ポリシリコン抵抗
９ａ，５９ａ 第１ポリシリコン抵抗
９ｂ，５９ｂ 第２ポリシリコン抵抗
１０，６０ 層間絶縁膜
１１，６１ エミッタ電極
１２ 金属ゲート配線
１２ａ 第１金属ゲート配線
１２ｂ 第２金属ゲート配線
１３ 金属接続配線
１３ａ，６３ａ 第１金属接続配線
１３ｂ，６３ｂ 第２金属接続配線
２０，７０ ゲートパッド
２１，７１ ｎエミッタ領域
２２ コンタクトホール
４０、８０ チップ
４１、８１ 第１ＩＧＢＴ部
４２、８２ 第２ＩＧＢＴ部
８３ａ 第１接続点
８３ｂ 第２接続点

Claims (9)

1. 第１導電型の半導体基板の表面に選択的に形成された第２導電型半導体領域と、
   該半導体領域の表面に選択的に形成された第１導電型エミッタ領域もしくはソース領域と、
   ゲート絶縁膜を介して前記半導体領域と前記エミッタ領域もしくはソース領域に対向するゲート電極と、を有するＭＯＳゲートと、
   該ＭＯＳゲートが複数個形成されたゲート領域と、
   複数の該ゲート領域で構成されるスイッチング素子部と、
   前記ゲート領域に対応して個別に設けられ、該ゲート領域のＭＯＳゲートをそれぞれ集約したゲート配線と、
   個々の前記ゲート領域の前記半導体領域上部に選択的に形成された絶縁膜と、
   前記ゲート領域に対応して個別に設けられ、個々の前記ゲート領域の前記絶縁膜の表面に、複数個のダイオードを直列接続して形成されたダイオード領域と、
   前記ゲート領域に対応して個別に設けられ、前記ダイオード領域のアノード側と前記ゲート配線を接続するように形成された接続点と、
   前記ゲート領域に対応して個別に設けられ、前記接続点に一端が接続されるとともに個々の前記ゲート配線から離して、前記半導体領域上部の絶縁膜表面に設けられた抵抗と、
   個々の該抵抗の他端が接続する共通の電極膜として形成されたゲートパッドと、
   を備えることを特徴とする半導体装置。
2. 前記複数のゲート領域の前記エミッタ領域もしくはソース領域および前記半導体領域が接する共通の電極膜として形成されるとともに、個々の前記ダイオード領域のカソード側が接続するエミッタ電極もしくはソース電極を備えることを特徴とする請求項１に記載の半導体装置。
3. 個々の前記ゲート領域において、前記絶縁膜上に形成され、前記ダイオード領域のアノード側と前記接続点を接続する金属配線をさらに備え、
   前記ダイオード領域は、該ダイオード領域の三方を前記エミッタ電極もしくはソース電極から前記絶縁膜を挟んで離間するとともに取り囲まれ、
   前記金属配線のうち前記ダイオード領域および前記接続点に接続していない２つの側端側は、前記エミッタ電極もしくはソース電極と、前記絶縁膜を挟んで隣接していることを特徴とする請求項２に記載の半導体装置。
4. 前記ダイオードの順電圧降下の温度依存性と、前記共通のゲートパッドに他端が接続するとともに、前記ゲート領域に対応して個別に設けられた前記接続点に一端が接続する前記抵抗の抵抗値と、を用いて、
   前記スイッチング素子のゲート領域が温度上昇したとき、該ゲート領域に対応する前記ゲート配線に印加される電圧を低下させて、前記ゲート領域に流れる電流を減少させることで、前記スイッチング素子の他のゲート領域を含めて温度分布を均一化させることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ダイオードが、ポリシリコンで形成されたツェナーダイオードであることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記抵抗が、ポリシリコンで形成されることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記複数直列接続したダイオードに複数直列接続したダイオードを逆並列接続することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記スイッチング素子が、ＩＧＢＴまたはＭＯＳＦＥＴであることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記スイッチング素子が、トレンチゲート型またはプレーナゲート型であることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。