JP6632910B2 - パワー半導体素子およびそれを用いるパワー半導体モジュール - Google Patents

パワー半導体素子およびそれを用いるパワー半導体モジュール Download PDF

Info

Publication number
JP6632910B2
JP6632910B2 JP2016033047A JP2016033047A JP6632910B2 JP 6632910 B2 JP6632910 B2 JP 6632910B2 JP 2016033047 A JP2016033047 A JP 2016033047A JP 2016033047 A JP2016033047 A JP 2016033047A JP 6632910 B2 JP6632910 B2 JP 6632910B2
Authority
JP
Japan
Prior art keywords
power semiconductor
region
junction
electrode
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016033047A
Other languages
English (en)
Other versions
JP2017152523A (ja
Inventor
安井　感
感 安井
泰之 沖野
泰之 沖野
宏行 松島
宏行 松島
政利 若木
政利 若木
小野瀬　秀勝
秀勝 小野瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2016033047A priority Critical patent/JP6632910B2/ja
Publication of JP2017152523A publication Critical patent/JP2017152523A/ja
Application granted granted Critical
Publication of JP6632910B2 publication Critical patent/JP6632910B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体材料として炭化珪素を用いるパワー半導体素子およびそれを用いるパワー半導体モジュールに関する。
インバータに代表される電力変換機器の中で、パワー半導体素子は整流機能やスイッチング機能をもつ主要な構成部品として使われている。パワー半導体素子の半導体材料として現在はシリコンが主流であるが、物性に優れる炭化珪素（ＳｉＣ）の採用が始まっている。
ＳｉＣは、シリコンよりも絶縁破壊電界強度が一桁高く高電圧用途に適する。さらに、所望の素子耐電圧に対して、半導体層の厚さを薄くできるので、素子の抵抗を下げられる。また、ＳｉＣは、熱伝導率がシリコンの３倍であり、かつ高温でも半導体の性質を失いにくいので、原理的に温度上昇に強い。これらにより、ＳｉＣは、パワー半導体素子の半導体材料に適している。
インバータなどにおいては、パワー半導体素子が搭載されるパワー半導体モジュールが適用される。図２は、一般的なパワー半導体モジュールの構成を模式的に示す組図である。樹脂ケース２５内に、スイッチング素子２６と整流素子２７を搭載する絶縁回路基板２２が格納される。絶縁回路基板どうしは、外部端子を備える配線電極によって電気的に接続される。スイッチング素子２６と整流素子２７の内，整流素子である環流ダイオードをシリコンダイオードからＳｉＣダイオードに置き換えたＳｉＣハイブリッドモジュールの開発が先行している。整流素子はスイッチング素子に比べて構造と動作が単純で素子開発を進めやすいこと，またスイッチング損失を大幅に低減できるメリットが明確なことが理由にある。
このような，ＳｉＣハイブリッドモジュールとして，定格３．３ｋＶといった高耐圧仕様のパワー半導体モジュールでは，高耐圧のスイッチング素子であるシリコン（Ｓｉ）のＩＧＢＴ（Insulated Gate Bipolar Transistor）と，環流ダイオードであるＳｉＣのＳＢＤ（Schottky Barrier Diode）とが逆並列に接続されるアーム回路が樹脂ケース内に格納される。
ユニポーラ素子であるＳＢＤは、バイポーラ素子であるＰＮダイオードと異なり、素子内において少数キャリアが蓄積されない。このため、アーム回路のスイッチング動作時にリカバリ電流がほとんど流れないので、パワー半導体モジュールにおいて発生するスイッチング損失を大幅に低減できる。しかし、ＳＢＤにおいては、耐圧を高めるためにドリフト層の厚みを増すと素子抵抗が高くなるため電力損失が増大する。特に一般的なＳｉのＳＢＤは、電力損失の増大が過大となるため、高電圧分野への適用が難しい。これに対し、ＳｉＣのＳＢＤは、ＳｉのＳＢＤよりもドリフト層を大幅に薄くできるので、ユニポーラ素子でありながらも６００Ｖ〜３．３ｋＶといった高電圧領域まで適用することができる。
ＳＢＤはオフ状態におけるリーク電流がＰＮダイオードよりも大きくなりやすい。これは、ＰＮ接合のバリアハイトよりもショットキー接合のバリアハイトの方が低いことによる。ＳＢＤのリーク電流を低減するために、例えば特許文献１に記載されるような、ＪＢＳ（Junction Barrier Controlled Schottky）構造や、特許文献２および特許文献３に記載されるＭＰＳ（Merged PiN Schottky）構造が知られている。
ここで、従来例である単純構造を有するＳｉＣのＳＢＤの断面を図４に示し、従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの断面を図５に示す。図４および図５において、５はｎ＋型のＳｉＣ基板であり、１０はＳｉＣからなるｎ−型ＳｉＣエピタキシャル層（ドリフト層）である。図５に示すＪＢＳ構造のＳＢＤは、ｎ−型ＳｉＣエピタキシャル層１０表面のｎ型不純物領域１中にｐ型不純物領域２が形成される。オフ状態では図５のカソード電極３が正電位となるためｐｎ接合４は逆バイアスされ、ｐｎ接合４の接合界面から延びる空乏層がショットキー接合９表面の電界を緩和するため、リーク電流が低減される。
なお、上記ＭＰＳ構造における接合構造は、図５に示す接合構造と同様であり、ＪＢＳ構造と同様にリーク電流が低減される。但し、ＭＰＳ構造においては、ｐ型不純物領域２の不純物濃度を増加すると共に、これによりｐ型不純物領域２とアノード電極６との接続をオーミック接触にするか、あるいはオーミック接触に近づける。このため、順バイアス時に、ｐ型不純物領域２からｎ−型ＳｉＣエピタキシャル層１０内に少数キャリアが注入され、伝導度変調により抵抗が下がる。このため、高温時の導通損失が低減できるとともに、サージ電流耐量が向上する。
なお、特許文献２に記載される技術においては、サージ耐量を向上するためにｐ＋型不純物領域のパターン幅を１５μｍ以上とすることで、少数キャリアが注入されて伝導度変調を起こす電圧を低下させる。
また、特許文献３に記載される技術においては、ＪＢＳ構造およびＭＰＳ構造において、ｐ型不純物領域が、濃度が１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型不純物元素と、ｐ型不純物元素に対する濃度比が０．３３より大きく１．０より小さなｎ型不純物元素とを組み合わせて形成される。これにより、アノード電極とｐ型不純物領域との間のコンタクト抵抗が低減され、サージ電流耐量が向上する。
従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの平面パターンを図６に示す。図６に示すように、ショットキー接合が形成される複数の直線状のｎ型不純物領域（アクティブ領域）１が、長手方向をそろえて互いに平行かつ等間隔に配置される。すなわち、本従来例の平面パターンは、いわゆるラインアンドスペースパターンである。なお、ｎ型不純物領域１は、図５におけるｎ−型ＳｉＣエピタキシャル層１０の一部である。また、図６に示すように、ｎ型不純物領域（１）は、ｐ型不純物領域２に囲まれる。上述したように、ｐ型不純物領域２は非導通領域となるので、ｎ型不純物領域１およびｐ型不純物領域２を含む活性領域における実効的な導通領域の面積は、活性領域の面積よりもｐ型不純物領域２の面積分だけ減少する。このため、図４の単純構造のＳＢＤよりも抵抗が増加する。
このような抵抗増加を抑える技術が、特許文献１に開示されている。本技術を適用した従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの断面を図７に示す。図７に示すように、ｐ型不純物領域２近傍で、ｎ型不純物領域１１のキャリア濃度をイオン注入により増加させる。このようなｎ型不純物領域１１すなわち電流拡散層により、狭窄した電流経路１２の抵抗が低減されると共に、ｐ型不純物領域２の直下部にまで電流経路を拡げることができる。このため、図４の単純構造のＳＢＤとほぼ同程度まで導通損失を低減できる。
国際公開第２０１１／１５１９０１号 特開２０１１−１５１２０８号公報 特開２０１４−１８７１１５号公報
上記のように、ＳｉＣ製のＳＢＤ（以下、「ＳｉＣ−ＳＢＤ」と記す）により、リカバリ特性に優れるユニポーラ素子のＳＢＤが高電圧領域まで適用可能となり、さらにＪＢＳ構造の適用によりリーク電流が低減され、ＳｉＣ−ＳＢＤの実用性が向上する。ただし、ＳｉＣ−ＳＢＤにはシリコン製のＰＮダイオード（以下、「Ｓｉ−ＰＮＤ」と記す）よりもサージ電流耐量が低いという問題がある。
サージ電流耐量は、ダイオードの順方向電流が、通常の使用条件から許容される最大値（定格値）を大幅に超えた場合であっても破壊しない限界の通電電流（非繰り返し条件下）であり、Ｓｉ−ＰＮＤでは概略、定格電流の１０倍程度は許容する。これに対し、単純構造のＳｉＣ−ＳＢＤ（図４）のサージ電流耐量はＳｉ−ＰＮＤの半分以下である。サージ電流耐量は、図５〜７に示すようなＪＢＳ構造のＳｉＣ−ＳＢＤにおいてさらに低下する。
また、ＭＰＳ構造のＳｉＣ−ＳＢＤでは、順バイアス時にｐ型不純物領域２から少数キャリアを注入するので、高温におけるオン電圧（ＶＦ）の増大が抑えられ、サージ電流耐量の低下が抑えられる。しかしながら、ＳｉＣでＭＰＳ構造を導入すると、少数キャリアの注入により基底面転位（Basal Plane Dislocation：ＢＰＤ）などの結晶欠陥が拡張する通電劣化や、少数キャリア注入によりスイッチング時のリカバリ損失が生じるという問題が新たに発生する。また、上述したような特許文献３に記載される技術、すなわち、アノード電極とｐ型不純物領域との間のコンタクト抵抗を低減してサージ電流耐量を向上する技術についても、ＭＰＳ構造と同様の問題がある。
さらに、パワー半導体モジュールを構成するために、ＭＰＳ構造のＳｉＣダイオードチップを複数並列に接続すると、次に説明するような問題が生じる。
図８は、半導体基体の導電型がｎ型であるＭＰＳ構造のＳｉＣ−ＳＢＤの順方向電流電圧（ＩＶ）特性の一例を示す。順方向電圧がショットキーバリアのビルトイン電圧を超えると、電流が流れ始め、ＩＶ特性の傾きはほぼ直線的である（図８中の矢印３７）。この時、ＳＢＤの順方向特性が現れており、ＰＮ接合は導通していない。すなわちｎ型領域中への少数キャリア（ホール）注入は実質的に起きていない。さらに、電圧が上昇して、ＰＮ接合部にその内蔵電位を超える電圧が印加されるとＰＮ接合からホールが注入されるため、電流値が急に増大する（図８中の矢印３８）。回路的にはＳＢＤとＰＮＤが並列接続された状態のため、素子抵抗の低いＰＮＤが導通を開始するため、ダイオード全体の抵抗が低下し、電圧ドロップ（図８中の矢印４４）が現れる場合もある。
このとき、複数のダイオードチップが並列接続されていると、最初にＰＮ接合が導通したダイオードチップに電流が集中するため、このダイオードチップが破壊しやすくなる。従って、ＭＰＳ構造のＳｉＣ−ＳＢＤを用いても、パワー半導体モジュールとしては、サージ耐量が必ずしも向上しない。
そこで、本発明は、ＳｉＣ−ＳＢＤ構造を有し、通電劣化やリカバリ損失の発生を伴うことなくサージ電流耐量を向上できるパワー半導体素子を提供する。
さらに、本発明は、ＳｉＣ−ＳＢＤ構造を有するパワー半導体素子が並列接続され、かつサージ耐量が向上できるパワー半導体モジュールを提供する。
上記課題を解決するために、本発明によるパワー半導体素子は、炭化珪素からなるショットキーバリアダイオードを備えるものであって、順方向電流が流れるアクティブ領域において、第１電極と、第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、第１電極に電気的に接続され、第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、第１半導体領域に電気的に接続される第２電極と、を有し、第２半導体領域の中に断続的に設けられ、第２半導体領域よりも不純物濃度が高く、第１電極に電気的に接続される、第２導電型の複数の第３半導体領域を有し、定格電流の２倍より大きく３倍以下の範囲の順方向電流が流れると、ＰＮ接合部が導通を開始する。
また、上記課題を解決するために、本発明によるパワー半導体モジュールは、炭化珪素からなるショットキーバリアダイオードを備える複数のパワー半導体素子を有し、複数のパワー半導体素子が並列接続されるものであって、パワー半導体素子は、順方向電流が流れるアクティブ領域において、第１電極と、第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、第１電極に電気的に接続され、第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、第１半導体領域に電気的に接続される第２電極と、を有し、複数のパワー半導体素子の各々は、単独でＰＮ接合部が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、ＰＮ接合部が導通する場合に流れる電流は、パワー半導体素子の素子抵抗によって制限され、さらに次のいずれかの手段を備える。
第１の手段では、パワー半導体素子の並列数がｍであり、パワー半導体素子単独のサージ耐量が定格電流Ｉ ０ のＳ ＰＮ 倍、かつＰＮ接合部が導通を開始する時の電流が定格電流Ｓ ＳＢＤ とし、Ｓ ＰＮ とＳ ＳＢＤ の比をｒ（＝Ｓ ＰＮ ／Ｓ ＳＢＤ ）とすると、ＰＮ接合部が導通する場合の素子抵抗の下限値Ｒ ｍｉｎ とＰＮ接合部が導通を開始する時の素子抵抗の値Ｒとの間に、Ｒ min ＞ Ｒ×（ｍ−ｒ）／｛ｒ×（ｍ−１）｝という関係がある。
第２の手段では、パワー半導体素子単独のサージ耐量が定格電流Ｉ ０ のＳ ＰＮ 倍、かつＰＮ接合部が導通を開始する時の電流が定格電流Ｓ ＳＢＤ とし、Ｓ ＰＮ とＳ ＳＢＤ の比をｒ（＝Ｓ ＰＮ ／Ｓ ＳＢＤ ）とすると、ＰＮ接合部が導通する場合の素子抵抗の下限値Ｒ ｍｉｎ とＰＮ接合部が導通を開始する時の素子抵抗の値Ｒとの間に、Ｒ min ＞ Ｒ／ｒという関係がある。
第３の手段では、第２半導体領域は、第１領域と、第１領域内に位置し、第１領域よりも不純物濃度の高い第２領域と、を有し、第２領域の面積が、第１半導体領域の面積の十分の一以下である。
第４の手段では、第２半導体領域は、第１領域と、記第１の領域内に位置し、第１領域よりも不純物濃度の高い複数の第２領域と、を有し、隣り合う第２領域の距離が５μｍ以上である。
本発明によれば、定格電流の２倍より大きく３倍以下の範囲の順方向電流が流れると、ＰＮ接合部が導通を開始するので、通電劣化やリカバリ損失の発生を伴うことなくサージ電流耐量を向上できる。
また、本発明によれば、単独でＰＮ接合が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、ＰＮ接合部が導通する場合に流れる電流は、パワー半導体素子の素子抵抗によって制限されるので、パワー半導体モジュールのサージ耐量が向上する。
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１であるパワー半導体素子の平面パターンを示す。 一般的なパワー半導体モジュールの構成を模式的に示す組図である。 図１１の半導体パワーモジュールによって構成される回路構成例を示す。 従来例である単純構造を有するＳｉＣ−ＳＢＤの断面を示す。 従来例であるＪＢＳ構造を有するＳｉＣ−ＳＢＤの断面を示す。 従来例であるＪＢＳ構造を有するＳｉＣ−ＳＢＤの平面パターンを示す。 特許文献１の技術を適用したＳｉＣ−ＳＢＤの断面を示す。 ＭＰＳ構造のＳｉＣ−ＳＢＤの順方向電流電圧特性例を示す。 実施例１のパワー半導体素子の縦方向断面を示す。 実施例１のＳｉＣ−ＳＢＤが用いられるパワー半導体モジュールにおける絶縁回路基板のレイアウト構成を示す。 図１０の絶縁回路基板を備える半導体モジュールの構成を示す組図である。 本実施例１のＳｉＣ−ＳＢＤの順方向電流電圧特性例を示す。 通電状態でのキャリアの流れを模式的に示す。 電流電圧特性変化時におけるキャリアの流れを模式的に示す。 本実施例１のＳｉＣ−ＳＢＤの電流電圧特性、ショットキーダイオード部の電流電圧特性およびＰＮダイオード部の電流電圧特性を示す。 本実施例１におけるｐ型不純物領域のライン幅とＩＰＮの関係を示す。 本発明の実施例２であるパワー半導体素子におけるｎ型不純物領域のドナー濃度とホールの注入が開始される電流の関係を示す。 ｎ型不純物領域の電気抵抗を模式的に示す断面図である。 並列接続されるＳｉＣ−ＳＢＤを示す模式的な等価回路図である。 寄生抵抗が付加されたＳｉＣ−ＳＢＤの平面図である。
本発明の一実施形態である、パワー半導体素子は、ＳｉＣからなるショットキーバリアダイオードを備えるものであって、順方向電流が流れるアクティブ領域において、第１電極と、第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、第１電極に電気的に接続され、第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、第１半導体領域に電気的に接続される第２電極と、を有する。本実施形態におけるショットキーバリアダイオードはＭＰＳ構造を備えている。なお、好ましくは、第２導電型の第２半導体領域は、第１領域と、第１領域内に位置し、第１領域よりも不純物濃度の高い第２領域と、を有する。第１領域はＪＢＳ構造として機能し、第２領域は少数キャリアの注入に寄与する。
第１電極、第１導電型の第１半導体領域、第２導電型の第２半導体領域、第２電極は、後述する実施例において、それぞれ、ショットキー電極１５を含むアノード電極６、ｎ＋型ＳｉＣ基板５とｎ−型ＳｉＣエピタキシャル層１０とｎ型不純物領域１１を含むｎ型の半導体領域、ｐ型不純物領域２（第１領域）およびｐ＋型不純物領域１８（第２領域）を含むｐ型の半導体領域、カソード電極３に相当する。
以下、本発明の実施例について図面を用いて説明する。
各図において、参照番号が同一のものは同一の構成要件あるいは類似の機能を備えた構成要件を示している。なお、以下の説明において、ｎ−，ｎ，ｎ＋は半導体の導電型がｎ型であり、この順に不純物濃度およびキャリア濃度が相対的に高いことを示す。また、ｐ−，ｐ，ｐ＋は半導体の導電型がｐ型であり、この順に不純物濃度およびキャリア濃度が相対的に高いことを示す。
図１は、本発明の実施例１であるパワー半導体素子の平面パターンを示す。本実施例１のパワー半導体素子はＭＰＳ構造を有するｎ型のＳｉＣ−ＳＢＤであり、図１はアノード側の平面パターンを示す。
図１に示すように、本実施例のＳｉＣ−ＳＢＤは、電流が流れるアクティブ領域１と、アクティブ領域１を囲み、電圧阻止状態においてチップ外周部の電界を緩和して所望の耐圧を確保する周縁領域１３とを有する。周縁領域１３における、アクティブ領域１との境界部７には、いわゆるＪＴＥ構造（Junction Termination Extension）を構成するｐ型不純物領域が設けられる。なお、図１中に記載される二本の破線の内、内側の破線内の領域がアクティブ領域１であり、二本の破線の間の領域が周縁領域１３である。
アクティブ領域１においては、複数の直線状のショットキー領域１２が、長手方向をそろえて互いに平行かつ等間隔に配置される。すなわち、ＳｉＣ−ＳＢＤのアノード側主表面において、複数の直線状のショットキー領域１２は、いわゆるラインアンドスペースパターンをなす。また、複数のショットキー領域１２の各々の周囲には、ショットキー領域１２に接するようにｐ型不純物領域２が設けられる。ｐ型不純物領域２内には、ｐ型不純物領域２よりも不純物濃度が高い、複数の直線状のｐ＋型不純物領域１８が設けられる。複数の直線状のｐ＋型不純物領域１８は、長手方向をそろえて互いに平行かつ等間隔に配置される。従って、複数の直線状ｐ＋型不純物領域１８は、ショットキー領域１２と同様にラインアンドスペースパターンをなす。さらに、各ｐ＋型不純物領域１８は隣り合うショットキー領域１２の間に位置し、ｐ＋型不純物領域１８の直線状パターンとショットキー領域１２の直線状パターンは交互にかつ互いに平行に配置される。
図９は、図１に示す実施例１のパワー半導体素子の縦方向断面を示す。
図９に示すように、ｎ＋型ＳｉＣ基板５に、ｎ＋型ＳｉＣ基板５よりも不純物濃度が低いｎ−型ＳｉＣエピタキシャル層１０が縦方向に接する。ｎ−型ＳｉＣエピタキシャル層１０の厚さは、定格耐圧３．３ｋＶの場合、３０μｍ程度である。複数のショットキー領域１２を含むアクティブ領域において、ｎ−型ＳｉＣエピタキシャル層１０には、ｎ−型ＳｉＣエピタキシャル層１０よりも不純物濃度が高いｎ型不純物領域１１が縦方向に接する。ｐ型不純物領域２はｎ型不純物領域１１内に位置し、ｐ＋型不純物領域１８はｐ＋型不純物領域２内に位置する。ｐ型不純物領域２とｎ型不純物領域１１とは互いに接するので、ｐ型不純物領域２とｎ型不純物領域１１はｐｎ接合を構成する。アノード側表面からのｎ型不純物領域１１の深さ、すなわちｎ−型ＳｉＣエピタキシャル層１０とｎ型不純物領域１１の接合部の深さは、ｐ型不純物領域２とｎ型不純物領域１１のｐｎ接合部の深さよりも深い。ｎ型不純物領域１１は、前述の従来例（図７）における電流拡散層に相当する。従って、従来例と同様に、ショットキー領域１２における狭窄した電流通路の抵抗が低減されると共に、電流の流れる領域が、横方向に広がり抵抗が低減するため、導通損失が低減できる。
アノード側主表面において、ショットキー電極１５がｎ型不純物領域１１並びにｐ型不純物領域２およびｐ＋型不純物領域１８ｐ＋型不純物領域１８に接触する。これによりｎ型不純物領域１１とショットキー電極１５との間にショットキー接合が構成される。さらに、ショットキー電極１５上にはアノード電極１６が、ショットキー電極１５の表面を覆うように設けられる。また、カソード側主表面において、カソード電極３が、アクティブ領域から周縁領域にわたってｎ＋型ＳｉＣ基板５に接触する。なお、アノード電極６は、後述するパワー半導体モジュールなどにおいて配線接続用の端子となる。アノード電極６とカソード電極３の間に順方向電圧が与えられると、ショットキー接合が順バイアスされ、ｎ型不純物領域１１が導通領域となって、ＳｉＣ−ＳＢＤは順方向電流通電状態となる。ここで、本実施例においては、ショットキー接合のバリアハイトが、ｐ型不純物領域２とｎ型不純物領域１１によって構成されるｐｎ接合のバリアハイトよりも低いため、順方向電圧が印加されると、まずショットキー領域１２に電流が流れ、順方向電圧がある閾値電圧を超えてｐｎ接合にバリアハイトを超える電圧がかかるとｐｎ接合部にも電流が流れる。
また、アノード電極６とカソード電極３の間に逆方向電圧が与えられると、ショットキー接合が逆バイアスされて、ＳｉＣ−ＳＢＤは阻止状態になる。このとき、ｐ型不純物領域２とｎ型不純物領域１１の間のｐｎ接合から延びる空乏層がショットキー接合を覆うのでショットキー接合部の電界を緩和する。これにより、リーク電流が低減されると共に、高電圧を阻止することができる。
アクティブ領域の外側の周縁領域において、ｎ−型ＳｉＣエピタキシャル層１０のアノード側表面部に、ｐ型不純物領域１３によってＪＴＥ（Junction Termination Extension）構造が構成される。ｐ型不純物領域１３は、アクティブ領域の外周（図１の符号７の領域に相当）において、ｎ型不純物領域１１に接触する。ＪＴＥ構造により、ＳｉＣ−ＳＢＤのチップ終端部の電界が緩和されるので、所望の高耐圧が確保できる。周縁領域において、ＪＴＥ構造よりも外側のチップ外周部においては、ｎ−型ＳｉＣエピタキシャル層１０のアノード側表面に設けられるｎ＋型不純物領域からなるチャネルストッパ１４が設けられる。なお、ＪＴＥ構造およびチャネルストッパ１４は、アノード側主表面において、環状パターンを有する。
図１０は、本実施例のＳｉＣ−ＳＢＤが用いられるパワー半導体モジュールにおける絶縁回路基板のレイアウト構成を示す。
本絶縁回路基板２２は、セラミック絶縁基板と、その表面上に接合される、導体層からなる左右対称な回路パターンを有する。回路パターン上には、シリコン（Ｓｉ）からなるＩＧＢＴ（Insulated Gate Bipolar Transistor）２３が４チップ、およびＳｉＣ−ＳＢＤ２４が１０チップ搭載され、左右対称に配置さる。各ＩＧＢＴ２３のチップ裏面側に設けられるコレクタ電極と、各ＳｉＣ−ＳＢＤ２４のチップ裏面側に設けられるカソード電極が回路パターンに電気的に接合される。各ＩＧＢＴ２３のチップ表面側に設けられるエミッタ電極と、各ＳｉＣ−ＳＢＤ２４のチップ表面側に設けられるアノード電極は、金属ワイヤ５３を介して回路パターンに電気的に接続される。回路パターンにおける主端子コンタクト５２には、配線電極が接合される。
なお、図１０において、絶縁回路基板の右半分については、金属ワイヤ５３の記載を省略している。
図１１は、図１０の絶縁回路基板を備える半導体モジュールの構成を示す組図である。本パワー半導体モジュールは、パワー半導体素子として、スイッチング素子であるシリコンのＩＧＢＴおよびＳｉＣ−ＳＢＤを搭載するＳｉＣハイブリッドモジュールである。
図１１に示すように、本パワー半導体モジュールにおいては、絶縁回路基板２２が、複数個、すなわち４個、樹脂ケース２５内に格納される。なお、絶縁回路基板２２は、樹脂ケース底部に接着される放熱用金属基板上に接着されても良い。複数の絶縁回路基板に、外部端子を備える配線電極２１が接続される。従って、配線電極２１も樹脂ケース内に収納される。樹脂ケース２５内には、樹脂ケース内の各部材の保護や絶縁のために図示されないゲル状樹脂が充填され、蓋が取り付けられる。配線電極２１が有する外部端子は、蓋を通って樹脂ケース２５の外部に取り出される。なお、ＩＧＢＴ、ＳｉＣ−ＳＢＤおよび絶縁基板の個数は、パワー半導体モジュールとしての所望の電流特性や電圧特性に応じて設定される。
図３は、図１１の半導体パワーモジュールによって構成される回路構成の一例を示す。図３に示すように、ＩＧＢＴとＳｉＣ−ＳＢＤの逆並列回路が二組構成される。なお、図１０に示す一枚の絶縁回路基板においては一つの逆並列回路が構成され、このような絶縁回路基板を複数個（例えば、２個）用いて、半導体パワーモジュールの一組の逆並列回路が構成される。ここで、複数個の絶縁回路基板上構成される逆並列回路が、配線電極２１によって樹脂ケース２５内において並列接続されると共に、外部配線を接続するための外部端子（Ｇ：ゲート端子、Ｅ：エミッタ端子、Ｃ：コレクタ端子）が取り出される。
以下、本実施例のＳｉＣ−ＳＢＤの動作について、図１２〜１５を用いて説明する。
図１２は、本実施例のＳｉＣ−ＳＢＤの順方向電流電圧（ＩＶ）特性の一例を示す。
順方向電圧を０Ｖから増加させると、ショットキーバリアのビルトイン電圧（図１２の符号３０参照）を超える電圧値から実質的に順方向電流が流れ出し、その後は微分抵抗がほぼ一定の傾きをもって電圧に比例して電流が増加する。このような特性は、ＳｉＣ−ＳＢＤがユニポーラ素子であり、本実施例では電子のみが電流キャリアとなることに起因する。すなわちこの時、ショットキー接合部およびＰＮ接合部の内、実質、ショットキー接合部のみが導通している。電流が増加すると、自己発熱による温度上昇により素子抵抗が増加するため、電流電圧特性の傾きが直線的な傾きから乖離して上に凸の曲線状となり、電圧に対して電流は緩やかに増加する（図１２中の矢印３１参照）。本実施例の場合、一般的なユニポーラ素子と同様に、通電状態（図１２の矢印３０〜３１）の素子抵抗は絶対温度の２．５〜３乗に比例して増加するので、高温では電圧降下が大きくなる。
図１３は、上記通電状態でのキャリアの流れを模式的に示す。図１３に示すように、ショットキー接合部からの電子の流れ３３が電流を構成している。
さらに電圧が高くなると、図１２に示すように（図１２の矢印３２参照）、電流電圧特性が大きく変化し、電流が急に増大する。この時の素子内の状態を図１４に示す。
図１４は、電流電圧特性変化時におけるキャリアの流れを模式的に示す。ショットキー領域部からの電子の流れ３３に加えて、ｐ＋型不純物領域から注入されるホールの流れ３４も電流を構成するようになる。ここで、ホールの注入が開始される電流および電圧を、それぞれＩＰＮおよびＶＰＮとする。ＳｉＣ−ＳＢＤにＶＰＮ以上の電圧が印加されると、ＰＮ接合部において最も電位が高くなるパターン中央部でＰＮ接合部が導通し、ホールの注入が開始される。
ホール注入開始後の素子抵抗が、ショットキー領域にのみ電流が流れる通電状態よりも大きく低下する場合には、図１２に示すように（矢印３２）、順方向電圧が一旦低下する電圧ドロップ（スナップバック）が見られる。その後の電流電圧特性においては、大電流域で比較的低抵抗なＰＮダイオードとしての特性が支配的となるため、微分抵抗が連続的に変化するＰＮダイオードとしての電流電圧特性（図１２の矢印３５参照）に遷移する。
図１５に、本実施例のＳｉＣ−ＳＢＤの電流電圧特性（実線３６）、このＳｉＣ−ＳＢＤにおけるショットキーダイオード部の電流電圧特性（破線３７）およびＰＮダイオード部の電流電圧特性（点線３８）を示す。自己発熱による計測誤差が無いとすると、ＳｉＣ−ＳＢＤの電流電圧特性から、直線的なショットキーダイオード部の電流電圧特性を引けばＰＮダイオード部の電流電圧特性、すなわちＰＮ接合部の導通の様子が判り、ＰＮ接合部の導通の様子を考慮して、ホールの注入が開始される電流および電圧（ＩＰＮ，ＶＰＮ）を設定することができる。なお、後述するように、（ＩＰＮ，ＶＰＮ）は、ＰＮ接合部の局所的な電位およびショットキー領域の電位に依存するので、ｐ型半導体領域２のパターン寸法や、ｎ型不純物領域１１の電気抵抗すなわち不純物濃度によって制御できる。
以下、（ＩＰＮ，ＶＰＮ）の設定について説明する。
（ＩＰＮ，ＶＰＮ）の値をある範囲に設定することにより、ホールの注入に伴う通電劣化現象を防止しつつ、ＰＮダイオード部を動作させることによりサージ耐量を向上することができる。本発明者の検討によれば、ＰＮ接合が導通開始する電流値ＩＰＮの値を、定格電流の２倍よりも大きくかつ３倍以下の範囲に設定する。
パワー半導体モジュールの定格電流は連続通電を許容する最大の電流値として定義するが、通常、パルス幅１ｍｓ以下の繰り返しパルス通電であれば、定格電流の２倍までの電流値が許容される。定格電流の２倍を超える電流値の許容値は、非繰り返しのサージ電流に対して設定される。従って、ＩＰＮを定格電流の２倍を超える値に設定すれば、通常の繰り返し動作条件下では、ＰＮダイオード部は実質動作しないので、通電劣化現象を防止できる。また、ＩＰＮをあまり高い電流値とすると、ＰＮダイオード部よりもサージ耐量が低いショットキーダイオード部が損傷する。本発明者らの検討によれば、ショットキーダイオード部のサージ耐量は、定格の３倍までは確保できる。従って、ＩＰＮを定格電流の２倍を超えて３倍以下の電流値に設定することにより、通電劣化を伴わずに、サージ耐量を向上することができる。本発明者の検討によれば、少なくとも定格電流の６倍から１０倍のサージ耐量が得られる。なお、通常の通電状態では、ＰＮダイオード部は動作しないので、スイッチング時のリカバリ損失を低減できる。
ここで、素子の定格電流値は、電力損失をＰ、熱抵抗をＲｔｈ、接合温度をＴｊ、環境温度をＴａｍｂとするとＰ×Ｒｔｈ＝Ｔｊ−Ｔａｍｂという関係にある接合温度Ｔｊの上限Ｔｊｍａｘが、予め決められたパッケージでの最高許容温度（通常は１２５℃ないし１５０℃）を超えないように設定される。例えば、３．３ｋＶのＳｉＣ−ＳＢＤを用いたパワー半導体モジュールの場合、素子の損失特性やパッケージの熱抵抗、使用する環境温度にも依存するが、定格電流値は、電流密度で規格化して、概ね１００Ａ／ｃｍ２以上１７５Ａ／ｃｍ２以下の範囲となる。このとき、ＳｉＣ−ＳＢＤのサージ耐量は、素子の通電損失による発熱と過渡的な排熱量のバランスで決まる温度が、熱暴走が起きる限界温度に達することで制限される。このため、サージ耐量は、素子電流密度、過渡熱抵抗、環境温度の影響を受けて、定格電流の３倍以上から６倍の範囲内の電流値となる。
上述したように、本発明者の検討によれば、ＩＰＮを定格の２倍よりも大きくかつ３倍以下の電流値に設定することで、ＭＰＳ構造を有するＳｉＣ−ＳＢＤにおける通電劣化の防止とサージ耐量向上が両立できる。
次に、ＩＰＮの具体的設定手段について説明する。
図１６は、本実施例におけるｐ型不純物領域２のライン幅（Line width）とＩＰＮの関係をしめす。ここで、ライン幅は、図９の断面図におけるｐ型不純物領域２の幅寸法３９に相当する。なお、ｎ型不純物領域１１の不純物濃度を電流拡散層として好ましい３×１０１５ａｔｏｍｓ／ｃｍ３（実線）および２×１０１６ａｔｏｍｓ／ｃｍ３（破線）とする。なお、本発明者の検討によれば、これらの不純物濃度の値は、特に、耐圧３．３ｋＶ級のＳｉＣ−ＳＢＤに対して好適である。また、図１６において、縦軸はＩＰＮを定格電流Ｉ０で規格化した値を示す。
図１６に示すように、ｐ型不純物領域のライン幅が広くなると、ショットキー電極１５からｐ型不純物領域２の幅方向中央までの経路における、ｎ型不純物領域１１の電位降下量が大きくなるために、ｐ型不純物領域２とｎ型不純物領域１１が構成するＰＮ接合にかかる電圧が高くなる。このため、ｐ型不純物領域２のライン幅を広げるとＰＮ接合が導通しやすくなる。従って、図１６のような関係に基づき、ｐ型不純物領域２のライン幅によってＩＰＮを所望の範囲、すなわち定格電流の２倍より大きく３倍以下の電流値に設定できる。図１６の関係に基づけば、本実施例においては、ライン幅を１．５μｍ以上１０μｍ以下の範囲４０として、ｎ型不純物領域１１の不純物濃度を３×１０１５ａｔｏｍｓ／ｃｍ３以上２×１０１６ａｔｏｍｓ／ｃｍ３以下の範囲内で適宜設定すれば、ＩＰＮを定格電流の２倍より大きく３倍以下の電流値に設定できる。本発明者の検討によれば、耐圧３．３ｋＶ級の場合、他の特性（耐圧、オン電圧など）とのバランスを考慮すると、一例として、ｐ型不純物領域２のライン幅を７μｍに設定し、ｎ型不純物領域１１の不純物濃度を２×１０１６ａｔｏｍｓ／ｃｍ３程度に最適化することが好ましい。
ｐ型不純物領域２の形状は、ライン＆スペースパターンに限らず、正多角形等の幾何学的形状でも良い。この場合も、ＩＰＮは、ショットキー電極からｐ型不純物領域の中央までの経路における、ｎ型不純物領域１１の電位降下量に依存する。従って、本実施例と同様に、所定のパターン寸法によってＩＰＮを所望の値に設定できる。なお、ライン＆スペースパターンの場合は、均一なパターンを容易に製作できるので、ＩＰＮを精度よく設定できる。
図１７は、本発明の実施例２であるパワー半導体素子におけるｎ型不純物領域１１のドナー濃度ＮＤとホールの注入が開始される電流ＩＰＮの関係を示す。ここで、ｐ型不純物領域２のライン幅（Line width）をパラメータとしている。また、図１７において、縦軸はＩＰＮを定格電流Ｉ０で規格化した値（ＩＰＮ／Ｉ０）を示す。なお、本実施例２のパワー半導体素子は、ＭＰＳ構造を有するｎ型のＳｉＣ−ＳＢＤであり、その接合構造（縦構造）や平面パターンは実施例１と同様である。ｎ型半導体領域にはｐ型のカウンタードープ等は行っていない。カウンタードープによりｎ型半導体領域中にｐ型不純物が存在する場合は、図１７の縦軸ＮＤを、ｐ型不純物のアクセプタ濃度ＮＡとｎ型不純物領域のドナー濃度ＮＤの差分ＮＤ−ＮＡに置き換えれば良い。
実施例１について説明したように、ＩＰＮは、上部電極（ショットキ電極）からＰＮ接合中央部までの経路におけるｎ型不純物領域１１の電位降下量に依存する。従って、ＩＰＮは、同経路におけるｎ型不純物領域１１の電気抵抗に依存する。
図１８は、ｎ型不純物領域の電気抵抗を模式的に示す断面図である。本図１８に示すようにアノード電極６とｎ型不純物領域（電流拡散層）の接触部、すなわちショットキー電極（図示省略）から、ｐ型不純物領域の底部までの経路における縦方向の抵抗と、それ経路に続く、ｐ型不純物領域の中央部までの経路における横方向抵抗との直列抵抗４５がＩＰＮの大きさに影響する。なお、実施例１のように、ＩＰＮを設定するためにｐ型不純物領域の幅を変えることは、図１８における横方向抵抗を変えることに相当する。
ｎ型半導体領域の不純物濃度が高いと電流キャリアが増えて図１８における抵抗４５の抵抗値が低くなるため、ＰＮ接合部の電位が上がらず、ＰＮ接合部が導通しにくくなる。従って、図１７のような関係に基づき、ｎ型半導体領域の不純物濃度によってＩＰＮを所望の範囲、すなわち定格電流の２倍より大きく３倍以下の電流値に設定できる。図１７の関係に基づけば、本実施例２においては、ｎ型半導体領域の不純物濃度を２×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１６ａｔｏｍｓ／ｃｍ３以下の範囲内４１として、ｐ型不純物領域のライン幅を１．５μｍ以上１０μｍの範囲内で適宜設定すれば、ＩＰＮを定格電流の２倍より大きく３倍以下の電流値に設定できる。本発明者の検討によれば、耐圧３．３ｋＶ級の場合、他の特性（耐圧、オン電圧など）とのバランスを考慮すると、一例として、ｎ型不純物領域の不純物濃度を２×１０１６ａｔｏｍｓ／ｃｍ３として、ｐ型半導体領域のライン幅を７μｍ程度に最適化することが好ましい。
なお、ｎ型不純物領域を設けずに、ｎ−型ＳｉＣエピタキシャル層１０のｎ型不純物濃度を図１７の関係に基づいて設定することにより、ＩＰＮを設定しても良い。
次に、本発明の実施例３として、ＳｉＣ−ＳＢＤを搭載するパワー半導体モジュールについて説明する。なお、本実施例３のパワー半導体モジュールは、図１０に示すような絶縁回路基板を有すると共に、図１１に示すような全体構成を有する。
本実施例３においては、ＭＰＳ構造を有するＳｉＣ−ＳＢＤチップが、絶縁回路基板上で複数個（図１０では１０個）並列接続される。さらに、本実施例３のパワー半導体モジュールは、このような絶縁回路基板を、複数枚（図１１では４枚）搭載し、これら複数枚の絶縁回路基板がパワー半導体モジュール内において電気的に並列接続される。従って、パワー半導体モジュール内においては、４０〜６０個（図１１では４０個）というような多数のＳｉＣ−ＳＢＤチップが並列接続される。
並列接続される複数のＳｉＣ−ＳＢＤにおいて素子特性のばらつきがあると、パワー半導体モジュールにサージ電流が流れる場合、先にＰＮ接合部が導通するＳｉＣ−ＳＢＤにサージ電流が集中する。この場合、ＳｉＣ−ＳＢＤの並列数に応じた所望のサージ耐量を得ることができない。特に、図１２や図１５に示すように、電流電圧特性がスナップバック特性という一種の負性抵抗特性を示す場合には、過度に電流が集中しやすい。
そこで、本実施例３においては、先行してＰＮ接合部が導通するＳｉＣ−ＳＢＤが、他のＳｉＣ−ＳＢＤのＰＮ接合部が導通するまでの間、サージ電流によって破壊されないようにする。その手段について、以下、説明する。
本実施例３においては、並列接続される複数のＳｉＣ−ＳＢＤの各々は、単独でＰＮ接合が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、ＰＮ接合が導通する場合に流れる電流が、素子抵抗によって制限される。
図１９は、並列接続されるＳｉＣ−ＳＢＤを示す模式的な等価回路図である。ＰＮ接合部が導通を開始する前のＳｉＣ−ＳＢＤ１〜ｍの素子抵抗を、それぞれＲ１〜Ｒｍとする。この場合の素子抵抗は、ショットキー接合部のみが導通し、ユニポーラ動作している時の素子抵抗に相当する。簡単のため、Ｒ１＝Ｒ２＝…＝Ｒｍとおく。ここで、ＳｉＣ−ＳＢＤ１のＰＮ接合部が先行して通電を開始し、その素子抵抗がＲ１からＲ１／ｎに低下する。なお、ＰＮ接合が導通開始する直前の状態を状態Ａと表記し、ＰＮ接合部が導通した後を状態Ｂと表記する。従って、以下において電圧などの電気的量を示す記号の添え字Ａ，Ｂは、その電気的量が状態Ａおよび状態Ｂのいずれにおけるものであるかを示す。
パワー半導体モジュールの主要な用途であるインバータ等では、電流一定とみて良いので、状態Ａ，Ｂで、ｍ個のＳｉＣ−ＳＢＤｍの並列接続にかかる電圧を各々ＶＡ，ＶＢとすると、電流Ｉは式（１）のように表わされる。
Ｉ＝ＶＡ／ＲａｌｌＡ＝ＶＢ／ＲａｌｌＢ … （１）
ここで、抵抗ＲａｌｌＡおよびＲａｌｌＢは並列接続抵抗であり、それぞれ式（２）および（３）によって表わされる。
ＲａｌｌＡ＝Ｒ１／ｍ … （２）
ＲａｌｌＢ＝1／{(R1／n)-1＋(m−1)R1 -1}＝Ｒ１／（ｎ＋ｍ−１） … （３）
式（１）〜（３）から、ＰＮ接合の導通前後における、並列接続されるＳｉＣ−ＳＢＤ全体の電圧ＶＡおよびＶＢには式（４）で表わされる関係がある。
ＶＢ＝ｍＶＡ／（ｎ＋ｍ−１） … （４）
従って、ＳｉＣ−ＳＢＤ１のＰＮ接合導通前後における電流値Ｉ１ＡおよびＩ１Ｂには式（５）で表わされる関係がある。
Ｉ１Ｂ＝ｍｎＩ１Ａ／（ｎ＋ｍ−１） … （５）
ここで、先行してＰＮ接合が導通するＳｉＣ−ＳＢＤ１のサージ耐量が、定格電流をＩ０としてＳＰＮ×Ｉ０とする。すなわち、ＳｉＣ−ＳＢＤ１に流れる電流が定格電流のＳＰＮ倍を超えると、ＳｉＣ−ＳＢＤ１は単独でサージ破壊する。また、ＰＮ接合が導通を開始する電流値が定格電流Ｉ０のＳＳＢＤ倍であるとする。さらに、ＳＰＮとＳＳＢＤの比を、式（６）で示すように、ｒと定義する。
ＳＰＮ／ＳＳＢＤ＝ｒ … （６）
ＳｉＣ−ＳＢＤ１が単独でサージ破壊しないために、ＳｉＣ−ＳＢＤ１のＰＮ接合導通後の電流値Ｉ１Ｂは式（７）で表わされる条件を満足する。
Ｉ１Ｂ＜ＳＰＮ×Ｉ０ … （７）
またＩ１Ａは式（８）で表される。
Ｉ１Ａ＝ＳＳＢＤ×Ｉ０ … （８）
式（５）〜（８）より、ｎの条件について式（９）が得られる。
ｎ＜ｒ×（ｍ−１）／（ｍ−ｒ） （但し、ｍ＞ｒ） … （９）
式（９）において、並列数ｍを無限大にすると式（１０）が得られる。
ｎ＜ｒ … （１０）
すなわち、いかなる並列数であっても、式（１０）が満たされていれば、先行してＰＮ接合が導通したＳｉＣ−ＳＢＤ１の電流は単独サージ耐量の範囲内になるので、ＳｉＣ−ＳＢＤ１は破壊しない。また、並列数ｍに対して、式（９）が満たされていれば、ＳｉＣ−ＳＢＤ１は破壊しない。
本実施例３では、実施例１，２のＳｉＣ−ＳＢＤを適用すればｒ＝３／１０（ＳＰＮ＝１０，ＳＳＢＤ＝３）であり、また並列数ｍが４０であるから、式（９）よりｎ＜３．５４となる。すなわち、ＳｉＣ−ＳＢＤ１のＰＮ接合導通後の素子抵抗が、導通前の素子抵抗Ｒに対して、Ｒ／３．５４より大きければ、先行してＰＮ接合が導通する時におけるＳｉＣ−ＳＢＤ１の単独サージ破壊が防止できる。
本実施例３のパワー半導体モジュールにおいては、複数個（ｍ個）のＳｉＣ−ＳＢＤが電気的に並列接続され、かつ各ＳｉＣ−ＳＢＤのＰＮ接合導通後の素子抵抗の下限値（Ｒｍｉｎ）が、導通前の素子抵抗Ｒに対して、Ｒ／ｒよりも大（Ｒｍｉｎ＞Ｒ／ｒ）であるか、もしくは、Ｒ×（ｍ−ｒ）／｛ｒ×（ｍ−１）｝より大（Ｒｍｉｎ＞Ｒ×（ｍ−ｒ）／｛ｒ×（ｍ−１）｝）である。これにより、先行して導通するＳｉＣ−ＳＢＤの単独サージ破壊を防止されるので、パワー半導体モジュールのサージ電流耐量が向上する。
なお、実施形態１，２のＳｉＣ−ＳＢＤを適用することにより、サージ耐量が高く且つリカバリ損失が小さなパワー半導体モジュールが得られる。
ＰＮ接合導通後のＳｉＣ−ＳＢＤの素子抵抗は、次のような手段で増大できる。
一つの増大手段として、アクティブ領域全体に対して、ＰＮダイオード部を構成するｐ＋型不純物領域の面積を制限する。例えば、前述の図９に示すｐ＋型半導体領域１８の面積を、ショットキー接合部を構成するｎ型半導体領域１１の面積の１／１０以下に制限する。ＰＮ接合導通前のショットキーダイオード部の素子抵抗Ｒに対して、純粋なＰＮダイオードの素子抵抗は、サージ電流のような大電流が流れる状態では１／５以下となり得るため、上述のようなＰＮ接合導通後の素子抵抗の制約を考慮すると、ｐ＋型半導体領域１８の面積をショットキー領域１２（図９）に対し、１／１０以下に制限することにより、並列接続時の単独サージ破壊が防止される。なお、ｐ＋型不純物領域から注入されるホールがＳｉＣ−ＳＢＤチップの平面方向にも空間的に拡がって流れるため、好ましくは、ｐ＋型半導体領域１８の面積をショットキー領域１２（図９）に対し１／１５以下とする。
また、他の素子抵抗増大手段として、ＰＮダイオード部に寄生抵抗を付加する。このような増大手段について、図２０を用いて説明する。
図２０は、寄生抵抗が付加されたＳｉＣ−ＳＢＤの平面図である。
図２０が示すように、ライン状パターンを有するｐ型不純物領域２中に、ｐ型不純物領域２の長手方向に沿って複数のｐ＋型不純物領域１８が断続的に設けられる。このようなＳｉＣ−ＳＢＤにおいて、順方向電流は、上部の電極とオーミック接触をするｐ＋型半導体領域１８から、その周囲のｐ型半導体領域２内に拡がりつつ（図２０中の矢印４２参照）、ＰＮ接合を通過して下層のｎ型半導体領域１１へと流れる。ここで、ｐ型不純物領域２の電気抵抗は金属電極よりも大きいため、ｐ型不純物領域２がＰＮダイオード部に対する寄生抵抗となる。
等価回路的には、ＰＮダイオード部の素子抵抗にｐ型不純物領域２による寄生抵抗が直列に接続される。寄生抵抗の大きさは、ｐ型不純物領域２の長手方向において隣り合うｐ＋型不純物領域１８間の距離４３によって設定される。例えば、本発明者の検討によれば、距離４３を５μｍ以上とすると、素子抵抗を増大するために有効な寄生抵抗が得られる。
なお、ライン＆スペースパターンに限らず他の幾何学的パターンを有するＳｉＣ−ＳＢＤのついても、ＰＮダイオード部の素子抵抗を上述のような制約条件のもとで大きくすることにより、複数個並列接続される場合の単独サージ破壊を防止することができる。
なお、本発明は前述した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。
たとえば、ＳｉＣ−ＳＢＤは、ｎ型に限らず、ｐ型でもよい。この場合、上記実施例における、各半導体領域の導電型が反転される。
１ アクティブ領域
２ ｐ型不純物領域
３ カソード電極
４ ＰＮ接合
５ ｎ＋型ＳｉＣ基板
６ アノード電極
９ ショットキー接合部
１０ ｎ−型ＳｉＣエピタキシャル層
１１ ｎ型不純物領域
１２ ショットキー領域
１３ 周縁領域
１４ チャネルストッパ
１５ ショットキー電極
１８ ｐ＋型半導体領域
２１ 配線電極
２２ 絶縁回路基板
２３ ＩＧＢＴ
２４ ＳｉＣ−ＳＢＤ
２５ 樹脂ケース
２６ スイッチング素子
２７ 整流素子
５０ エミッタセンス端子の回路パターン
５１ ゲート端子の回路パターン
５２ 主端子コンタクト
５３ ワイヤボンディング

Claims (9)

  1. 炭化珪素からなるショットキーバリアダイオードを備えるパワー半導体素子において、
    前記パワー半導体素子は、順方向電流が流れるアクティブ領域において、
    第１電極と、
    前記第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、
    前記第１電極に電気的に接続され、前記第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、
    前記第１半導体領域に電気的に接続される第２電極と、
    を有し、
    前記第２半導体領域の中に断続的に設けられ、前記第２半導体領域よりも不純物濃度が高く、前記第１電極に電気的に接続される、前記第２導電型の複数の第３半導体領域を有し、
    定格電流の２倍より大きく３倍以下の範囲の前記順方向電流が流れると、前記ＰＮ接合部が導通を開始することを特徴とするパワー半導体素子。
  2. 請求項１に記載のパワー半導体素子において、
    前記ショットキー接合部および前記第２半導体領域の平面パターンがラインアンドスペースパターンであることを特徴とするパワー半導体素子。
  3. 請求項２に記載のパワー半導体素子において、
    前記第２半導体領域の前記平面パターンにおける線幅が１．５μｍ以上かつ１０μｍ以下であることを特徴とするパワー半導体素子。
  4. 請求項２に記載のパワー半導体素子において、
    前記第１半導体領域の不純物濃度が２×１０１５ａｔｏｍｓ／ｃｍ３以上かつ３×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とするパワー半導体素子。
  5. 請求項４に記載のパワー半導体素子において、
    前記第２半導体領域の前記平面パターンにおける線幅が１．５μｍ以上かつ１０μｍ以下であることを特徴とするパワー半導体素子。
  6. 炭化珪素からなるショットキーバリアダイオードを備える複数のパワー半導体素子を有し、前記複数のパワー半導体素子が並列接続されるパワー半導体モジュールにおいて、
    前記パワー半導体素子は、順方向電流が流れるアクティブ領域において、
    第１電極と、
    前記第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、
    前記第１電極に電気的に接続され、前記第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、
    前記第１半導体領域に電気的に接続される第２電極と、
    を有し、
    前記複数のパワー半導体素子の各々は、単独で前記ＰＮ接合部が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、前記ＰＮ接合部が導通する場合に流れる電流が、前記パワー半導体素子の素子抵抗によって制限され、
    前記パワー半導体素子の並列数がｍであり、
    前記パワー半導体素子単独のサージ耐量が定格電流Ｉ ０ のＳ ＰＮ 倍、かつ前記ＰＮ接合部が導通を開始する時の電流が定格電流Ｓ ＳＢＤ とし、Ｓ ＰＮ とＳ ＳＢＤ の比をｒ（＝Ｓ ＰＮ ／Ｓ ＳＢＤ ）とすると、
    前記ＰＮ接合部が導通する場合の前記素子抵抗の下限値Ｒ ｍｉｎ と前記ＰＮ接合部が導通を開始する時の前記素子抵抗の値Ｒとの間に、Ｒ min ＞ Ｒ×（ｍ−ｒ）／｛ｒ×（ｍ−１）｝という関係があることを特徴とするパワー半導体モジュール。
  7. 炭化珪素からなるショットキーバリアダイオードを備える複数のパワー半導体素子を有し、前記複数のパワー半導体素子が並列接続されるパワー半導体モジュールにおいて、
    前記パワー半導体素子は、順方向電流が流れるアクティブ領域において、
    第１電極と、
    前記第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、
    前記第１電極に電気的に接続され、前記第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、
    前記第１半導体領域に電気的に接続される第２電極と、
    を有し、
    前記複数のパワー半導体素子の各々は、単独で前記ＰＮ接合部が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、前記ＰＮ接合部が導通する場合に流れる電流が、前記パワー半導体素子の素子抵抗によって制限され、
    前記パワー半導体素子単独のサージ耐量が定格電流Ｉ ０ のＳ ＰＮ 倍、かつ前記ＰＮ接合部が導通を開始する時の電流が定格電流Ｓ ＳＢＤ とし、Ｓ ＰＮ とＳ ＳＢＤ の比をｒ（＝Ｓ ＰＮ ／Ｓ ＳＢＤ ）とすると、
    前記ＰＮ接合部が導通する場合の前記素子抵抗の下限値Ｒ ｍｉｎ と前記ＰＮ接合部が導通を開始する時の前記素子抵抗の値Ｒとの間に、Ｒ min ＞ Ｒ／ｒという関係があることを特徴とするパワー半導体モジュール。
  8. 炭化珪素からなるショットキーバリアダイオードを備える複数のパワー半導体素子を有し、前記複数のパワー半導体素子が並列接続されるパワー半導体モジュールにおいて、
    前記パワー半導体素子は、順方向電流が流れるアクティブ領域において、
    第１電極と、
    前記第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、
    前記第１電極に電気的に接続され、前記第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、
    前記第１半導体領域に電気的に接続される第２電極と、
    を有し、
    前記複数のパワー半導体素子の各々は、単独で前記ＰＮ接合部が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、前記ＰＮ接合部が導通する場合に流れる電流が、前記パワー半導体素子の素子抵抗によって制限され、
    前記第２半導体領域は、
    第１領域と、
    前記第１領域内に位置し、前記第１領域よりも不純物濃度の高い第２領域と、
    を有し、
    前記第２領域の面積が、前記第１半導体領域の面積の十分の一以下であることを特徴とするパワー半導体モジュール。
  9. 炭化珪素からなるショットキーバリアダイオードを備える複数のパワー半導体素子を有し、前記複数のパワー半導体素子が並列接続されるパワー半導体モジュールにおいて、
    前記パワー半導体素子は、順方向電流が流れるアクティブ領域において、
    第１電極と、
    前記第１電極との間にショットキー接合部を構成する第１導電型の第１半導体領域と、
    前記第１電極に電気的に接続され、前記第１半導体領域との間にＰＮ接合部を構成する第２導電型の第２半導体領域と、
    前記第１半導体領域に電気的に接続される第２電極と、
    を有し、
    前記複数のパワー半導体素子の各々は、単独で前記ＰＮ接合部が導通する場合に流れる電流が、パワー半導体素子単独のサージ耐量よりも小さくなるように、前記ＰＮ接合部が導通する場合に流れる電流が、前記パワー半導体素子の素子抵抗によって制限され、
    前記第２半導体領域は、
    第１領域と、
    前記第１領域内に位置し、前記第１領域よりも不純物濃度の高い複数の第２領域と、
    を有し、
    隣り合う前記第２領域の距離が５μｍ以上であることを特徴とするパワー半導体モジュール。
JP2016033047A 2016-02-24 2016-02-24 パワー半導体素子およびそれを用いるパワー半導体モジュール Active JP6632910B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016033047A JP6632910B2 (ja) 2016-02-24 2016-02-24 パワー半導体素子およびそれを用いるパワー半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016033047A JP6632910B2 (ja) 2016-02-24 2016-02-24 パワー半導体素子およびそれを用いるパワー半導体モジュール

Publications (2)

Publication Number Publication Date
JP2017152523A JP2017152523A (ja) 2017-08-31
JP6632910B2 true JP6632910B2 (ja) 2020-01-22

Family

ID=59742051

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016033047A Active JP6632910B2 (ja) 2016-02-24 2016-02-24 パワー半導体素子およびそれを用いるパワー半導体モジュール

Country Status (1)

Country Link
JP (1) JP6632910B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4340033A1 (en) * 2022-09-15 2024-03-20 Nexperia B.V. Mps diode having a doped region and method for manufacturing the same
EP4340035A1 (en) * 2022-09-15 2024-03-20 Nexperia B.V. Mps diode having non-uniformly spaced wells and method for manufacturing the same
EP4340034A1 (en) * 2022-09-15 2024-03-20 Nexperia B.V. Mps diode having a non-uniformly doped region and method for manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019031168A1 (ja) 2017-08-07 2019-02-14 パナソニック株式会社 移動体および移動体の制御方法
JP2020013059A (ja) * 2018-07-20 2020-01-23 株式会社東芝 装置の製造方法
CN109494993A (zh) * 2018-08-29 2019-03-19 西安中车永电电气有限公司 一种高电压大电流混合型SiC-IGBT应用单元
CN111628007B (zh) * 2020-04-29 2023-09-05 株洲中车时代半导体有限公司 功率二极管及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8232558B2 (en) * 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5546759B2 (ja) * 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5926893B2 (ja) * 2011-04-26 2016-05-25 株式会社 日立パワーデバイス 炭化珪素ダイオード
JP6011696B2 (ja) * 2011-07-27 2016-10-19 トヨタ自動車株式会社 ダイオード、半導体装置およびｍｏｓｆｅｔ
JP6029397B2 (ja) * 2012-09-14 2016-11-24 三菱電機株式会社 炭化珪素半導体装置
DE112012007249B4 (de) * 2012-12-20 2021-02-04 Denso Corporation Halbleitervorrichtung
WO2015008385A1 (ja) * 2013-07-19 2015-01-22 株式会社日立パワーデバイス パワーモジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4340033A1 (en) * 2022-09-15 2024-03-20 Nexperia B.V. Mps diode having a doped region and method for manufacturing the same
EP4340035A1 (en) * 2022-09-15 2024-03-20 Nexperia B.V. Mps diode having non-uniformly spaced wells and method for manufacturing the same
EP4340034A1 (en) * 2022-09-15 2024-03-20 Nexperia B.V. Mps diode having a non-uniformly doped region and method for manufacturing the same

Also Published As

Publication number Publication date
JP2017152523A (ja) 2017-08-31

Similar Documents

Publication Publication Date Title
JP6632910B2 (ja) パワー半導体素子およびそれを用いるパワー半導体モジュール
JP4980126B2 (ja) フリーホイールダイオードとを有する回路装置
US20160268181A1 (en) Semiconductor device
JP6824135B2 (ja) 半導体装置及びその製造方法
US11876131B2 (en) Semiconductor device
JP6271813B2 (ja) パワー半導体素子およびそれを用いるパワー半導体モジュール
KR20160119691A (ko) 반도체 장치
JP2008521226A (ja) 半導体デバイスおよび整流装置
US10672761B2 (en) Semiconductor device
US10497784B2 (en) Semiconductor device
EP2256813A2 (en) Electric power conversion device
US10056501B2 (en) Power diode with improved reverse-recovery immunity
US20210384331A1 (en) Semiconductor device
WO2020202430A1 (ja) 半導体装置
US11195922B2 (en) Silicon carbide semiconductor device
JP2012156548A (ja) フリーホイールダイオードを有する回路装置
JP2012248736A (ja) 半導体装置
JP2019057573A (ja) 半導体装置
JP2014090179A (ja) フリーホイールダイオードを有する回路装置、回路モジュールおよび電力変換装置
US20220109061A1 (en) Semiconductor device
JP3686285B2 (ja) ショットキーダイオードおよびそれを用いた電力変換装置
JP2017157673A (ja) 半導体装置
JP2015018950A (ja) 半導体装置
US3746948A (en) Semiconductor structure incorporating tunnel diodes located in the path of the main current flow
JP2018181917A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191211

R150 Certificate of patent or registration of utility model

Ref document number: 6632910

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150