JP2008286740A - 半導体集積回路およびそのテスト方法 - Google Patents

Abstract

【課題】短絡有無の高速検出を可能とする一方、リーク電流の高精度検出を可能とすること。
【解決手段】ＬＳＩチップは、テスト対象ＤＵＴである内部回路ＦＬＭと、テスト回路ＢＩＳＴとを具備する。テスト回路ＢＩＳＴは、可変電流源１０、電圧比較器１１、コントローラ１２、１６、出力電流ＩｏｕｔをＦＬＭに供給する供給回路１４を含む。出力電流Ｉｏｕｔは、コントローラにより最大電流Ｉｍａｘから最小電流Ｉｍｉｎｉの範囲で設定される。供給回路１４の検出電圧Ｖｓｅｎと基準電圧Ｖｒｅｆとは電圧比較器１１に供給される。コントローラは出力電流Ｉｏｕｔを最大電流Ｉｍａｘに設定して短絡有無の検出を可能とし、出力電流Ｉｏｕｔを最小電流Ｉｍｉｎｉに設定してリーク電流の検出を可能とする。両方の検出は、電圧比較器１１で行われる。配線層短絡の高速検出とゲートリーク電流の高精度検出が可能となる。
【選択図】図１

Description

本発明は、半導体集積回路およびそのテスト方法に関し、特に半導体集積回路のリーク電流を測定すると伴に短絡を検出するのに好適な技術に関する。

下記非特許文献１には、サブ９０ｎｍ世代のスケールとなったVLSI技術に回路設計者が直面する問題として、オン電流Ionとオフ電流Ioffの比の劣化が記載されている。この下記非特許文献１には、NMOSのリーク電流をセンスするリークセンス回路として、NMOSのゲートバイアス電圧ＶＢＩＡＳをしきい値電圧Ｖｔ以下に設定して、ゲートが接地されたPMOSを負荷としたスタティックインバータが記載されている。また下記非特許文献１には、プロセス・電圧非感応バイアス回路（ＩＲＥＦ、ＩＢＩＡＳ）、PMOSカレントミラー、比較器で構成されたリークセンス回路が記載されている。

更に、下記非特許文献１には、マルチビットのリーク電流センス解像度を可能とするマルチチャンネルリーク電流センス回路も、記載されている。このセンス回路は、１倍、２倍、３倍、４倍、６倍、９倍の非均一な増加ミラーリング比のPMOSカレントミラーと９個のコンパレータと９個のNMOSとを含んでいる。

Ｃｈｒｉｓ Ｈ． Ｋｉｍ ｅｔ ａｌ，"Ｓｅｌｆ Ｃａｌｉｂｒａｔｉｎｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ ｆｏｒ Ｖａｒｉａｔｉｏｎ Ｔｏｌｅｒａｎｔ ＶＬＳＩ Ｓｙｓｔｅｍｓ"， ２００５ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １１ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｏｎ−Ｌｉｎｅ Ｔｅｓｔｉｎｇ Ｓｙｍｐｏｓｉｕｍ（ＩＯＬＴＳ‘０５）， ２００５， ＰＰ．１００−１０５．

本発明者等は本発明に先立って、シングルチップマイクロコントローラに搭載される内蔵フラッシュメモリモジュールの開発に従事した。この開発では、線幅が前世代の１５０ｎｍから９０ｎｍと微細化プロセスが採用されることになった。その結果、不揮発性メモリとしてのフラッシュメモリの書き込み・消去での高電圧印加に際しての微小レベルのリーク電流のテストが必要であることが判明した。これは、微細化により、ゲート絶縁膜の経年変化によるゲートリーク電流の増大が顕著になったことに起因している。従って、製造直後に、従来よりも低レベルの微小リーク電流のテストを行うことが必要となった。また、微細化によって、内蔵フラッシュメモリモジュールの配線層短絡の不良確率も増大した。

従って、内蔵フラッシュメモリモジュールを搭載したシングルチップマイクロコントローラの量産時には、ウエハーレベルテストで配線層短絡のチップを高速で検出する一方、将来経年変化によりゲートリーク電流が著しく増大する可能性を持つチップを高精度で検出すると言う課題が明らかとされた。

前記非特許文献１に記載されたリーク電流センス回路はリーク電流をマルチビット解像度で測定することが可能であるが、配線層短絡の高速検出に使用されることはできないことも明らかとされた。すなわち、配線層短絡の高速検出のためには、リーク電流センス回路以外の手段が必要となる。

本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、短絡有無の高速検出を可能とする一方、リーク電流の高精度検出を可能とすることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

即ち、本発明の代表的な半導体集積回路(LSI)は、内部回路(FLM)と、テスト回路(BIST)とを具備する。

テスト回路のコントローラ(12、16)は可変電流源(10)からの出力電流(Iout)を最大電流(Imax)に設定する一方、電圧比較器(11)による検出電圧(Vsen)と基準電圧(Vref)との比較を可能とすることにより、供給回路(14)の出力ノードでの前記内部回路の短絡有無の検出を可能とする。

前記コントローラは前記可変電流源からの前記出力電流を最小電流(Imini)に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流の検出を可能とする(図１参照)。

内部回路に短絡を生じている場合、その短絡箇所の電流量は比較的大きいため、微小電流を流した場合には短絡検出を高速に行うことができない。一方で内部回路で電流リークを生じている場合、そのリーク箇所の電流量は比較的少ない。従って、大電流を流した場合にはリーク箇所の電流量よりも電流源から供給される電流量の方が多くなるため、リーク電流の検出をすることが不可能になる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、短絡有無の高速検出を可能とする一方、リーク電流の高精度検出を可能とすることができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態による半導体集積回路(LSI)は、テスト対象(DUT)である内部回路(FLM)と、前記内部回路をテストするテスト回路(BIST)とを具備する。

前記テスト回路は、可変電流源(VCS)と、電圧比較器(COMP)と、コントローラ(12、16)と、前記可変電流源からの出力電流(Iout)を前記内部回路に供給する供給回路(MPX)とを含む。

前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流(Imax)から最小電流(Imini)の範囲で設定可能である。

前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧(Vsen)は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧(Vref)が供給可能とされている。

前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされている。

前記コントローラは前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無の検出を可能とする。

前記コントローラは前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流の検出を可能とする(図１参照)。

好適な実施の形態による半導体集積回路では、前記供給回路は前記出力ノードとして複数の出力端子を有し、前記供給回路の前記入力ノードに供給される前記可変電流源からの前記出力電流は前記複数の出力端子のいずれの出力端子からも任意に出力可能である。

他の好適な実施の形態による半導体集積回路では、前記供給回路は１入力・多出力のマルチプレクサーである。

より好適な実施の形態による半導体集積回路では、前記供給回路としての前記マルチプレクサーの前記複数の出力端子は前記内部回路の複数の端子に接続されている。

更に他の好適な実施の形態による半導体集積回路では、前記可変電流源は前記出力電流を出力する出力トランジスタ(PM02)を含む。前記コントローラによる前記制御によって前記最大電流から前記最小電流(Imini)の範囲の前記出力電流を前記出力トランジスタが出力するように、前記出力トランジスタには前記コントローラの制御による多値アナログ入力信号が供給される(図３、図４参照)。

ひとつの形態では、前記多値アナログ入力信号は複数の電流により形成される(図３参照)。

他のひとつの形態では、前記多値アナログ入力信号は複数の分圧電圧により形成される(図４参照)。

更により好適な実施の形態による半導体集積回路では、前記内部回路は不揮発性メモリアレーの複数の不揮発性メモリセルを含む。前記供給回路の前記複数の出力端子は、前記複数の不揮発性メモリセルの複数のゲート(MG)に接続可能である。

具体的な一つの実施の形態による半導体集積回路は、中央処理ユニット(CPU)を更に具備する。前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能である。

最も具体的な一つの実施の形態では、前記半導体集積回路はシングルチップマイクロコントローラである。

〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路(LSI)のテスト方法は、テスト回路(BIST)と、前記テスト回路によってテストされるテスト対象(DUT)である内部回路(FLM)とを具備してなる半導体集積回路を準備する第１のステップ(200)を含む。前記テスト回路は、可変電流源(VCS)と、電圧比較器(COMP)と、コントローラ(12、16)と、前記可変電流源からの出力電流(Iout)を供給する供給回路(MPX)とを含む。前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流(Imax)から最小電流(Imini)の範囲で設定可能である。前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧(Vsen)は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧(Vref)が供給可能とされている。前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされている。

前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無を検出する第２のステップ(201、202、203)を含む。

前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流を検出する第３のステップ(204、205、206)を含む。

好適な実施の形態による半導体集積回路のテスト方法では、前記半導体集積回路は中央処理ユニット(CPU)と、前記内部回路としての不揮発性メモリアレー(FLM)とを更に具備する。前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能である。

前記テスト方法は、前記第１のステップに先立って前記テスト回路の前記コントローラのための制御プログラムを前記不揮発性メモリアレーに格納する格納ステップを含む。

また前記テスト回路は更に分圧回路(17)を有し、前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧（Vsen）を前記分圧回路で分圧し、分圧電圧を前記電圧比較器の前記一方の入力端子に入力可能にしても良い(図１０参照)。

《実施の形態の説明》
次に、実施の形態について更に詳述する。

《BISTを含むLSIチップ》
図１は、本発明の１つの実施の形態による半導体集積回路を示す図である。すなわち、シングルチップマイクロコントローラのLSIチップに内蔵されたフラッシュメモリモジュールFLMのテストのためのBIST回路1もLSIチップに内蔵されている。尚、BISTは、Built-In Self Testの略であり、チップ内蔵テストを意味する。

LSIチップは、DUT2としてのフラッシュメモリモジュールFLM、CPU3、RAM4、A/D、D/A変換ユニット5、ROM6を含んでいる。尚、DUTはDevice Under Testの略であり、テスト対象物を意味する。また、DUT2としてのフラッシュメモリモジュールFLMは、複数のDUT(DUT1、DUT2…DUTN)を含み、具体的には複数のDUTは複数のフラッシュメモリアレーである。

ROM6やフラッシュメモリモジュールFLMには、CPU3のオペレーティングシステム(OS)や種々のアプリケーションプログラム、制御プログラム(フラッシュメモリモジュールFLMの書き込み・消去・書き換え制御プログラムも含む)が格納される。更に、ROM6やフラッシュメモリモジュールFLMには、BIST回路1のための制御プログラムも事前に格納される。

《BISTの構成》
図１のLSIチップに内蔵されたBIST回路1は、可変電流源10、電圧比較器11、アップ・ダウン・コントローラ12、判定ユニット13、マルチプレクサー14、高圧電源回路15、BISTコントローラ16によって構成されている。

高圧電源回路15は、例えば1.5V又は3Vの外部電源電圧VddからフラッシュメモリモジュールFLMの書き込み・消去に必要な例えば18Vと8Vの高電圧を発生することができる。

可変電流源10は、高圧電源回路15からの高電圧が供給される一方、最大電流Imaxから最小電流Iminiまでの範囲で設定されることが可能な出力電流Ioutをマルチプレクサー14の入力端子に供給する。可変電流源10の出力電流Ioutの最大電流Imaxから最小電流Iminiまでの範囲で設定は、アップ・ダウン・コントローラ12のカウンタ値で設定されることができる。アップ・ダウン・コントローラ12のカウンタ値は、電圧比較器11の出力でも増減可能であり、BISTコントローラ16の出力でも増減可能である。

マルチプレクサー14の入力端子に供給された可変電流源10の出力電流Ioutは、マルチプレクサー14の複数の出力端子を介して、フラッシュメモリモジュールFLMの複数のDUTのいずれにも任意に供給されることができる。

《BIST回路による短絡有無の高速検出》
BIST回路1が短絡有無の高速検出を行う場合には、アップ・ダウン・コントローラ12のカウンタ値は最大値に設定され、可変電流源10の出力電流Ioutは最大電流Imaxに設定される。

マルチプレクサー14の複数の出力端子に接続されたフラッシュメモリモジュールFLMの複数のDUTのいずれにも短絡が無い場合には、可変電流源10の出力電流Ioutの最大電流Imaxよりもマルチプレクサー14の検出電流Isenの値が小さくなる。その結果、マルチプレクサー14が接続された電圧比較器11の一方の入力端子の検出電圧Vsenはハイレベルにプルアップされ、電圧比較器11の他方の入力端子の基準電圧Vrefよりも高レベルとなる。それに応答した電圧比較器11のハイレベル出力が判定ユニット13に供給され、判定ユニット13は短絡経路非存在と判定する。

短絡経路非存在の判定結果は、BISTコントローラ16を経由してフラッシュメモリモジュールFLMの適切なテスト結果格納エリアに格納される。ウエーハーの複数のチップのテスト結果格納エリアに格納された判定結果は、ウエーハー全体のテストが完了した時点でチップ選別装置のコンピュータのメモリにロードされる。チップ選別装置は、メモリにロードされた判定結果に従ってチップの廃棄・採取を行う。

尚、フラッシュメモリモジュールFLMの複数のDUTのいずれかに短絡経路が存在する場合には、電圧比較器11の出力はローレベルとなり、短絡経路存在の判定結果はテスト結果格納エリアに格納される。

《BIST回路によるリーク電流の高精度検出》
BIST回路1がリーク電流の高精度検出を行う場合には、アップ・ダウン・コントローラ12のカウンタ値は最小値に設定され、可変電流源10の出力電流Ioutは最小電流Iminiに設定される。

マルチプレクサー14の複数の出力端子に接続されたフラッシュメモリモジュールFLMの複数のDUTのいずれのリーク電流も十分小さい場合には、可変電流源10の出力電流Ioutの最小電流Iminiよりもマルチプレクサー14の検出電流Isenの値が小さくなる。その結果、マルチプレクサー14が接続された電圧比較器11の一方の入力端子の検出電圧Vsenはハイレベルにプルアップされ、電圧比較器11の他方の入力端子の基準電圧Vrefよりも高レベルとなる。それに応答した電圧比較器11のハイレベル出力が判定ユニット13に供給され、判定ユニット13は低リーク電流レベル状態と判定する。

低リーク電流レベル状態の判定結果は、BISTコントローラ16を経由してフラッシュメモリモジュールFLMの適切なテスト結果格納エリアに格納される。ウエーハーの複数のチップのテスト結果格納エリアに格納された判定結果は、ウエーハー全体のテストが完了した時点でチップ選別装置のコンピュータのメモリにロードされる。チップ選別装置は、メモリにロードされた判定結果に従ってチップの廃棄・採取を行う。

尚、フラッシュメモリモジュールFLMの複数のDUTのいずれかのリーク電流が大きい場合には、電圧比較器11の出力はローレベルとなり、過大リーグ電流レベル状態の判定結果はテスト結果格納エリアに格納される。

《BISTを利用したウェハーテスト》
図２は、図１のLSIチップに内蔵されたBIST回路1を利用したウェハーテストのステップを説明する図である。

図２のステップ200でテストが開始されると、BISTコントローラ16はROM6やフラッシュメモリモジュールFLMに格納されたBIST回路1のための制御プログラムの読み出しを開始する。読み出されたBIST回路1の制御プログラムに応答して、BISTコントローラ16はBIST回路1内部全体の動作を制御する。

まず、BISTコントローラ16はステップ201でアップ・ダウン・コントローラ12のカウンタ値を最大値に設定する。すると、アップ・ダウン・コントローラ12の最大カウンタ値に応答して、可変電流源10の出力電流Ioutは最大電流Imaxに設定される。

次に、BISTコントローラ16はステップ202で短絡有無の高速検出を開始する。まず、BISTコントローラ16は、電圧比較器11の他方の入力端子の基準電圧Vrefに供給する。次に、BISTコントローラ16はマルチプレクサー14の複数の出力端子に接続されたフラッシュメモリモジュールFLMの複数のDUTからDUT1のデバイスを選択する。この選択デバイスDUT1に関して、電圧比較器11による検出電圧Vsenと基準電圧Vrefとの電圧比較が行われる。

基準電圧Vrefよりも検出電圧Vsenが低レベルの場合は、ステップ203において、判定ユニット13は選択デバイスDUT1に関して短絡が存在すると判定する。同様に、BISTコントローラ16は他のデバイスDUT2…DUTNを次々に選択して、電圧比較器11による検出電圧Vsenと基準電圧Vrefとの電圧比較も次々に実行される。

ステップ202、203による配線層短絡の高速検出テストが完了すると、BISTコントローラ16はステップ204でリーク電流の高精度検出を開始する。まず、BISTコントローラ16は、電圧比較器11の他方の入力端子の基準電圧Vrefに供給する。同時に、BISTコントローラ16はステップ204でアップ・ダウン・コントローラ12のカウンタ値を最小値に設定する。すると、アップ・ダウン・コントローラ12の最小カウンタ値に応答して、可変電流源10の出力電流Ioutは最小電流Iminiに設定される。

次に、ステップ205でBISTコントローラ16はマルチプレクサー14の複数の出力端子に接続されたフラッシュメモリモジュールFLMの複数のDUTからDUT1のデバイスを選択する。この選択デバイスDUT1に関して、電圧比較器11による検出電圧Vsenと基準電圧Vrefとの電圧比較が行われる。

基準電圧Vrefよりも検出電圧Vsenが低レベルの場合は、ステップ206において、判定ユニット13は選択デバイスDUT1に関して過大リーク電流レベル状態と判定する。同様に、BISTコントローラ16は他のデバイスDUT2…DUTNを次々に選択して、電圧比較器11による検出電圧Vsenと基準電圧Vrefとの電圧比較も次々に実行される。ステップ205、206によるリーク電流の高精度検出テストが完了すると、ウェハーテストが完了する。

《BIST回路の構成》
図３は、図１のLSIチップに内蔵されたBIST回路1の構成を示す図である。図３に示すように、BIST回路1は基準電流Ioが供給されるNMOSカレントミラーNM01、NM02、NM03、NM04、NM05を含む。このNMOSカレントミラーで入力トランジスタNM01の素子サイズに対して出力トランジスタNM02、NM03、NM04、NM05の素子サイズが重み付けされている。すなわち、出力トランジスタNM02、NM03、NM04、NM05の素子サイズは、１：２：４：８の比に設定されている。

また、出力トランジスタNM02、NM03、NM04、NM05のドレインには差動NMOSのNM10、NM11、NM12、NM13、NM14、NM15、NM16、NM17が接続されている。差動NMOSの一方のNMOSのNM10、NM12、NM14、NM16のゲートには、アップ・ダウン・コントローラ12のマルチビットのカウンタ値のビット信号B0、B1、B2、B3が供給されている。差動NMOSの他方のNMOSのNM11、NM13、NM15、NM17のゲートには、ベース電圧Vbが供給されている。差動NMOSの他方のNMOSのNM11、NM13、NM15、NM17のドレインには電源電圧Vddが直接供給され、差動NMOSの一方のNMOSのNM10、NM12、NM14、NM16のドレインにはPMOSカレントミラーの入力トランジスタPM01が接続されている。PMOSカレントミラーの入力トランジスタPM01のドレインとゲートとは短絡されると伴に、出力トランジスタPM02のゲートと接続されている。

電源電圧VddとPMOSカレントミラーの入力トランジスタPM01、出力トランジスタPM02の共通ソースとの間には電圧ブースト回路Bst_CKTが接続されている。電圧ブースト回路Bst_CKTは、1.5V又は3Vの電源電圧VddをフラッシュメモリモジュールFLMの書き込み・消去に必要な例えば18Vの高電圧Vppに昇圧する。PMOSカレントミラーの出力トランジスタPM02のドレインから、短絡有無の高速検出テストとリーク電流の高精度検出テストとに利用される可変電流源10の出力電流Ioutが生成される。PMOSカレントミラーの出力トランジスタPM02のドレインとマルチプレクサー14の入力の接続点で検出電圧Vsenが生成され、検出電圧Vsenは電圧比較器11の一方の入力端子に供給される。電圧比較器11のアップ出力信号UPとダウン出力信号DNとは、アップ・ダウン・コントローラ12に供給される。

アップ・ダウン・コントローラ12のマルチビットのカウンタ値のビット信号B0、B1、B2、B3に応答して、出力トランジスタPM02のドレインから得られる可変電流源10の出力電流Ioutは下記のように変化する。

B0 B1 B2 B3 Iout
“0” “0” “0” “0” ０
“1” “0” “0” “0” Io
“0” “1” “0” “0” 2Io
“1” “1” “0” “0” 3Io
“0” “0” “1” “0” 4Io
“1” “0” “1” “0” 5Io
“0” “1” “1” “0” 6Io
“1” “1” “1” “0” 7Io
“0” “0” “0” “1” 8Io
“1” “0” “0” “1” 9Io
“0” “1” “0” “1” 10Io
“1” “1” “0” “1” 11Io
“0” “0” “1” “1” 12Io
“1” “0” “1” “1” 13Io
“0” “1” “1” “1” 14Io
“1” “1” “1” “1” 15Io
従って、アップ・ダウン・コントローラ12の最小カウンタ値のビット信号B0、B1、B2、B3“1000”に応答した可変電流源10の出力電流IoutのIoがリーク電流の高精度検出テストに利用される最小電流Iminiとして利用されることができる。また、アップ・ダウン・コントローラ12の最大カウンタ値のビット信号B0、B1、B2、B3“1111”に応答した可変電流源10の出力電流Ioutの15Ioが配線層短絡の高速検出テストに利用される最大電流Imaxとして利用されることができる。

《他のBIST回路の構成》
図４は、図１のLSIチップに内蔵された他のBIST回路1の構成を示す図である。図４に示すように、BIST回路1はフリップフロップFF1、FF2…FFn、FFn+1、レベルシフターLS1、LS2…LSn、オアゲートOR1、OR2、インバータINVを含んでいる。また、BIST回路1は、分圧抵抗R1、R2…Rn、Rn+1、スイッチMOSトランジスタQ1、Q2…Qn、出力トランジスタPM02を含んでいる。

図５は、図４に示すBIST回路1の動作を説明するための各部の波形を示す図である。同図に示すように、スタートパルスST_plsが１段目のフリップフロップFF1のデータ入力端子Dに供給される。１段目のフリップフロップFF1のデータ出力信号Qは、２段目のフリップフロップFF2のデータ入力端子Dに供給される。以下同様に、前段のフリップフロップのデータ出力信号が、次段のフリップフロップのデータ入力端子に次々に供給される。

また、クロック信号CLKが、オアゲートOR1を介してフリップフロップFF1、FF2…FFn、FFn+1のクロック端子に供給される。更に、リセットのためのスタート信号STが、インバータINVで反転されてフリップフロップFF1、FF2…FFn、FFn+1のリセット端子Rに供給される。

時刻T0で、スタートパルスST_plsがローレベルからハイレベルとなり、スタート信号STもローレベルからハイレベルとなる。すると、フリップフロップFF1、FF2…FFn、FFn+1はリセットされる。スタートパルスST_plsがハイレベルの間に時刻T1でクロック信号CLKがローレベルからハイレベルとなると、１段目のフリップフロップFF1は時刻T1でスタートパルスST_plsのハイレベルをサンプリングする。１段目のフリップフロップFF1は、時刻T2でクロック信号CLKが再びローレベルからハイレベルとなりローレベルのスタートパルスST_plsをサンプリングするまで、ハイレベルの出力信号G1をホールドする。

時刻T2で１段目のフリップフロップFF1の出力信号G1がハイレベルからローレベルへ変化を開始する時点のハイレベルが、時刻T2でクロック信号CLKに応答して2段目のフリップフロップFF2によってサンプリングされる。2段目のフリップフロップFF2は、時刻T3でクロック信号CLKが再びローレベルからハイレベルとなるまで、ハイレベルの出力信号G2をホールドする。

以下同様に、時刻Tnでn−1段目のフリップフロップFFn−1の出力信号G n−1がハイレベルからローレベルへ変化を開始する時点のハイレベルが、時刻Tnでクロック信号CLKに応答してn段目のフリップフロップFF nによってサンプリングされる。n段目のフリップフロップFFnは、時刻Tn＋1でクロック信号CLKが再びローレベルからハイレベルとなるまで、ハイレベルの出力信号G nをホールドする。また、時刻Tn＋1では、n＋1段目のフリップフロップFFn＋1のシーケンス終了出力信号SEQENDがローレベルからハイレベルに変化する。ハイレベルに固定されたシーケンス終了出力信号SEQENDはオアゲートOR1を介してフリップフロップFF1、FF2…FFn、FFn+1のクロック端子に供給される。従って、フリップフロップFF1、FF2…FFn、FFn+1によるサンプル・ホールド動作は、時刻Tn＋1で終了する。

フリップフロップFF1、FF2…FFnからの時分割で次々にハイレベルとなる1.5V又は3Vの低振幅の出力信号G1、G2…Gnは、オアゲートOR2を介してレベルシフターLS1、LS2…LSnに供給される。それにより、レベルシフターLS1、LS2…LSnでは、例えば18Vのフラッシュメモリの書き込み・消去電圧Vppを駆動可能な高振幅レベルへの振幅レベル変換が行われる。

最小電流Iminiから最大電流Imaxまでの出力電流Ioutを供給するPチャンネルMOSトランジスタの出力トランジスタPM02のソースには、例えば18Vのフラッシュメモリの書き込み・消去電圧Vppが印加されている。出力トランジスタPM02から最小電流Iminiから最大電流Imaxまでの出力電流Ioutを流出させるためには、ゲート・ソース電圧Vgsを徐々に増大させる必要がある。

最小電流Iminiに対応する出力電流Ioutを出力トランジスタPM02から得る場合を、想定する。この場合には、最小ゲート・ソース電圧Vgs・miniである分圧抵抗R1の両端の電圧はスイッチMOSトランジスタQ1を介して出力トランジスタPM02のソース・ゲート間に供給される必要がある。分圧抵抗R1、R2の接続点の電圧は18Vの書き込み・消去電圧Vppに近い高電圧であるので、スイッチMOSトランジスタQ1のゲートを駆動するレベルシフターLS1の出力を高振幅レベルとする。

最大電流Imaxに対応する出力電流Ioutを出力トランジスタPM02から得る場合を、想定する。この場合には、最大ゲート・ソース電圧Vgs・maxである全ての直列分圧抵抗R1、R2…Rnでの降下電圧はスイッチMOSトランジスタQnを介して出力トランジスタPM02のソース・ゲート間に供給される必要がある。分圧抵抗Rn、Rn+1の接続点の電圧は0Vの接地電圧に近い低電圧であるので、スイッチMOSトランジスタQnのゲートを駆動するレベルシフターLSnの出力を低振幅レベルとする。

中間電流に対応する出力電流Ioutを出力トランジスタPM02から得る場合を、想定する。この場合には、中間ゲート・ソース電圧である途中までの直列分圧抵抗R1、R2…での降下電圧は中間スイッチMOSトランジスタを介して出力トランジスタPM02のソース・ゲート間に供給される必要がある。中間スイッチMOSトランジスタのゲートが接続された分圧抵抗の接続点は中間電圧であるので、中間スイッチMOSトランジスタのゲートを駆動するレベルシフターの出力を中間振幅レベルとする。

図１０は、更にBIST回路の別の構成を示した図である。図１０のLSIチップに内蔵されたBIST回路1は、図1のLSIチップに内蔵されたBIST回路1の構成による可変電流源10、電圧比較器11、アップ・ダウン・コントローラ12、判定ユニット13、マルチプレクサー14、高圧電源回路15、BISTコントローラ16に加え、分圧回路17によって構成されている。

分圧回路17は、検出電圧Vsenを最適な分圧比で分圧した電圧Vdsenを生成して、電圧比較器11へ供給する。その結果、電圧比較器11へ供給される分圧電圧Vdsenを低レベルの基準電圧Vrefに近い電圧とすることができる。従って、基準電圧Vrefを、他の低電圧回路、例えばCPU等に供給する電源電圧等で使用する基準電圧と共用とすることができる。この分圧回路17が追加された場合の動作は、図１の動作と略同様である。

《不揮発性メモリセルの構造》
不揮発性メモリとしてのフラッシュメモリモジュールFLMでは書き込み・消去に際して高電圧が印加される。書き込み・消去の動作の説明の前に、不揮発性メモリセルの構造を説明する。

図６は、種々のタイプの不揮発性メモリのメモリセルの構造を示す図である。図６(A)は、シングル・トランジスタで１セルを構成する不揮発性メモリを示している。

図６(A)に示す構造の不揮発性メモリセルは、メモリゲート(MG)101、電荷蓄積層(CSL)102、N型のドレイン103、N型のソース104、基板としてのP型ウェル(PWell)105で構成される。また、ドレイン103はビット線BLに接続され、ソース104はソース線SLに接続されている。電荷蓄積層102にはフローティングゲート膜等がある。

図６(A)に示す構造のメモリセルにデータを書き込む場合、メモリゲート101に例えば18V、ドレイン103に例えば8V、ソース104に例えば0V、基板105に例えば0Vを印加する。すると、ソース104からドレイン103に電子が流れ、ホットエレクトロンのドレイン付近でのインジェクションが発生して、電荷蓄積層102に電子が蓄積される。よって、メモリセルのしきい値が高くなり、読み出し時のメモリセル電流が小さくなる。

図６(A)に示す構造の不揮発性メモリセルのデータを消去する場合、メモリゲート101に例えば0V、ドレイン103に例えばオープン状態、ソース104に例えばオープン状態、基板105に例えば18Vを印加する。すると、フローティングゲートで形成された電荷蓄積層102に注入された電子は、低エネルギーのＦＮトンネル現象を利用した消去動作により電荷蓄積層102から基板105へ容易に放出されることができる。尚、ＦＮは、Fowler Nordheimの略である。

図６(A)に示す構造の不揮発性メモリセルのデータを読み出す場合、メモリゲート101に例えば0V、ドレイン103に例えば1V、ソース104に例えば0V、基板105に例えば0Vを印加して、メモリセル電流の大小をセンスアンプで判定する。

図６(B)に示す構造の不揮発性メモリセルは制御ゲート(CG)ＭＯＳとメモリゲート(MG)ＭＯＳとを有するスプリットゲート構造であり、２トランジスタで１セルを構成するものである。図６(B)において、100が選択ゲート(CG)、101がメモリゲート(MG)、102が電荷蓄積層、103がN型のドレイン(D)、104がN型のソース(S)、105が基板としてのP型ウェル(PWell)である。また、ドレイン103はビット線BLに接続され、ソース104はソース線SLに接続されている。尚、電荷蓄積層102は、多結晶シリコンで形成されるフローティングゲートで形成されることができる。しかし、スケーラビィリティー、低コスト、固有データ信頼性のため、電荷蓄積層102をシリコン酸化膜(SiO2)とシリコンナイトライド膜(Si3N4)等の２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成することが望ましい。

図６(B)に示す構造のメモリセルにデータを書き込む場合、選択ゲート100に例えば1V、メモリゲート101に例えば10V、ドレイン103に例えば0V、ソース104に例えば5V、基板105に例えば0Vを印加する。すると、ドレイン103からソース104に電子が流れ、ホットエレクトロンのソースサイドインジェクションが発生して、２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成された電荷蓄積層102に電子が蓄積される。よって、メモリセルのしきい値が高くなり、読み出し時のメモリセル電流が小さくなる。

図６(B)に示す構造のメモリセルのデータを消去する場合、選択ゲート100に例えば0V、メモリゲート101に例えば−5V、ドレイン103に例えばオープン状態、ソース104に例えば5V、基板105に例えば0Vを印加する。すると、N型のソース104の5Vと基板105のP型ウェルの0Vの逆バイアスのＰＮ接合の空乏層のアバランシェ降伏により、大量のホール・エレクトロン・ペアが発生する。すなわち、ソース104から基板105に降伏電流が流れ、ホットホールが発生して、ホットホールは電荷蓄積層102に注入される。注入されたホットホールは、電荷蓄積層102に蓄積された電子と結合して、中和により電子を消滅させる。よって、メモリセルのしきい値が低くなり、読み出し時のメモリセルの電流が大きくなる。多結晶シリコンのフローティングゲートで形成された電荷蓄積層に注入された電子は、低エネルギーのＦＮトンネル現象を利用した消去動作により電荷蓄積層から容易に放出されることができる。しかし、２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成された電荷蓄積層に注入された電子を中和により消滅させるには、高エネルギーのホットホール注入を利用した消去動作が有効である。

図６(B)に示す構造のメモリセルのデータを読み出す場合、選択ゲート100に例えば1.5V、メモリゲート101に例えば0V、ドレイン103に例えば1V、ソース104に例えば0V、基板105に例えば0Vを印加して、メモリセル電流の大小をセンスアンプで判定する。

《BIST回路を利用したフラッシュメモリモジュールFLMのテスト》
図７は、以上説明したBIST回路1を利用したフラッシュメモリモジュールFLMのテストを説明する図である。不揮発性メモリとしてのフラッシュメモリモジュールFLMでは書き込み・消去に際して高電圧が印加される。

図６(A)に示した不揮発性メモリセルにデータを書き込む場合、上述のようにメモリゲート101に例えば18Vの高電圧を印加する。図６(B)に示した不揮発性メモリセルにデータを書き込む場合、上述のようにメモリゲート101に例えば10Vの高電圧を印加する。９０ｎｍの線幅の微細化プロセスにより、このように高電圧が印加されるメモリゲート101の直下のゲート絶縁膜は経年変化によりそのゲートリーク電流が増大するものとなる。従って、製造直後に、ゲートリーク電流の若干大きいチップをスクリーニングする必要がある。また、図６(A)および図６(B)に示した不揮発性メモリセルの量産時のテスト時間を短縮するためには、メモリゲート101のゲート配線の短絡有無を高速検出する必要がある。

図７は、以上説明したBIST回路1を利用することにより製造直後の若干大きなゲートリーク電流を高精度に検出すると伴にゲート配線の短絡有無を高速検出するものである。図７に示すBIST回路1のマルチプレクサー14の複数の出力端子には、フラッシュメモリモジュールFLMの複数の複数のフラッシュメモリアレー内部の不揮発性メモリセルNVMC1、NVMC2…NVMCNのメモリゲートMGに接続されている。

図６(A)に示す構造の不揮発性メモリセルのデータを消去する場合、上述のように基板105としてのP型ウェル(PWell)に例えば18Vの高電圧を印加する。また、18Vの高電圧は、基板105としてのP型ウェル(PWell)が形成されたＮ型基板にも印加される。この時、18Vの高電圧が印加されるＮ型基板には、0Vに設定された他のP型ウェル(PWell)が形成されている。従って、18VのＮ型基板と0Vの他のP型ウェル(PWell)との間のPN接合には、製造時の配線コンタクトの位置ズレや配線材料の付着による短絡の可能性がある。また、このPN接合には、重金属汚染による比較的大きな逆方向リーク電流の可能性もある。

図８は、以上説明したBIST回路1を利用することにより比較的大きな逆方向リーク電流を高精度に検出すると伴に18VのＮ型基板と0Vの他のP型ウェル(PWell)との間のPN接合の短絡有無を高速検出するものである。図８に示すBIST回路1のマルチプレクサー14の複数の出力端子には、フラッシュメモリモジュールFLMの複数の複数のフラッシュメモリアレー内部の不揮発性メモリセルNVMC1、NVMC2…NVMCNの基板105としてのP型ウェル(PWell)に接続されている。

《BIST回路を内蔵したフラッシュメモリモジュールFLM》
図９は、以上説明したBIST回路1をメモリゲートドライバー、ビット線ドライバー、メモリウェルドライバーに内蔵したフラッシュメモリモジュールFLMのテストを説明する図である。また、図９に示したフラッシュメモリモジュールFLMは、図１に示したシングルチップマイクロコントローラのLSIチップに内蔵されたフラッシュメモリモジュールFLMでもある。従って、図９のフラッシュメモリモジュールFLMはアドレスバスABとデータバスDBとを介して、CPU3と接続されている。

アドレスバスABのアドレス信号は、アドレスバッファADBを介してＸアドレスデコーダXDECとＹアドレスデコーダYDECとに供給される。外部の1.5V又は3Vの電源電圧Vddは、オンチップ高電圧発生器VGに供給される。それにより、高電圧のメモリゲート電圧VMG、選択ゲート電圧VSG、ビット線電圧VBL、メモリウェル電圧VMWが、オンチップ高電圧発生器VGから生成される。

また、データバスDBを介してROM6から読み出されたBIST制御プログラムは、BISTコントローラ16に供給される。それにより、BISTコントローラ16はメモリゲートドライバーMG・SG_Drv、ビット線ドライバーBL_Drv、メモリウェルドライバーMW_Drvに内蔵したBIST回路を制御する。

図９に示したフラッシュメモリモジュールFLMは、複数のP型ウェルPWell0、PWell1…PWellnを含み、複数のP型ウェルにメモリアレーが形成されている。P型ウェルに形成されたメモリアレーでは、ビット線BL0、BL1…BLkと接地線との間には複数のメモリセルのソース・ドレイン電流経路が直列に接続されている。直列接続された複数のメモリセルにより、NAND型メモリセルアレーが形成される。また、直列接続された複数のメモリセルのそれぞれは、図６(A)に示したシングル・トランジスタで１セルを構成する不揮発性メモリである。

NAND型メモリセルアレーの行方向の複数の選択ゲート線SGD0、SGS31と行方向の複数のメモリゲート線MG0…MG31とは、メモリゲートドライバーMG・SG_Drvにより駆動される。メモリゲートドライバーMG・SG_Drvには、ＸデコーダXDECからのデコード信号とオンチップ高電圧発生器VGから生成された高電圧のメモリゲート電圧VMG、選択ゲート電圧VSGが供給される。更に、メモリゲートドライバーMG・SG_Drv内部のBIST回路1は、BISTコントローラ16によって制御される。その結果、メモリゲートドライバーMG・SG_Drv内部のBIST回路1は、行方向の選択ゲート線SGD0、SGS31とメモリゲート線MG0…MG31とに関して、短絡有無の高速検出とリーク電流の高精度検出とを行う。

また、P型ウェルに形成されたメモリアレーの列方向の複数のビット線BL0、BL1…BLkには、ビット線ドライバーBL_Drv、センス回路SA、データレジスタ、カラム選択回路YG、データ入出力バッファDTBが接続される。センス回路SAは複数のメモリセルの読み出しによるメモリセル電流の大小の判定を行い、データレジスタは複数のメモリセルへの書き込みデータの保持および消去前に退避すべきメモリセル記憶情報の保持に使用される。カラム選択回路YGは、Ｙアドレス信号が供給されるＹアドレスデコーダYDECのデコード出力信号により駆動される。データ入出力バッファDTBは、フラッシュメモリモジュールFLMとCPU3との間のデータバスDBのデータインターフェースに使用される。更に、ビット線ドライバーBL_Drv内部のBIST回路1は、BISTコントローラ16によって制御される。その結果、ビット線ドライバーBL_Drv内部のBIST回路1は、列方向の複数のビット線BL0、BL1…BLkに関して、短絡有無の高速検出とリーク電流の高精度検出とを行う。

更に、メモリアレーの複数のP型ウェルPWell0、PWell1…PWellnは、メモリウェルドライバーMW_Drvにより駆動される。メモリウェルドライバーMW_Drvには、アドレスバッファADBからのアドレス信号が供給されたメモリウェルアドレスデコーダMWDECからのアドレスバンク信号が供給される。更に、メモリウェルドライバーMW_Drvには、オンチップ高電圧発生器VGから生成された高電圧のメモリウェル電圧VMWが供給される。また、メモリウェルドライバーMW_Drv内部のBIST回路1は、BISTコントローラ16によって制御される。その結果、メモリウェルドライバーMW_DrvのBIST回路1は、メモリアレーの複数のP型ウェルPWell0、PWell1…PWellnに関して、短絡有無の高速検出とリーク電流の高精度検出とを行う。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、シングルチップマイクロコントローラのLSIチップに内蔵されたフラッシュメモリモジュールFLMとしては、複数のシングル・トランジスタ・１セルが直列接続されたNAND型メモリセルアレーに、限定されるものではない。例えば、複数のスプリットゲート構造の２トランジスタ・１セルが並列接続されたNOR型メモリセルアレーとすることもできる。

情報を電荷蓄積層に保持した電荷量で保持するメモリだけでなく、電気抵抗値の変化、電気分極の変化、磁気モーメントの方向等、他の方法で情報を保持するメモリ等に対しても、電気的に読出し、書込み、消去、あるいは書換えが可能なメモリであれば、本発明は適用可能である。例えば、DRAM、SRAM、MRAM、相変化メモリ等では、出力電流Ioutを、最大電流Imaxに設定して短絡有無の高速検出を行い、最小電流Iminiに設定してビット線のリーク電流の高精度検出等が可能である。

もちろん、BIST回路1の構成要素である、可変電流源10、電圧比較器11、アップ・ダウン・コントローラ12、判定ユニット13、マルチプレクサー14、高圧電源回路15、分圧回路17は、一部、あるいは全部を、DUTであるFLMの構成回路と、共用化することができる。

また、可変電流源10からマルチプレクサー14に供給される出力電流Ioutとしては短絡有無の高速検出のための最大電流Imaxとリーク電流の高精度検出のための最小電流Iminiとの２種類に、限定されるものではない。例えば、出力電流Ioutとして最小電流Iminiの２倍、３倍…の中間電流Imiddleによる中間値リーク電流によるテストを行うことも可能であろう。中間値リーク電流のテストに合格したシングルチップマイクロコントローラは、若干のリーク電流を許容できるホームエレクトロニクス等のローコスト・ローエンド製品に応用することができる。

逆にカーエレクトロニクス、産業用、金融用等のハイエンドシステムでは、製品製造直後の短絡有無の高速検出と微小リーク電流の高精度検出のためのテストだけに、限定されるものではない。例えば、これらのハイエンド製品では、電源投入によるシステムイニシャライズの際に、BIST回路を利用した自己診断テストを実施して、高信頼性稼動を保障することもできる。この自己診断テストにより、製品の長期間の使用期間中の配線短絡の発生やゲートリーク電流の顕著な増大の検出が可能となる。例えば自己診断テストを実施してリーク電流量を累積的に不揮発性メモリに記録しておき、リーク電流量が所定の値を超えたか否かだけでなく、リーク電流量の増加率が所定の増加率を超えたか否かを判定し、システムの経年劣化の程度を判断する。それによりシステムが不良状態に至る前の要注意状態において対応できるようにして、ハイエンドシステムでは回避されなければならない深刻なシステムダウンを有効に回避することができる。

また半導体集積回路に含まれる比較的多数の電流経路に対してリーク電流の検出をする場合と、比較的少数の例えば１個乃至数個の電流経路に対するリーク電流の検出をする場合とで、可変電流源から供給する電流量を可変として、リーク電流の検出を容易とすることもできる。可変電流源からの出力電流量を最大電流と最小電流との間の大電流供給と微小電流供給とに可変することもできる。

図１は、本発明の１つの実施の形態による半導体集積回路を示す図である。 図２は、図１のLSIチップに内蔵されたBIST回路1を利用したウェハーテストのステップを説明する図である。 図３は、図１のLSIチップに内蔵されたBIST回路1の構成を示す図である。 図４は、図１のLSIチップに内蔵された他のBIST回路1の構成を示す図である。 図５は、図４に示すBIST回路1の動作を説明するための各部の波形を示す図である。 図６は、種々のタイプの不揮発性メモリのメモリセルの構造を示す図である。 図７は、以上説明したBIST回路1を利用したフラッシュメモリモジュールFLMのテストを説明する図である。 図８は、以上説明したBIST回路1を利用することにより比較的大きな逆方向リーク電流を高精度に検出すると伴にＮ型基板とP型ウェルとの間のPN接合の短絡有無を高速検出するものである。 図９は、以上説明したBIST回路1をメモリゲートドライバー、ビット線ドライバー、メモリウェルドライバーに内蔵したフラッシュメモリモジュールFLMのテストを説明する図である。 図１０は、本発明の他の実施の形態による半導体集積回路を示す図である。

符号の説明

LSI LSIチップ
1 BIST回路
2 DUTチップ
3 CPU
4 RAM
5 A/D、D/A変換ユニット
6 ROM
10 可変電流源
11 電圧比較器
12 アップ・ダウン・コンバータ
13 判定ユニット
14 マルチプレクサー
15 高圧電源回路
16 BISTコントローラ
17 分圧回路
FLM フラッシュメモリモジュール
Iout 出力電流
Imax 最大電流
Imini 最小電流
BUS バス
PM01、PM02 PMOSカレントミラー
PM02 出力トランジスタ
Bst_CKT 電圧ブースト回路
FF1…FFn+1 フリップフロップ
LS1…LSn レベルシフター
100(CG) 選択ゲート
101(MG) メモリゲート
102(CSL) 電荷蓄積層
103(D) ドレイン
104(S) ソース
BL ビット線
SL ソース線

Claims (24)

1. テスト対象である内部回路と、前記内部回路をテストするテスト回路とを具備して、
   前記テスト回路は、可変電流源と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を前記内部回路に供給する供給回路とを含み、
   前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、
   前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされており、
   前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされており、
   前記コントローラは前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無の検出を可能とし、
   前記コントローラは前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流の検出を可能とする半導体集積回路。
2. 前記供給回路は前記出力ノードとして複数の出力端子を有し、前記供給回路の前記入力ノードに供給される前記可変電流源からの前記出力電流は前記複数の出力端子のいずれの出力端子からも任意に出力可能である請求項１に記載の半導体集積回路。
3. 前記供給回路は１入力・多出力のマルチプレクサーである請求項２に記載の半導体集積回路。
4. 前記供給回路としての前記マルチプレクサーの前記複数の出力端子は前記内部回路の複数の端子に接続されている請求項３に記載の半導体集積回路。
5. 前記可変電流源は前記出力電流を出力する出力トランジスタを含み、
   前記コントローラによる前記制御によって前記最大電流から前記最小電流の範囲の前記出力電流を前記出力トランジスタが出力するように、前記出力トランジスタには前記コントローラの制御による多値アナログ入力信号が供給される請求項１に記載の半導体集積回路。
6. 前記多値アナログ入力信号は複数の電流により形成される請求項５に記載の半導体集積回路。
7. 前記多値アナログ入力信号は複数の分圧電圧により形成される請求項５に記載の半導体集積回路。
8. 前記内部回路は不揮発性メモリアレーの複数の不揮発性メモリセルを含み、
   前記供給回路の前記複数の出力端子は、前記複数の不揮発性メモリセルの複数のゲートに接続可能である請求項５に記載の半導体集積回路。
9. 中央処理ユニットを更に具備して、
   前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能である請求項８に記載の半導体集積回路。
10. 前記半導体集積回路はシングルチップマイクロコントローラである請求項9に記載の半導体集積回路。
11. 可変電流源と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を供給する供給回路とを含むテスト回路と、前記テスト回路によってテストされるテスト対象である内部回路とを具備してなり、前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされて、前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされている半導体集積回路を準備する第１のステップと、
    前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無を検出する第２のステップと、
    前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流を検出する第３のステップとを含む半導体集積回路のテスト方法。
12. 前記半導体集積回路は中央処理ユニットと、前記内部回路としての不揮発性メモリアレーとを更に具備して、前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能であり、
    前記第１のステップに先立って前記テスト回路の前記コントローラのための制御プログラムを前記不揮発性メモリアレーに格納する格納ステップを含む請求項１１に記載の半導体集積回路のテスト方法。
13. テスト対象である内部回路と、前記内部回路をテストするテスト回路とを具備して、
    前記テスト回路は、可変電流源と、分圧回路と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を前記内部回路に供給する供給回路とを含み、
    前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、
    前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧が前記分圧回路で分圧され前記分圧回路の分圧出力電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされており、
    前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされており、
    前記コントローラは前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無の検出を可能とし、
    前記コントローラは前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流の検出を可能とする半導体集積回路。
14. 前記供給回路は前記出力ノードとして複数の出力端子を有し、前記供給回路の前記入力ノードに供給される前記可変電流源からの前記出力電流は前記複数の出力端子のいずれの出力端子からも任意に出力可能である請求項１３に記載の半導体集積回路。
15. 前記供給回路は１入力・多出力のマルチプレクサーである請求項１４に記載の半導体集積回路。
16. 前記供給回路としての前記マルチプレクサーの前記複数の出力端子は前記内部回路の複数の端子に接続されている請求項１５に記載の半導体集積回路。
17. 前記可変電流源は前記出力電流を出力する出力トランジスタを含み、
    前記コントローラによる前記制御によって前記最大電流から前記最小電流の範囲の前記出力電流を前記出力トランジスタが出力するように、前記出力トランジスタには前記コントローラの制御による多値アナログ入力信号が供給される請求項１３に記載の半導体集積回路。
18. 前記多値アナログ入力信号は複数の電流により形成される請求項１７に記載の半導体集積回路。
19. 前記多値アナログ入力信号は複数の分圧電圧により形成される請求項１７に記載の半導体集積回路。
20. 前記内部回路は不揮発性メモリアレーの複数の不揮発性メモリセルを含み、
    前記供給回路の前記複数の出力端子は、前記複数の不揮発性メモリセルの複数のゲートに接続可能である請求項１７に記載の半導体集積回路。
21. 中央処理ユニットを更に具備して、
    前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能である請求項２０に記載の半導体集積回路。
22. 前記半導体集積回路はシングルチップマイクロコントローラである請求項２１に記載の半導体集積回路。
23. 可変電流源と、分圧回路と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を供給する供給回路とを含むテスト回路と、前記テスト回路によってテストされるテスト対象である内部回路とを具備してなり、前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧が前記分圧回路で分圧され、前記分圧回路の分圧出力電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされて、前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされている半導体集積回路を準備する第１のステップと、
    前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無を検出する第２のステップと、
    前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流を検出する第３のステップとを含む半導体集積回路のテスト方法。
24. 前記半導体集積回路は中央処理ユニットと、前記内部回路としての不揮発性メモリアレーとを更に具備して、前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能であり、
    前記第１のステップに先立って前記テスト回路の前記コントローラのための制御プログラムを前記不揮発性メモリアレーに格納する格納ステップを含む請求項２３に記載の半導体集積回路のテスト方法。

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