JP2008286740A - 半導体集積回路およびそのテスト方法 - Google Patents
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Abstract
【解決手段】LSIチップは、テスト対象DUTである内部回路FLMと、テスト回路BISTとを具備する。テスト回路BISTは、可変電流源10、電圧比較器11、コントローラ12、16、出力電流IoutをFLMに供給する供給回路14を含む。出力電流Ioutは、コントローラにより最大電流Imaxから最小電流Iminiの範囲で設定される。供給回路14の検出電圧Vsenと基準電圧Vrefとは電圧比較器11に供給される。コントローラは出力電流Ioutを最大電流Imaxに設定して短絡有無の検出を可能とし、出力電流Ioutを最小電流Iminiに設定してリーク電流の検出を可能とする。両方の検出は、電圧比較器11で行われる。配線層短絡の高速検出とゲートリーク電流の高精度検出が可能となる。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。
図1は、本発明の1つの実施の形態による半導体集積回路を示す図である。すなわち、シングルチップマイクロコントローラのLSIチップに内蔵されたフラッシュメモリモジュールFLMのテストのためのBIST回路1もLSIチップに内蔵されている。尚、BISTは、Built-In Self Testの略であり、チップ内蔵テストを意味する。
図1のLSIチップに内蔵されたBIST回路1は、可変電流源10、電圧比較器11、アップ・ダウン・コントローラ12、判定ユニット13、マルチプレクサー14、高圧電源回路15、BISTコントローラ16によって構成されている。
BIST回路1が短絡有無の高速検出を行う場合には、アップ・ダウン・コントローラ12のカウンタ値は最大値に設定され、可変電流源10の出力電流Ioutは最大電流Imaxに設定される。
BIST回路1がリーク電流の高精度検出を行う場合には、アップ・ダウン・コントローラ12のカウンタ値は最小値に設定され、可変電流源10の出力電流Ioutは最小電流Iminiに設定される。
図2は、図1のLSIチップに内蔵されたBIST回路1を利用したウェハーテストのステップを説明する図である。
図3は、図1のLSIチップに内蔵されたBIST回路1の構成を示す図である。図3に示すように、BIST回路1は基準電流Ioが供給されるNMOSカレントミラーNM01、NM02、NM03、NM04、NM05を含む。このNMOSカレントミラーで入力トランジスタNM01の素子サイズに対して出力トランジスタNM02、NM03、NM04、NM05の素子サイズが重み付けされている。すなわち、出力トランジスタNM02、NM03、NM04、NM05の素子サイズは、1:2:4:8の比に設定されている。
“0” “0” “0” “0” 0
“1” “0” “0” “0” Io
“0” “1” “0” “0” 2Io
“1” “1” “0” “0” 3Io
“0” “0” “1” “0” 4Io
“1” “0” “1” “0” 5Io
“0” “1” “1” “0” 6Io
“1” “1” “1” “0” 7Io
“0” “0” “0” “1” 8Io
“1” “0” “0” “1” 9Io
“0” “1” “0” “1” 10Io
“1” “1” “0” “1” 11Io
“0” “0” “1” “1” 12Io
“1” “0” “1” “1” 13Io
“0” “1” “1” “1” 14Io
“1” “1” “1” “1” 15Io
従って、アップ・ダウン・コントローラ12の最小カウンタ値のビット信号B0、B1、B2、B3“1000”に応答した可変電流源10の出力電流IoutのIoがリーク電流の高精度検出テストに利用される最小電流Iminiとして利用されることができる。また、アップ・ダウン・コントローラ12の最大カウンタ値のビット信号B0、B1、B2、B3“1111”に応答した可変電流源10の出力電流Ioutの15Ioが配線層短絡の高速検出テストに利用される最大電流Imaxとして利用されることができる。
図4は、図1のLSIチップに内蔵された他のBIST回路1の構成を示す図である。図4に示すように、BIST回路1はフリップフロップFF1、FF2…FFn、FFn+1、レベルシフターLS1、LS2…LSn、オアゲートOR1、OR2、インバータINVを含んでいる。また、BIST回路1は、分圧抵抗R1、R2…Rn、Rn+1、スイッチMOSトランジスタQ1、Q2…Qn、出力トランジスタPM02を含んでいる。
不揮発性メモリとしてのフラッシュメモリモジュールFLMでは書き込み・消去に際して高電圧が印加される。書き込み・消去の動作の説明の前に、不揮発性メモリセルの構造を説明する。
図7は、以上説明したBIST回路1を利用したフラッシュメモリモジュールFLMのテストを説明する図である。不揮発性メモリとしてのフラッシュメモリモジュールFLMでは書き込み・消去に際して高電圧が印加される。
図9は、以上説明したBIST回路1をメモリゲートドライバー、ビット線ドライバー、メモリウェルドライバーに内蔵したフラッシュメモリモジュールFLMのテストを説明する図である。また、図9に示したフラッシュメモリモジュールFLMは、図1に示したシングルチップマイクロコントローラのLSIチップに内蔵されたフラッシュメモリモジュールFLMでもある。従って、図9のフラッシュメモリモジュールFLMはアドレスバスABとデータバスDBとを介して、CPU3と接続されている。
1 BIST回路
2 DUTチップ
3 CPU
4 RAM
5 A/D、D/A変換ユニット
6 ROM
10 可変電流源
11 電圧比較器
12 アップ・ダウン・コンバータ
13 判定ユニット
14 マルチプレクサー
15 高圧電源回路
16 BISTコントローラ
17 分圧回路
FLM フラッシュメモリモジュール
Iout 出力電流
Imax 最大電流
Imini 最小電流
BUS バス
PM01、PM02 PMOSカレントミラー
PM02 出力トランジスタ
Bst_CKT 電圧ブースト回路
FF1…FFn+1 フリップフロップ
LS1…LSn レベルシフター
100(CG) 選択ゲート
101(MG) メモリゲート
102(CSL) 電荷蓄積層
103(D) ドレイン
104(S) ソース
BL ビット線
SL ソース線
Claims (24)
- テスト対象である内部回路と、前記内部回路をテストするテスト回路とを具備して、
前記テスト回路は、可変電流源と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を前記内部回路に供給する供給回路とを含み、
前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、
前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされており、
前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされており、
前記コントローラは前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無の検出を可能とし、
前記コントローラは前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流の検出を可能とする半導体集積回路。 - 前記供給回路は前記出力ノードとして複数の出力端子を有し、前記供給回路の前記入力ノードに供給される前記可変電流源からの前記出力電流は前記複数の出力端子のいずれの出力端子からも任意に出力可能である請求項1に記載の半導体集積回路。
- 前記供給回路は1入力・多出力のマルチプレクサーである請求項2に記載の半導体集積回路。
- 前記供給回路としての前記マルチプレクサーの前記複数の出力端子は前記内部回路の複数の端子に接続されている請求項3に記載の半導体集積回路。
- 前記可変電流源は前記出力電流を出力する出力トランジスタを含み、
前記コントローラによる前記制御によって前記最大電流から前記最小電流の範囲の前記出力電流を前記出力トランジスタが出力するように、前記出力トランジスタには前記コントローラの制御による多値アナログ入力信号が供給される請求項1に記載の半導体集積回路。 - 前記多値アナログ入力信号は複数の電流により形成される請求項5に記載の半導体集積回路。
- 前記多値アナログ入力信号は複数の分圧電圧により形成される請求項5に記載の半導体集積回路。
- 前記内部回路は不揮発性メモリアレーの複数の不揮発性メモリセルを含み、
前記供給回路の前記複数の出力端子は、前記複数の不揮発性メモリセルの複数のゲートに接続可能である請求項5に記載の半導体集積回路。 - 中央処理ユニットを更に具備して、
前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能である請求項8に記載の半導体集積回路。 - 前記半導体集積回路はシングルチップマイクロコントローラである請求項9に記載の半導体集積回路。
- 可変電流源と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を供給する供給回路とを含むテスト回路と、前記テスト回路によってテストされるテスト対象である内部回路とを具備してなり、前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされて、前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされている半導体集積回路を準備する第1のステップと、
前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無を検出する第2のステップと、
前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流を検出する第3のステップとを含む半導体集積回路のテスト方法。 - 前記半導体集積回路は中央処理ユニットと、前記内部回路としての不揮発性メモリアレーとを更に具備して、前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能であり、
前記第1のステップに先立って前記テスト回路の前記コントローラのための制御プログラムを前記不揮発性メモリアレーに格納する格納ステップを含む請求項11に記載の半導体集積回路のテスト方法。 - テスト対象である内部回路と、前記内部回路をテストするテスト回路とを具備して、
前記テスト回路は、可変電流源と、分圧回路と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を前記内部回路に供給する供給回路とを含み、
前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、
前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧が前記分圧回路で分圧され前記分圧回路の分圧出力電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされており、
前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされており、
前記コントローラは前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無の検出を可能とし、
前記コントローラは前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流の検出を可能とする半導体集積回路。 - 前記供給回路は前記出力ノードとして複数の出力端子を有し、前記供給回路の前記入力ノードに供給される前記可変電流源からの前記出力電流は前記複数の出力端子のいずれの出力端子からも任意に出力可能である請求項13に記載の半導体集積回路。
- 前記供給回路は1入力・多出力のマルチプレクサーである請求項14に記載の半導体集積回路。
- 前記供給回路としての前記マルチプレクサーの前記複数の出力端子は前記内部回路の複数の端子に接続されている請求項15に記載の半導体集積回路。
- 前記可変電流源は前記出力電流を出力する出力トランジスタを含み、
前記コントローラによる前記制御によって前記最大電流から前記最小電流の範囲の前記出力電流を前記出力トランジスタが出力するように、前記出力トランジスタには前記コントローラの制御による多値アナログ入力信号が供給される請求項13に記載の半導体集積回路。 - 前記多値アナログ入力信号は複数の電流により形成される請求項17に記載の半導体集積回路。
- 前記多値アナログ入力信号は複数の分圧電圧により形成される請求項17に記載の半導体集積回路。
- 前記内部回路は不揮発性メモリアレーの複数の不揮発性メモリセルを含み、
前記供給回路の前記複数の出力端子は、前記複数の不揮発性メモリセルの複数のゲートに接続可能である請求項17に記載の半導体集積回路。 - 中央処理ユニットを更に具備して、
前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能である請求項20に記載の半導体集積回路。 - 前記半導体集積回路はシングルチップマイクロコントローラである請求項21に記載の半導体集積回路。
- 可変電流源と、分圧回路と、電圧比較器と、コントローラと、前記可変電流源からの出力電流を供給する供給回路とを含むテスト回路と、前記テスト回路によってテストされるテスト対象である内部回路とを具備してなり、前記可変電流源からの前記出力電流は、前記コントローラによる制御によって、最大電流から最小電流の範囲で設定可能であり、前記可変電流源からの前記出力電流の前記供給回路の入力ノードの検出電圧が前記分圧回路で分圧され、前記分圧回路の分圧出力電圧は前記電圧比較器の一方の入力端子に供給可能とされて、前記電圧比較器の他方の入力端子に基準電圧が供給可能とされて、前記供給回路の出力ノードから、前記内部回路へ前記可変電流源からの前記出力電流が供給可能とされている半導体集積回路を準備する第1のステップと、
前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最大電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路の短絡有無を検出する第2のステップと、
前記テスト方法は、前記コントローラにより前記可変電流源からの前記出力電流を前記最小電流に設定する一方、前記電圧比較器による前記検出電圧を分圧した前記比較電圧と前記基準電圧との比較を可能とすることにより、前記供給回路の前記出力ノードでの前記内部回路のリーク電流を検出する第3のステップとを含む半導体集積回路のテスト方法。 - 前記半導体集積回路は中央処理ユニットと、前記内部回路としての不揮発性メモリアレーとを更に具備して、前記内部回路としての前記不揮発性メモリアレーには、前記中央処理ユニットのためのプログラムが格納可能であり、
前記第1のステップに先立って前記テスト回路の前記コントローラのための制御プログラムを前記不揮発性メモリアレーに格納する格納ステップを含む請求項23に記載の半導体集積回路のテスト方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011192685A (ja) * | 2010-03-12 | 2011-09-29 | Hitachi Ltd | 情報処理装置 |
CN102339082A (zh) * | 2010-07-22 | 2012-02-01 | 日隆电子股份有限公司 | 功率级控制电路 |
JP2016134603A (ja) * | 2015-01-22 | 2016-07-25 | 力晶科技股▲ふん▼有限公司 | トランジスタテスト回路及び方法、半導体記憶装置、並びに半導体装置 |
WO2018079163A1 (ja) * | 2016-10-26 | 2018-05-03 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
KR20190062933A (ko) * | 2017-11-29 | 2019-06-07 | 삼성전자주식회사 | 반도체 장치 테스트 장비 및 반도체 장치 테스트 방법 |
WO2019207905A1 (ja) * | 2018-04-26 | 2019-10-31 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
CN113098632A (zh) * | 2021-04-27 | 2021-07-09 | 浙江杭可仪器有限公司 | 一种通信芯片的检测方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63100385A (ja) * | 1986-10-16 | 1988-05-02 | Fujitsu Ltd | Dc不良検査方式 |
JPH05288798A (ja) * | 1992-04-14 | 1993-11-02 | Hitachi Ltd | 半導体集積回路およびそのテスト方法 |
JPH09101347A (ja) * | 1995-10-05 | 1997-04-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2002372554A (ja) * | 2001-06-13 | 2002-12-26 | Ricoh Co Ltd | 電圧検出回路 |
-
2007
- 2007-05-21 JP JP2007134121A patent/JP5128177B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63100385A (ja) * | 1986-10-16 | 1988-05-02 | Fujitsu Ltd | Dc不良検査方式 |
JPH05288798A (ja) * | 1992-04-14 | 1993-11-02 | Hitachi Ltd | 半導体集積回路およびそのテスト方法 |
JPH09101347A (ja) * | 1995-10-05 | 1997-04-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2002372554A (ja) * | 2001-06-13 | 2002-12-26 | Ricoh Co Ltd | 電圧検出回路 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011192685A (ja) * | 2010-03-12 | 2011-09-29 | Hitachi Ltd | 情報処理装置 |
CN102339082A (zh) * | 2010-07-22 | 2012-02-01 | 日隆电子股份有限公司 | 功率级控制电路 |
JP2016134603A (ja) * | 2015-01-22 | 2016-07-25 | 力晶科技股▲ふん▼有限公司 | トランジスタテスト回路及び方法、半導体記憶装置、並びに半導体装置 |
WO2018079163A1 (ja) * | 2016-10-26 | 2018-05-03 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
CN109844724A (zh) * | 2016-10-26 | 2019-06-04 | 日立汽车系统株式会社 | 车载控制装置 |
JPWO2018079163A1 (ja) * | 2016-10-26 | 2019-06-24 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
KR20190062933A (ko) * | 2017-11-29 | 2019-06-07 | 삼성전자주식회사 | 반도체 장치 테스트 장비 및 반도체 장치 테스트 방법 |
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WO2019207905A1 (ja) * | 2018-04-26 | 2019-10-31 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
CN113098632A (zh) * | 2021-04-27 | 2021-07-09 | 浙江杭可仪器有限公司 | 一种通信芯片的检测方法 |
CN113098632B (zh) * | 2021-04-27 | 2022-05-27 | 浙江杭可仪器有限公司 | 一种通信芯片的检测方法 |
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