KR20080035782A - 플래시 메모리 장치 및 플래시 메모리 장치의 데이터 독출방법 - Google Patents

플래시 메모리 장치 및 플래시 메모리 장치의 데이터 독출방법 Download PDF

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Abstract

플래시 메모리 장치에서의 독출 교란을 방지하기 위하여, 메모리 셀 어레이는 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함하고, 상기 스트링 선택 트랜지스터는 독출 동작시 스트링 선택 전압에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어한다. 행 선택 회로는 스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 독출 동작시 행 어드레스 신호 및 독출 전압에 기초하여 상기 복수의 워드 라인들 중 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택한다. 전압 발생 회로는 상기 스트링 선택 전압 및 상기 독출 전압을 발생한다.
플래시 메모리, 낸드 스트링, 부우스트 전압, 독출 교란, 스트링 선택 트랜지스터

Description

플래시 메모리 장치 및 플래시 메모리 장치의 데이터 독출 방법{FLASH MEMORY DEVICE AND METHOD OF READING DATA IN THE SAME}
도 1은 일반적인 플래시 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 플래시 메모리 장치의 독출 동작을 설명하기 위한 낸드 스트링의 회로도이다.
도 3은 도 1의 플래시 메모리 장치의 독출 동작을 설명하기 위한 전압 파형도이다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 행 선택 회로의 일 예를 나타내는 블록도이다.
도 6은 도 4의 스트링 선택 전압 발생기의 일 예를 나타내는 블록도이다.
도 7은 도 4의 플래시 메모리 장치의 독출 동작을 설명하기 위한 낸드 스트링의 회로도이다.
도 8은 도 4의 플래시 메모리 장치의 독출 동작을 설명하기 위한 전압 파형도이다.
도 9 및 도 10은 도 4의 플래시 메모리 장치에서 독출 동작시의 채널 상태를 설명하기 위한 메모리 셀의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 데이터 독출 방법을 나타내는 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
SSL: 스트링 선택 라인 SST: 스트링 선택 트랜지스터
GSL: 접지 선택 라인 GST: 접지 선택 트랜지스터
CSL: 공통 소스 라인
WL: 워드 라인 BL: 비트 라인
VSSL: 스트링 선택 전압 VREAD: 독출 전압
VBL: 비트 라인 전압 VBST: 부우스트 전압
410: 메모리 셀 어레이 420: 행 선택 회로
430: 전압 발생 회로 440: 스트링 선택 전압 발생기
450: 독출 전압 발생기
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 독출 교란을 감소할 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 데이터 독출 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM(Electrically Erasable and Programmable ROM)을 포함한다.
일반적으로 EEPROM의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드, 저장된 데이터를 판독하는 독출 모드 및 저장된 데이터를 삭제하는 소거 모드로 구분된다.
플래시 메모리 장치는 EEPROM에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되는 특징을 갖는다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트 라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 NAND형 플래시 메모리 장치와 병렬로 배치된 NOR형 플래시 메모리 장치로 구분된다. NOR형 플래시 메모리 장치와 비교할 때, NAND형 플래시 메모리 장치는 독출 동작 및 프로그램 동작시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 속도가 빠른 장점이 있다.
도 1은 일반적인 플래시 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120), 독출 전압 발생기(130), 페이지 버퍼 블록(140), 열 선택 회로(150) 및 컨트롤러(160)를 포함한다.
메모리 셀 어레이(110)는 열 방향으로 신장된 복수의 낸드 스트링으로 구성된다. 낸드 스트링은 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직 렬로 연결된 복수의 메모리 셀들로 이루어지고, 서로 다른 낸드 스트링들에 속하는 복수의 메모리 셀들이 각각의 워드 라인(WL1, WL2,..., WLm)에 공통으로 연결된다. 각 스트링 선택 트랜지스터의 드레인은 열 방향으로 신장된 비트 라인(BL1, BL2, ..., BLn)과 각각 연결되고 각 접지 선택 트랜지스터의 소스는 공통 소스 라인(CSL)에 연결된다.
행 선택 회로(120)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL1, WL2,..., WLm)을 통하여 상기 메모리 셀 어레이(110)와 연결된다. 행 선택 회로(120)는 독출 동작시 행 어드레스 신호(ADDX) 및 독출 전압(VREAD)에 기초하여 상기 복수의 워드 라인들(WL1, WL2,..., WLm) 중 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택한다. 독출 전압 발생기(130)는 통상 차지 펌프를 포함하며, 전원 전압을 승압하여 상기 독출 전압을 발생한다.
페이지 버퍼 블록(140)은 비트 라인들(BL1, BL2, ..., BLn)과 열 선택 회로(150) 사이에 연결된 복수의 페이지 버퍼들을 포함한다. 각 페이지 버퍼는 프리차지부, 센스증폭부 등을 포함하며, 독출 동작시 비트 라인 전압을 감지하여 선택된 워드 라인에 연결된 메모리 셀의 프로그램 여부를 판독한다. 열 선택 회로(150)는 열 어드레스(ADDY)에 응답하여 프로그램 또는 독출되는 메모리 셀이 연결된 비트 라인을 선택한다. 이와 같은 플래시 메모리 장치(100)의 독출 동작은 컨트롤러(160)에 의해 제어된다.
도 2는 도 1의 플래시 메모리 장치의 독출 동작을 설명하기 위한 낸드 스트링의 회로도이다.
낸드형 플래시 메모리 장치의 독출 동작은 통상 페이지 단위로 수행되며, 선택된 블록의 선택된 워드 라인에 연결된 메모리 셀들의 데이터(즉, 프로그램 또는 소거 상태)는 비트 라인 전압을 감지하는 페이지 버퍼 회로에 의해 판독된다. 판독된 데이터는 페이지 버퍼 회로 내의 래치들에 각각 저장된 후 순차적으로 데이터 라인으로 출력된다. 메모리 셀은, 일반적으로, 프로그램 여부에 따라 온-셀(on-cell, erased cell) 및 오프-셀(off-cell, programmed cell)로 구분된다. 오프-셀은 메모리 셀 트랜지스터의 플로팅 게이트(floating gate)에 전자가 주입되어 높은 문턱 전압을 가지며, 온-셀은 소거된 상태로 남아 낮은 문턱 전압을 갖는 메모리 셀을 말한다.
독출 동작을 설명하기 위하여, 도 1의 메모리 셀 어레이(110)에 포함된 복수의 낸드 스트링들 중에서 두 개의 낸드 스트링들만이 도 2에 도시되어 있다. 선택된 워드 라인(WL2)에 연결된 독출 메모리 셀(CT21)은 프로그램된 오프-셀(off-cell)이고 동일한 워드 라인(WL2)에 연결된 독출 메모리 셀(CT22)은 프로그램되지 않은(즉, 소거된 상태로 남아 있는) 온-셀(on-cell)이다.
독출 메모리 셀들(CT21, CT22)에 저장된 데이터(즉, 프로그램 여부)를 판독하기 위하여, 독출 메모리 셀들(CT21, CT22)이 연결된 선택 워드 라인(WL2)에는, 예를 들어, 0V가 인가된다. 한편, 선택되지 않은 워드 라인들(WL1, WLm)에는, 예를 들어, 약 4~5 V의 독출 전압(VREAD)이 인가된다. 또한, 선택된 낸드 스트링의 셀 전류를 제한하지 않기 위하여, 스트링 선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSL)과 접지 선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)에 독출 전압(VREAD)이 인가된다.
도 2에 나타낸 바와 같이, 독출 메모리 셀(CT21)이 프로그램된 오프-셀인 경우, 독출 메모리 셀(CT21)의 트랜지스터가 턴오프되어 드레인과 소스를 전기적으로 차단한다. 따라서, 독출 메모리 셀(CT21)과 공통 소스 라인 사이(CSL)의 제 1 경로(21)의 전압은 공통 소스 라인(CSL)의 전압(예를 들어, 0V)이 되고, 독출 메모리 셀(CT21)과 비트 라인(BL1) 사이의 제 2 경로(22)의 전압은 비트 라인 전압(VBL1)이 된다. 상기 경로들(21, 22)은 셀 트랜지스터의 드레인, 소스 및 문턱 전압 이상의 게이트 전압의 인가에 의해 형성된 채널로 이루어진 도전 경로를 의미한다.
독출 메모리 셀(CT22)이 프로그램되지 않은(즉, 소거된 상태의) 온-셀인 경우, 독출 메모리 셀(CT22)의 셀 트랜지스터가 턴온되어 채널이 형성되고, 드레인과 소스를 전기적으로 연결한다. 따라서, 공통 소스 라인(CSL)으로부터 비트 라인(BL2)에 이르는 제 3 경로(23)는 공통 소스 라인(CSL)의 전압(예를 들어, 0V)과 동일하게 된다.
도 3은 도 1의 플래시 메모리 장치의 독출 동작을 설명하기 위한 전압 파형도이다.
도 3의 예에서, 공통 소스 라인(CSL)에는 0V의 접지 전압이 인가되고, 시간 t1에서, 선택되지 않은 워드 라인(WL, unselected)에는 약 4~5V의 독출 전압(VREAD)이 인가되며, 선택된 워드 라인(WL, selected)에는 0V의 전압이 인가된다. 이와 같이, 워드 라인을 선택하기 위한 전압들의 인가와 동시에, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 통하여 상기 독출 전압(VREAD)이 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트들에 인가된다.
도 3에 나타낸 바와 같이, 오프-셀에 연결된 비트 라인(BL, off-cell)은 비트 라인 전압(VBL1)으로 안정화되고, 온-셀에 연결된 비트 라인(BL, on-cell)은 비트 라인 전압(VBL1)보다 약간 낮은 전압으로 안정화된다. 시간 t2에서 센싱 동작이 개시되면, 오프-셀에 의해 전기적으로 차단된 제 2 경로(22) 및 비트 라인(BL, off-cell)은 비트 라인 전압(VBL1)을 유지하고, 온-셀에 의해 공통 소스 라인(CSL)과 전기적으로 연결된 제 3 경로(23) 및 비트 라인(BL, on-cell)은 0V로 감소된다. 따라서, 비트 라인의 전압 변동이 감지되어 독출 메모리 셀에 저장된 데이터(즉, 프로그램 여부)가 판독된다.
상기 설명한 바와 같이, 독출 동작시 메모리 셀들의 제어 게이트(control gate)들에 독출 전압(VREAD)이 인가되면 메모리 셀들의 부유 게이트(floating gate)들이 커플링되어 전압이 인가된다. 따라서, 부유 게이트와 채널 간의 전압차에 의한 전자의 터널링이 발생한다. 메모리 셀의 게이트에 인가되는 독출 전압(VREAD)은 프로그램 동작시의 전압보다 낮지만 독출 동작을 반복함에 따라 메모리 셀이 소프트하게 프로그램되고, 이와 같이 비교적 낮은 독출 전압(VREAD)에 의해 메모리 셀이 프로그램되어 문턱 전압이 변화하는 것을 독출 교란(read disturbance)이라고 한다.
종래의 플래시 메모리 장치(100)에서는, 독출 동작시 스트링 선택 트랜지스터에, 예를 들어, 약 4~5 V의 독출 전압(VREAD)이 인가되고, 스트링 선택 트랜지스터는 독출 메모리 셀의 프로그램 여부에 관계없이 항상 턴온됨으로써 독출 교란이 증가하게 된다. 독출 교란에 의해 메모리 셀의 문턱 전압이 변하게 되고, 이는 독출 동작시 독출 오류를 증가시키는 원인이 된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 독출 동작시 메모리 셀의 채널에 부우스트 전압의 발생을 유도하여 독출 교란을 감소하고 데이터 독출 오류를 감소시킬 수 있는 플래시 메모리 장치를 제공하는 것을 일 목적으로 한다.
또한, 본 발명은 독출 동작시 메모리 셀의 채널에 부우스트 전압의 발생을 유도하여 독출 교란을 감소하고 데이터 독출 오류를 감소시킬 수 있는 플래시 메모리 장치의 데이터 독출 방법을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플래시 메모리 장치는, 메모리 셀 어레이, 행 선택 회로 및 전압 발생 회로를 포함한다.
메모리 셀 어레이는 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함하고, 상기 스트링 선택 트랜지스터는 독출 동작시 스트링 선택 전압에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어한다. 행 선택 회로는 스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 독출 동작시 행 어드레스 신호 및 독출 전압에 기초하여 상기 복수의 워드 라인들 중 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택한다. 전압 발생 회로는 상기 스트링 선택 전압 및 상기 독출 전압을 발생한다.
상기 스트링 선택 트랜지스터는, 상기 독출 메모리 셀이 프로그램된 오프-셀인 경우에 턴오프되어 상기 낸드 스트링과 상기 비트 라인을 전기적으로 차단하도록 구성된다. 또한, 상기 스트링 선택 트랜지스터는, 상기 독출 메모리 셀이 프로그램되지 않은 온-셀인 경우에 턴온되어 상기 낸드 스트링과 상기 비트 라인을 전기적으로 연결하도록 구성된다.
상기 스트링 선택 전압은 상기 독출 전압보다 작게 설정될 수 있다. 더욱 상세하게는, 상기 스트링 선택 전압은 독출 동작을 위한 비트 라인 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 합보다 작게 설정될 수 있다.
상기 플래시 메모리 장치에서, 선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 독출 동작을 위한 상기 비트 라인 전압이 안정화되기 위한 지연시간이 경과한 후, 상기 스트링 선택 전압을 상기 스트링 선택 라인으로 출력할 수 있다.
상기 행 선택 회로는, 워드 라인 인에이블 신호에 응답하여 상기 독출 전압을 상기 접지 선택 라인으로 출력하는 접지 선택 패스 게이트; 상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택된 워드 라인으로 접지 전압을 출력하고 선택되지 않은 워드 라인으로 상기 독출 전압을 출력하는 행 디코더; 상기 워드 라인 인에이블 신호를 상기 지연시간만큼 지연시켜 출력하는 지연부; 및 상기 지연된 워드 라인 인에이블 신호에 응답하여 상기 스트링 선택 전압을 상기 스트링 선택 라인으로 출력하는 스트링 선택 패스 게이트를 포함할 수 있다.
상기 전압 발생 회로는, 상기 스트링 선택 전압을 발생하는 스트링 선택 전 압 발생기; 및 상기 독출 전압을 발생하는 독출 전압 발생기를 포함할 수 있다.
상기 스트링 선택 전압 발생기는, 제어 클럭 신호에 기초하여 상기 스트링 선택 전압을 발생하는 차지 펌프; 상기 스트링 선택 전압과 기준 전압에 기초하여 비교신호를 발생하는 비교기; 및 클럭 신호 및 상기 비교 신호에 기초하여 상기 제어 클럭 신호를 출력하는 논리 연산 소자를 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플래시 메모리 장치의 데이터 독출 방법에 따라, 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 공통 소스 라인에 전기적으로 연결한다. 행 어드레스 신호 및 독출 전압에 기초하여 복수의 워드 라인들 중에서 독출 메모리 셀이 연결된 하나의 워드 라인을 선택한다. 스트링 선택 전압에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어한다.
상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는, 상기 독출 메모리 셀이 프로그램된 오프-셀인 경우에 상기 스트링 선택 트랜지스터를 턴오프시켜 상기 낸드 스트링과 상기 비트 라인을 전기적으로 차단하는 단계를 포함할 수 있다. 또한, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는, 상기 독출 메모리 셀이 프로그램되지 않은 온-셀인 경우에 상기 스트링 선택 트랜지스터를 턴온시켜 상기 낸드 스트링과 상기 비트 라인을 전기적으로 연결하는 단계를 더 포함할 수 있다.
상기 스트링 선택 전압은 상기 독출 전압보다 작게 설정될 수 있다. 더욱 상세하게는, 상기 스트링 선택 전압은 독출 동작을 위한 비트 라인 전압과 상기 스 트링 선택 트랜지스터의 문턱 전압의 합보다 작게 설정될 수 있다.
상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는, 선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 독출 동작을 위한 상기 비트 라인 전압이 안정화되기 위한 지연시간이 경과한 후 상기 스트링 선택 전압을 상기 스트링 선택 라인으로 출력하는 단계를 포함할 수 있다.
상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는, 제어 클럭 신호에 기초하여 상기 스트링 선택 전압을 출력하는 단계; 상기 스트링 선택 전압과 기준 전압에 기초하여 비교신호를 발생하는 단계; 및 클럭 신호 및 상기 비교 신호에 기초하여 상기 제어 클럭 신호를 출력하는 단계를 포함할 수 있다.
상기 낸드 스트링을 공통 소스 라인에 전기적으로 연결하는 단계는, 워드 라인 인에이블 신호에 응답하여 상기 독출 전압을 상기 접지 선택 트랜지스터의 게이트에 인가하는 단계를 포함할 수 있다. 또한, 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택하는 단계는, 상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택된 워드 라인으로 접지 전압을 출력하는 단계; 및 상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택되지 않은 워드 라인으로 상기 독출 전압을 출력하는 단계를 포함할 수 있다. 이 경우, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는, 선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 비트 라인 전압이 안정화되기 위한 지연시간만큼 상기 워드 라인 인에이블 신호를 지연시키는 단계; 및 상기 지연된 워드 라인 인에이블 신호에 응답하여 상기 스트링 선택 전압을 상기 스트링 선택 트랜지 스터의 게이트에 인가하는 단계를 포함할 수 있다.
따라서, 프로그램된 오프-셀의 독출 동작시 스트링 선택 트랜지스터를 턴오프시킴으로써, 메모리 셀의 채널에 부우스트 전압의 발생을 유도하여 독출 교란을 감소하고 데이터 독출 오류를 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안될 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 플래시 메모리 장치(400)는 메모리 셀 어레이(410), 행 선택 회로(420) 및 전압 발생 회로(430)를 포함한다. 플래시 메모리 장치에 일반적으로 포함되는 페이지 버퍼 블록, 열 선택 회로 및 컨트롤러 등은 당업자에게 잘 알려져 있으므로 도시를 생략한다.
메모리 셀 어레이(410)는 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함한다.
메모리 셀 어레이(410)는 열 방향으로 신장된 복수의 낸드 스트링으로 구성된다. 낸드 스트링은 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어지고, 서로 다른 낸드 스트링들에 속하는 복수의 메모리 셀들이 각각의 워드 라인(WL1, WL2,..., WLm)에 공통으로 연결된다. 각 스트링 선택 트랜지스터의 드레인은 열 방향으로 신장된 복수의 비트 라인들(BL1, BL2, ..., BLn)과 각각 연결되고, 각 접지 선택 트랜지스터의 소스는 공통 소스 라인(CSL)에 연결된다.
상기 스트링 선택 트랜지스터는 독출 동작시 스트링 선택 전압(VSSL)에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어한다. 도 1의 메모리 셀 어레이(100)에 포함된 스트링 선택 트랜지스터가 독출 메모리 셀의 프로그램 여부에 관계없이 독출 동작시 항상 턴온되는 것과는 다르게, 도 4의 메모리 셀 어레이(400)에 포함된 스트링 선택 트랜지스터는 독출 메모리 셀이 프로그램된(programmed) 오프-셀(off-cell)인가 또는 프로그램되지 않은(즉, 소거된(erased) 상태의) 온-셀(on-cell)인가에 따라 낸드 스트링과 비트 라인 사이의 전기적인 연결을 제어한다.
더욱 상세하게는, 상기 스트링 선택 트랜지스터는 독출 메모리 셀이 프로그램된 오프-셀인 경우에 턴오프되어 상기 낸드 스트링과 상기 비트 라인을 전기적으로 차단한다. 또한, 상기 스트링 선택 트랜지스터는 상기 독출 메모리 셀이 프로그램되지 않은 온-셀인 경우에는 턴온되어 상기 낸드 스트링과 상기 비트 라인을 전기적으로 연결한다.
행 선택 회로(420)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL1, WL2, ..., WLM)을 통하여 메모리 셀 어레이(410)와 연결된다. 행 선택 회로(420)는 독출 동작시 행 어드레스 신호(ADDX) 및 독출 전압(VREAD)에 기초하여 복수의 워드 라인들(WL1, WL2, ..., WLM) 중 독출 메모리 셀이 연결된 하나의 워드 라인을 선택한다.
전압 발생 회로(430)는 스트링 선택 전압(VSSL) 및 독출 전압(VREAD)을 발생한다. 도 1의 플래시 메모리 장치(100)와는 다르게, 도 4의 플래시 메모리 장치(400)는 독출 전압 발생기(450)외에 스트링 선택 전압 발생기(440)를 더 포함한다.
도 5는 도 4의 행 선택 회로의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 행 선택 회로(420)는 스트링 선택 패스 게이트(421), 행 디코더(422), 접지 선택 패스 게이트(423) 및 지연부(424)를 포함할 수 있다.
행 선택 회로(420)는, 선택되지 않은 워드 라인으로 인가되는 독출 전압(VREAD) 및 비트 라인 전압이 안정화되기(developed) 위한 지연시간(TD)이 경과한 후 스트링 선택 전압(VSSL)을 스트링 선택 라인(SSL)으로 출력한다.
접지 선택 패스 게이트(423)는 워드 라인 인에이블 신호(ENWL)에 응답하여 독출 전압(VREAD)을 접지 선택 라인(GSL)으로 출력한다. 따라서, 접지 선택 라인(GSL)이 게이트에 연결된 접지 선택 트랜지스터가 턴온되어 낸드 스트링과 공통 소스 라인이 전기적으로 연결된다.
행 디코더(422)는 워드 라인 인에이블 신호(ENWL) 및 행 어드레스 신호(ADDX)에 응답하여, 선택된 워드 라인으로 접지 전압을 출력하고 선택되지 않은 워드 라인으로 독출 전압(VREAD)을 출력한다.
지연부(424)는 워드 라인 인에이블 신호(ENWL)를 상기 지연시간(TD)만큼 지연시켜 출력하고, 스트링 선택 패스 게이트(421)는 상기 지연된 워드 라인 인에이블 신호에 응답하여 스트링 선택 전압(VSSL)을 스트링 선택 라인(SSL)으로 출력한다.
상기 워드 라인 인에이블 신호(ENWL)는, 그 명칭 여하에 불구하고 독출 동작시 워드 라인의 선택을 위한 전압의 출력 시점을 결정하기 위한 제어 신호를 의미한다.
도 6은 도 4의 스트링 선택 전압 발생기의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 스트링 선택 전압 발생기(440)는 차지 펌프(441), 비교기(442) 및 논리 연산 소자(443)를 포함한다.
차지 펌프(441)는 제어 클럭 신호(CTLCLK)에 기초하여 스트링 선택 전압(VSSL)을 출력한다. 비교기(442)는 스트링 선택 전압(VSSL)과 기준 전압(VREF)에 기초하여 비교신호(COM)를 발생한다.
논리 연산 소자(443)는 클럭 신호(CLK) 및 비교 신호(COM)에 기초하여 차지 펌프(441)의 승압 동작을 제어하기 위한 제어 클럭 신호(CTLCLK)를 출력한다.
통상 차지 펌프는 클럭 신호에 응답하여 전원 전압을 승압하여 고전압을 발생한다. 도 2의 예에서, 비교기(442)는 스트링 선택 전압(VSSL)이 목표값보다 작은 경우 논리 하이 레벨을 갖고 큰 경우 논리 로우 레벨을 갖는 비교 신호(COM)를 발생한다. 이 경우, 논리 연산 소자(443)는 NAND 게이트(NAND GATE)로 구성되고, 제어 클럭 신호(CTLCLK)는 스트링 선택 전압(VSSL)이 목표값보다 작은 경우에는 클럭 신호(CLK)와 동일한 논리 레벨을 갖고, 스트링 선택 전압(VSSL)이 목표값보다 큰 경우에는 논리 로우 레벨을 계속 유지한다. 따라서, 차지 펌프(441)는 이러한 제어 클럭 신호(CTLCLK)에 응답하여 스트링 선택 전압(VSSL)의 목표값을 유지할 수 있다.
도 6에 나타낸 바와 같이, 차지 펌프(441)에서 출력되는 스트링 선택 전압(VSSL)은 분배 저항들(R1, R2)의 저항비에 의해 분압되어 비교기(442)에 제공될 수 있다. 이 경우, 상기 기준 전압(VREF)은 스트링 선택 전압(VSSL)의 목표값에 상기 저항비를 곱한 값으로 설정된다. 여기서, 기준 전압(VREF)은 모드 레지스터 셋(MRS) 신호로서 제공될 수도 있다. 한편, 비교기(442)의 동작은 분배 저항(R2)과 접지 사이에 연결된 트랜지스터(444)의 게이트로 인가되는 제어 신호(ENCOM)에 의해 제어될 수 있다.
이하, 도 7 및 도 8을 참조하여, 도 4의 플래시 메모리 장치의 동작을 더욱 상세히 설명한다.
도 7은 도 4의 플래시 메모리 장치의 독출 동작을 설명하기 위한 낸드 스트링의 회로도이다.
독출 동작을 설명하기 위하여, 복수의 낸드 스트링들 중에서 두 개의 낸드 스트링들만이 도 7에 도시되어 있다. 선택된 워드 라인(WL2)에 연결된 독출 메모리 셀(CT21)은 프로그램된 오프-셀(off-cell)이고 동일한 워드 라인(WL2)에 연결된 독출 메모리 셀(CT22)은 프로그램되지 않은(즉, 소거된 상태로 남아 있는) 온-셀(on-cell)이다.
일반적으로, 메모리 셀 어레이는 복수의 블록으로 구분되며 각 블록은 복수의 낸드 스트링들을 포함한다. 열 방향으로 신장된 복수의 낸드 스트링들이 동일한 블록 내에서 행 방향으로 배치된다. 인접한 낸드 스트링과의 간섭을 차단하기 위하여, 복수의 낸드 스트링들은 홀수 번째 낸드 스트링들들과 짝수 번째 낸드 스트링들로 구분되어 교호적으로 동작할 수 있다. 이러한 메모리 셀 어레이의 구조인 경우에, 도 7에 도시된 두 개의 낸드 스트링들은 두 개의 짝수 번째 낸드 스트링들(또는 두 개의 홀수 번째 낸드 스트링들)을 나타낸다.
독출 메모리 셀들(CT21, CT22)의 프로그램 상태(즉, 저장된 데이터)를 판독 하기 위하여, 독출 메모리 셀들(CT21, CT22)이 연결된 선택된 워드 라인(WL2)에는 0V가 인가되고, 선택되지 않은 워드 라인들(WL1, WLm)에는 독출 전압(VREAD)이 인가된다. 또한, 접지 선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)으로 독출 전압(VREAD)이 인가되어 낸드 스트링과 공통 소스 라인(CSL)을 전기적으로 연결한다.
도 2의 스트링 선택 트랜지스터의 게이트에 독출 전압(VREAD)이 인가되는 것과는 다르게, 도 7의 스트링 선택 트랜지스터의 게이트에는 스트링 선택 전압(VSSL)이 인가된다.
도 7에 나타낸 바와 같이, 독출 메모리 셀(CT21)이 프로그램된 오프-셀인 경우, 독출 메모리 셀(CT21)의 트랜지스터가 턴오프되어 드레인과 소스를 전기적으로 차단한다. 또한, 스트링 선택 트랜지스터(SST) 역시 턴오프되어 드레인과 소스를 전기적으로 차단한다. 따라서, 독출 메모리 셀(CT21)과 비트 라인(BL1) 사이의 제 2 경로(72)는 플로팅 상태가 된다. 여기서, 제 2 경로는 독출 메모리 셀(CT21)과 비트 라인(BL1) 사이에 있는 메모리 셀들의 드레인, 소스 및 채널에 의해 전기적으로 연결된 도전 경로를 말한다. 한편, 독출 메모리 셀(CT21)과 공통 소스 라인 사이(CSL)의 제 1 경로(71)의 전압은 접지 선택 트랜지스터(GST1)가 턴온되므로 공통 소스 라인(CSL)의 전압(예를 들어, 0V)이 된다. 플로팅된 제 2 경로, 즉, 독출 메모리 셀과 비트 라인 사이에 있는 메모리 셀들의 채널은 독출 전압(VREAD)이 인가됨에 따라 부우스트 전압(VBST)으로 충전된다. 상기 부우스트 전압(VBST)에 대해서는 도 9를 참조하여 후술하기로 한다.
오프-셀의 독출 동작시, 도 2의 스트링 선택 트랜지스터가 턴온됨으로써 낸드 스트링과 비트 라인을 전기적으로 연결하는 것과는 달리, 도 7의 스트링 선택 트랜지스터는 오프-셀의 독출 동작시 턴오프되어 낸드 스트링과 비트 라인을 전기적으로 차단한다. 따라서, 독출 메모리 셀과 비트 라인 사이에 있는 메모리 셀들의 채널에 부우스트 전압(VBST)의 발생이 유도될 수 있다. .
한편, 독출 메모리 셀(CT22)이 프로그램되지 않은(즉, 소거된 상태의) 온-셀인 경우, 독출 메모리 셀(CT22)의 셀 트랜지스터가 턴온되어 채널이 형성되고, 드레인과 소스를 전기적으로 연결한다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 모두 턴온된다. 따라서, 공통 소스 라인(CSL)으로부터 비트 라인(BL2)에 이르는 제 3 경로(73)는 공통 소스 라인(CSL)의 전압(예를 들어, 0V)이 된다.
도 8은 도 4의 플래시 메모리 장치의 독출 동작을 설명하기 위한 전압 파형도이다.
도 8의 예에서, 공통 소스 라인(SSL)에는, 예를 들어, 0V의 접지 전압이 인가되고, 시간 t1에서, 선택되지 않은 워드 라인(WL, unselected)에는, 예를 들어, 약 4~5V의 독출 전압(VREAD)이 인가되며, 선택된 워드 라인(WL, selected)에는 0V의 전압이 인가된다. 한편, 접지 선택 라인(GSL)을 통하여 상기 독출 전압(VREAD)이 접지 선택 트랜지스터(GST)의 게이트에 인가되어 낸드 스트링과 공통 소스 라인(CSL)을 전기적으로 연결한다.
한편, 스트링 선택 라인(SSL)을 통하여 스트링 선택 전압(VSSL)이 접지 선택 트랜지스터(GST)의 게이트에 인가된다. 스트링 선택 전압(VSSL)은 오프-셀의 독출시 스트링 선택 트랜지스터(SST)가 턴오프될 수 있도록 비트 라인 전압(VBL2)과 스트링 선택 트랜지스터(SST1)의 문턱 전압(VTH)의 합보다 작게 설정된다.
도 8에 나타낸 바와 같이, 스트링 선택 전압(VSSL)은 지연시간(TD)이 경과한 후 스트링 선택 라인(SSL)을 통하여 스트링 선택 트랜지스터(SST)의 게이트에 인가될 수 있다. 상기 지연시간(TD)은 선택되지 않은 워드 라인으로 인가되는 상기 독출 전압(VREAD) 및 비트 라인 전압(VBL2)이 일정한 레벨로 안정화되기(developed) 위해 필요한 시간에 해당한다.
도 1의 플래시 메모리 장치(100)에서 독출 메모리 셀의 프로그램 여부에 관계없이 스트링 선택 트랜지스터가 항상 턴온되는 것과는 달리. 도 4의 플래시 메모리 장치(400)에서, 스트링 선택 트랜지스터는 독출 메모리 셀이 오프-셀인 경우에는 턴오프되고, 독출 메모리 셀이 온-셀인 경우에는 턴온된다. 따라서, 프로그램된 오프-셀의 독출 동작시 낸드 스트링과 비트 라인 사이의 전기적인 연결을 차단함으로써 부우스트 전압의 발생을 유도하여 독출 교란을 감소하고 데이터 독출 오류를 감소시킬 수 있다.
이하, 도 9 및 도 10을 참조하여 채널의 부우스트 전압(VBST) 및 독출 동작시의 채널 상태를 설명한다.
도 9 및 도 10은 도 4의 플래시 메모리 장치에서 독출 동작시의 채널 상태를 설명하기 위한 메모리 셀의 단면도이다.
도 9를 참조하면, 메모리 셀을 형성하기 위하여, 기판의 상부에 소오스(S)와 드레인(D)이 형성되고, 소오스(S)와 드레인(D) 사이의 기판 위에 제어 게이트(CG: control gate) 와 부유 게이트(FG: floating gate)가 적층된다. 제어 게이트(CG)와 부유 게이트(FG) 사이에는 ONO(oxide/nitride/oxide)막과 같은 유전층이 개재되고 부유 게이트(FG)와 기판 상면 사이에는 터널링 산화막이 개재된다. 유전층과 터널링 산화막은 각각의 커패시턴스(CONO, CT)를 갖는다.
제어 게이트(CG)에 독출 전압(VREAD)이 인가되면 소오스(S)와 드레인(D) 사이의 기판 상부에 채널이 형성된다. 기판 전압(VB)이 인가되는 기판과 채널 사이의 커패시턴스를 C1이라 하고, 채널과 제어 게이트(CG) 사이의 등가 커패시턴스를 C2라 하면, 커플링 계수 r은 수학식 1과 같이 표현된다.
r = C2 / (C1+C2)
메모리 셀의 프로그램 여부에 따라 부유 게이트(FG)의 전하 분포가 달라진다. 따라서, 프로그램된 오프-셀의 커플링 계수(r1)와 소거된 상태의 온-셀의 커플링 계수(r2)가 달라지게 된다.
선택되지 않은 워드 라인을 통하여 메모리 셀의 게이트에 독출 전압(VREAD)이 인가되면, 독출 메모리 셀이 오프-셀인 경우에 스트링 선택 트랜지스터와 상기 독출 메모리 셀 사이에 있는 메모리 셀들의 드레인, 소오스 및 채널들은 플로팅되고, 수학식 2로 표현되는 부우스트 전압(VBST)으로 충전된다.
VBST = VREAD·(M·r1 + N·r2)/(M+N)
여기서, M 및 N은 제 2 경로(22) 상에 포함된, 프로그램된 온-셀과 프로그램되지 않은 오프-셀의 각각의 개수이고, r1 및 r2는 프로그램된 온-셀과 프로그램되지 않은 오프-셀의 각각의 커플링 계수(coupling ratio)이다.
도 9에는 오프-셀의 독출시 상기 오프-셀과 스트링 선택 트랜지스터 사이에 있는 메모리 셀의 채널 상태가 도시되어 있다. 제어 게이트(CG)에 인가되는 독출 전압(VREAD)에 의하여 메모리 셀의 채널에는 상기 설명한 바와 같이 부우스트 전압(VBST)의 발생이 유도된다. 따라서, 플로팅 게이트(FG)와 채널 간의 전압차가 감소됨으로써 독출 교란이 감소될 수 있다.
도 10에는 온-셀의 독출 동작시 선택되지 않은 워드 라인에 연결된 메모리 셀의 채널 상태가 도시되어 있다. 이 경우, 공통 소스 라인과 비트 라인이 낸드 스트링에 의해 전기적으로 연결되므로 비트 라인 전압을 공통 소스 라인의 전압(예를 들어, 0V)으로 변화시키고, 이와 같은 비트 라인 전압의 변화를 감지하여 독출 메모리 셀이 온-셀임을 판독할 수 있다.
도 11은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 데이터 독출 방법을 나타내는 흐름도이다.
도 11의 데이터 독출 방법에 따르면, 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링이 공통 소스 라인에 전기적으로 연결된다(단계 S100). 행 어드레스 신호 및 독출 전압에 기초하여 복수의 워드 라인들 중에서 독출 메모리 셀이 연결된 하나의 워드 라인이 선택된다(S200). 스트링 선택 전압에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결이 제어된다(S300).
상기 낸드 스트링을 공통 소스 라인에 전기적으로 연결(S100)하기 위하여, 워드 라인 인에이블 신호에 응답하여 상기 독출 전압을 상기 접지 선택 트랜지스터의 게이트에 인가할 수 있다. 또한, 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택(S200)하기 위하여, 상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택된 워드 라인으로 접지 전압을 출력하고, 상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택되지 않은 워드 라인으로 상기 독출 전압을 출력한다.
상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계(S300)는, 선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 독출 동작을 위한 비트 라인 전압이 안정화되기 위한 지연시간만큼 상기 워드 라인 인에이블 신호를 지연시키는 단계 및 상기 지연된 워드 라인 인에이블 신호에 응답하여 상기 스트링 선택 전압을 상기 스트링 선택 트랜지스터의 게이트에 인가하는 단계를 포함할 수 있다.
상기 독출 메모리 셀이 프로그램된 오프-셀인 경우에 상기 스트링 선택 트랜지스터가 턴오프된다. 이에 의해, 상기 낸드 스트링과 상기 비트 라인이 전기적으로 차단되고, 따라서, 독출 메모리 셀과 스트링 선택 트랜지스터 사이의 메모리 셀들의 채널에 부우스트 전압의 발생을 유도하여 독출 교란을 방지할 수 있다. 한편, 상기 독출 메모리 셀이 프로그램되지 않은 온-셀인 경우에 상기 스트링 선택 트랜지스터를 턴온시켜 상기 낸드 스트링과 상기 비트 라인이 전기적으로 연결된 다.
이와 같이, 독출 메모리 셀의 프로그램 여부에 따라 스트링 선택 트랜지스터의 스위칭 동작을 제어하기 위하여 스트링 선택 전압은 독출 전압보다 작게 설정된다. 스트링 선택 전압은 비트 라인 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 합보다 작게 설정될 수 있다.
선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 독출 동작을 위한 비트 라인 전압이 안정화되기 위한 지연시간이 경과한 후, 상기 스트링 선택 전압이 상기 스트링 선택 라인으로 출력될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 데이터 독출 방법은, 프로그램된 오프-셀의 독출 동작시 스트링 선택 트랜지스터를 턴오프시킴으로써, 메모리 셀의 채널에 부우스트 전압의 발생을 유도하여 독출 교란을 감소하고 데이터 독출 오류를 감소시킬 수 있다.
나아가, 본 발명의 일 실시예에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 데이터 독출 방법은, 스트링 선택 전압을 낮은 전압으로 설정함으로써, 메모리 셀이 열화되는(degenerated) 것을 방지하고 독출 동작시의 전력 소모를 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims (21)

  1. 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함하고, 상기 스트링 선택 트랜지스터는 독출 동작시 스트링 선택 전압에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 메모리 셀 어레이;
    스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 독출 동작시 행 어드레스 신호 및 독출 전압에 기초하여 상기 복수의 워드 라인들 중 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택하는 행 선택 회로; 및
    상기 스트링 선택 전압 및 상기 독출 전압을 발생하는 전압 발생 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서, 상기 스트링 선택 트랜지스터는,
    상기 독출 메모리 셀이 프로그램된 오프-셀인 경우에 턴오프되어 상기 낸드 스트링과 상기 비트 라인을 전기적으로 차단하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서, 상기 스트링 선택 트랜지스터는,
    상기 독출 메모리 셀이 프로그램되지 않은 온-셀인 경우에 턴온되어 상기 낸 드 스트링과 상기 비트 라인을 전기적으로 연결하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 스트링 선택 전압은 상기 독출 전압보다 작은 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 스트링 선택 전압은 독출 동작을 위한 비트 라인 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 합보다 작은 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 5 항에 있어서, 상기 행 선택 회로는,
    선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 독출 동작을 위한 상기 비트 라인 전압이 안정화되기 위한 지연시간이 경과한 후 상기 스트링 선택 전압을 상기 스트링 선택 라인으로 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서, 상기 행 선택 회로는,
    워드 라인 인에이블 신호에 응답하여 상기 독출 전압을 상기 접지 선택 라인 으로 출력하는 접지 선택 패스 게이트;
    상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택된 워드 라인으로 접지 전압을 출력하고 선택되지 않은 워드 라인으로 상기 독출 전압을 출력하는 행 디코더;
    상기 워드 라인 인에이블 신호를 상기 지연시간만큼 지연시켜 출력하는 지연부; 및
    상기 지연된 워드 라인 인에이블 신호에 응답하여 상기 스트링 선택 전압을 상기 스트링 선택 라인으로 출력하는 스트링 선택 패스 게이트를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 1 항에 있어서, 상기 전압 발생 회로는,
    상기 스트링 선택 전압을 발생하는 스트링 선택 전압 발생기; 및
    상기 독출 전압을 발생하는 독출 전압 발생기를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서, 상기 스트링 선택 전압 발생기는,
    제어 클럭 신호에 기초하여 상기 스트링 선택 전압을 출력하는 차지 펌프;
    상기 스트링 선택 전압과 기준 전압에 기초하여 비교신호를 발생하는 비교기; 및
    클럭 신호 및 상기 비교 신호에 기초하여 상기 제어 클럭 신호를 출력하는 논리 연산 소자를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 9 항에 있어서, 상기 기준 전압은,
    독출 동작을 위한 비트 라인 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 합보다 상기 스트링 선택 전압이 작게 되도록 설정된 것을 특징으로 하는 플래시 메모리 장치.
  11. 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 공통 소스 라인에 전기적으로 연결하는 단계;
    행 어드레스 신호 및 독출 전압에 기초하여 복수의 워드 라인들 중에서 독출 메모리 셀이 연결된 하나의 워드 라인을 선택하는 단계; 및
    스트링 선택 전압에 기초하여 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계를 포함하는 플래시 메모리 장치의 데이터 독출 방법
  12. 제 11 항에 있어서, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는,
    상기 독출 메모리 셀이 프로그램된 오프-셀인 경우에 상기 스트링 선택 트랜지스터를 턴오프시켜 상기 낸드 스트링과 상기 비트 라인을 전기적으로 차단하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  13. 제 12 항에 있어서, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는,
    상기 독출 메모리 셀이 프로그램되지 않은 온-셀인 경우에 상기 스트링 선택 트랜지스터를 턴온시켜 상기 낸드 스트링과 상기 비트 라인을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  14. 제 11 항에 있어서,
    상기 스트링 선택 전압은 상기 독출 전압보다 작은 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  15. 제 11 항에 있어서,
    상기 스트링 선택 전압은 독출 동작을 위한 비트 라인 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 합보다 작은 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  16. 제 15 항에 있어서, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는,
    선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 독출 동작을 위한 상기 비트 라인 전압이 안정화되기 위한 지연시간이 경과한 후 상기 스트링 선택 전압을 상기 스트링 선택 라인으로 출력하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  17. 제 11 항에 있어서, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는,
    제어 클럭 신호에 기초하여 상기 스트링 선택 전압을 출력하는 단계;
    상기 스트링 선택 전압과 기준 전압에 기초하여 비교신호를 발생하는 단계; 및
    클럭 신호 및 상기 비교 신호에 기초하여 상기 제어 클럭 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  18. 제 17 항에 있어서, 상기 기준 전압은,
    독출 동작을 위한 비트 라인 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 합보다 상기 스트링 선택 전압이 작게 되도록 설정된 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  19. 제 11 항에 있어서, 상기 낸드 스트링을 공통 소스 라인에 전기적으로 연결하는 단계는,
    워드 라인 인에이블 신호에 응답하여 상기 독출 전압을 상기 접지 선택 트랜지스터의 게이트에 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  20. 제 19 항에 있어서, 상기 독출 메모리 셀이 연결된 하나의 워드 라인을 선택하는 단계는,
    상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택된 워드 라인으로 접지 전압을 출력하는 단계; 및
    상기 워드 라인 인에이블 신호 및 상기 행 어드레스 신호에 응답하여, 선택되지 않은 워드 라인으로 상기 독출 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
  21. 제 20 항에 있어서, 상기 낸드 스트링과 비트 라인과의 전기적인 연결을 제어하는 단계는,
    선택되지 않은 워드 라인으로 인가되는 상기 독출 전압 및 비트 라인 전압이 안정화되기 위한 지연시간만큼 상기 워드 라인 인에이블 신호를 지연시키는 단계; 및
    상기 지연된 워드 라인 인에이블 신호에 응답하여 상기 스트링 선택 전압을 상기 스트링 선택 트랜지스터의 게이트에 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 데이터 독출 방법.
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