KR101036976B1 - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

메모리 스트링들은, 기판에 수직하는 방향으로 연장되는 원주부를 포함하는 제1 반도체층과, 원주부의 측면을 둘러싸도록 형성된 제1 전하 축적층과, 제1 전하 축적층을 둘러싸도록 형성된 제1 도전층을 포함한다. 제1 선택 트랜지스터들은, 원주부의 상면으로부터 상향 연장되는 제2 반도체층과, 제2 반도체층의 측면을 둘러싸도록 형성된 제2 전하 축적층과, 제2 전하 축적층을 둘러싸도록 형성된 제2 도전층을 포함한다. 비휘발성 반도체 기억 장치는, 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 메모리 스트링들 중 하나의 미선택(unselected) 메모리 스트링에 연결된 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 제2 전하 축적층에 전하들이 축적되게 하는 제어 회로를 더 포함한다.
Figure R1020090109534
비휘발성 반도체 기억 장치, 전하 축적층, 메모리 스트링, 선택 트랜지스터

Description

비휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 전기적으로 재기입가능한 비휘발성 반도체 기억 장치에 관한 것이다.
관련 출원에 대한 상호 참조
본 출원은 2008년 11월 14일자로 출원된 일본 특허출원번호 제2008-291779호에 기초하며 이 우선권을 주장하며, 그 전체 내용은 본 명세서에서 원용된다.
종래에는, 장치들을 실리콘 기판 상의 2차원 평면에 집적함으로써 LSI를 형성하였다. 각 장치에 대한 치수를 저감(개량)하여 메모리 기억 용량을 증가시켜야 하지만, 최근에는 비용과 기술이라는 관점에서 볼 때 이러한 개량은 도전에 직면하고 있다. 이러한 개량을 위해서는 포토리소그래피 기술이 더 개선되어야 한다. 그러나, 현재 이용가능한 ArF 침전 리소그래피 기술에서는, 예를 들어, 분해능 한계가 약 40nm 설계 룰에 이르게 되었으며 이에 따라 추가 개량을 위해서는 EUV 노광 장치가 도입되어야 한다. 그러나, EUV 노광 장치는 비싸 비용 면에서 볼 때 실현불가능하다. 또한, 이러한 개량이 달성된다면, 구동 전압의 크기를 조절할 수 없는 한, 장치들 간의 항복 전압에서와 같이 물리적 개선 한계에 이르게 될 것이라 고 추정된다. 즉, 장치 동작 자체에 결함이 발생할 가능성이 있다.
따라서, 최근에는 메모리 장치들의 집적을 개선하고자 메모리 셀들이 3차원으로 배치된 반도체 기억 장치들이 많이 제안되어 왔다(예를 들어, 특허 문헌 1: 일본 특허공개번호 제2007-266143호, 특허 문헌 2: 미국 특허번호 제5599724호, 특허 문헌 3: 미국 특허번호 제5707885호 참조).
메모리 셀들이 3차원으로 배치된 종래의 반도체 기억 장치들 중 하나는 실린더형 구조의 트랜지스터를 이용한다(예를 들어, 특허 문헌 1 내지 3 참조). 이렇게 실린더형 구조의 트랜지스터를 이용하는 반도체 기억 장치에는, 게이트 전극들에 대응하는 다수의 적층(laminated) 도전층 및 기둥 형상의 원주형 반도체(pillar-like column semiconductor)가 배치된다. 원주형 반도체들의 각각은 트랜지스터들의 각각의 채널(바디)부로서 기능한다. 전하를 축적할 수 있는 메모리 게이트 절연층들은 원주형 반도체들 주위에 배치된다. 적층 도전층들, 원주형 반도체들, 메모리 게이트 절연층들을 포함하는 이러한 구성을 "메모리 스트링"이라 칭한다.
전술한 메모리 스트링들을 구비하는 반도체 기억 장치에 대해서는, 선택된 메모리 스트링으로부터 데이터를 보다 정밀하게 판독할 필요가 있다.
본 발명의 일 양태는, 복수의 메모리 스트링 - 복수의 메모리 스트링의 각각은 직렬로 연결된 복수의 전기적으로 재기입가능한 메모리 셀을 구비함 - 과, 각 메모리 스트링들의 일단에 연결된 복수의 제1 선택 트랜지스터를 포함하고, 메모리 스트링들의 각각은, 기판에 수직하는 방향으로 연장되는 원주부를 포함하는 제1 반도체층과, 원주부의 측면을 둘러싸도록 형성된 제1 전하 축적층과, 제1 전하 축적층과 원주부의 측면을 둘러싸도록 형성된 제1 도전층 - 제1 도전층은 메모리 셀들의 각각의 제어 전극으로서 기능함 - 을 포함하고, 제1 선택 트랜지스터들의 각각은, 원주부의 상면으로부터 상향 연장되는 제2 반도체층과, 제2 반도체층의 측면을 둘러싸도록 형성된 제2 전하 축적층과, 제2 전하 축적층과 제2 반도체층의 측면을 둘러싸도록 형성된 제2 도전층 - 제2 도전층은 제1 선택 트랜지스터들의 각각의 제어 전극으로서 기능함 - 을 포함하는, 비휘발성 반도체 기억 장치를 제공하고, 이 비휘발성 반도체 기억 장치는, 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 제2 전하 축적층에 전하들을 축적시키도록 구성된 제어 회로를 더 포함한다.
본 발명의 다른 일 양태는, 복수의 메모리 스트링 - 복수의 메모리 스트링의 각각은 직렬로 연결된 전기적으로 재기입가능한 복수의 메모리 셀을 포함함 - 과, 각 메모리 스트링들의 일단에 연결된 복수의 제1 선택 트랜지스터를 포함하고, 메모리 스트링들의 각각은, 기판에 수직하는 방향으로 연장되는 원주부를 포함하는 제1 반도체층과, 원주부의 측면을 둘러싸도록 형성된 제1 전하 축적층과, 제1 전하 축적층과 원주부의 측면을 둘러싸도록 형성되며 메모리 셀들의 각각의 제어 전극으로서 기능하는 제1 도전층을 포함하고, 제1 선택 트랜지스터들의 각각은, 원주부의 밑면으로부터 하향 연장되는 제2 반도체층과, 제2 반도체층의 측면을 둘러싸도록 형성된 제2 전하 축적층과, 제2 전하 축적층과 제2 반도체층의 측면을 둘러싸도록 형성되고 제1 선택 트랜지스터들의 각각의 제어 전극으로서 기능하는 제2 도전층을 포함하는 비휘발성 반도체 기억 장치를 제공하고, 이 비휘발성 반도체 기억 장치는, 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 제2 전하 축적층에 전하들을 축적시키도록 구성된 제어 회로를 더 포함한다.
본 발명에 따르면, 비휘발성 반도체 기억 장치에 있어서, 고 집적을 달성할 수 있고, 보다 적은 비용으로 제조될 수 있으며, 누설 전류를 억제하여 보다 정밀한 판독 동작이 가능해진다.
이하, 첨부 도면을 참조하여 비휘발성 반도체 메모리 장치의 실시예들을 설명한다.
[제1 실시예]
(제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 구성)
이하, 도 1을 참조하여 제1 실시예에 따른 비휘발성 반도체 장치(100)의 구성을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 장치(100)의 블록도이다.
도 1에 도시한 바와 같이, 제1 실시예의 비휘발성 반도체 장치(100)는 메모리 셀 어레이(11), 로우 디코더들(12, 13), 감지 증폭기(14), 컬럼 디코더(15), 및 제어 신호 생성부(고전압 생성부; 16)를 포함한다.
메모리 셀 어레이(11)는 데이터를 전기적으로 기억하기 위한 메모리 트랜지스터들(MTr)을 구비한다. 로우 디코더들(12, 13)은 캡처된 블록 어드레스 신호들과 게이트 어드레스 신호들을 디코딩한다. 로우 디코더들(12, 13)은 메모리 셀 어레이(11)도 제어한다. 감지 증폭기(14)는 메모리 셀 어레이(11)로부터의 데이터를 판독한다. 컬럼 디코더(15)는 컬럼 어드레스 신호들을 디코딩하며 감지 증폭기(14)를 제어한다. 제어 신호 생성부(16)는 기준 전압을 부스팅하여 기입 및 소거 동작시 필요한 고전압을 생성한다. 게다가, 제어 신호 생성부(16)는 로우 디코더들(12, 13), 감지 증폭기(14), 컬럼 디코더(15)를 제어하기 위한 제어 신호를 생성한다.
이하, 도 2 내지 도 4를 참조하여 메모리 셀 어레이(11)의 회로 구성과 적 층(lamination) 구조를 설명한다. 도 2는 메모리 셀 어레이(11)의 개략적인 사시도이다. 도 3은 도 2의 확대도이다. 도 4는 도 3의 단면도이다. 여기서, 로우 방향은 적층 방향에 직교하는 방향을 나타내고, 컬럼 방향은 적층 방향과 로우 방향에 직교하는 다른 방향을 나타낸다. 도 3에는 배선들 간에 배치된 층간 절연층이 생략되어 있다는 점에 주목한다.
도 2에 도시한 바와 같이, 메모리 셀 어레이(11)는 복수의 메모리 블록(MB)을 구비한다. 메모리 블록들(MB)은 반도체 기판(Ba)(도시하지 않음) 상에 컬럼 방향으로 배치된다. 다시 말하면, 반도체 기판(Ba) 상의 소정의 각 영역에 대하여 하나의 메모리 블록(MB)이 형성된다.
도 2에 도시한 바와 같이, 각 메모리 블록(MB)은 복수의 메모리 스트링(MS), 소스측 선택 트랜지스터들(SSTr), 및 드레인측 선택 트랜지스터들(SDTr)을 포함한다. 각 메모리 스트링(MS)은 직렬로 연결된 메모리 트랜지스터들(MTr1 내지 MTr4)을 포함한다. 각 드레인측 선택 트랜지스터(SDTr)는 각 메모리 스트링(MS)의 일단(메모리 트랜지스터(MTr4))에 연결된다. 각 소스측 선택 트랜지스터(SSTr)는 각 메모리 스트링(MS)의 타단(메모리 트랜지스터(MTr1))에 연결된다. 예를 들어, 각 메모리 블록(MB)은 내부에 4개의 컬럼과 다수의 로우로 배치된 메모리 스트링들(MS)을 구비한다. 각 메모리 스트링(MS)이 4개 이상의 메모리 트랜지스터를 포함해도 된다는 점에 주목한다. 또한, 4개 이상의 컬럼의 메모리 스트링들(MS)이 각 메모리 블록(MB) 내에 배치되어도 된다.
도 2에 도시한 바와 같이, 각 메모리 블록(MB)에서는, 행렬 형태로 배치된 메모리 트랜지스터들(MTr1)의 제어 게이트들이 워드 라인(WL1)에 공통 연결된다. 마찬가지로, 메모리 트랜지스터들(MTr2)의 제어 게이트들은 워드 라인(WL2)에 공통 연결된다. 메모리 트랜지스터들(MTr3)의 제어 게이트들은 워드 라인(WL3)에 공통 연결된다. 메모리 트랜지스터들(MTr4)의 제어 게이트들은 워드 라인(WL4)에 공통 연결된다. 워드 라인들(W1 내지 W4)은 독립적인 신호들에 의해 제어된다.
도 2에 도시한 바와 같이, 각 메모리 블록(MB)에서는, 로우 방향으로 배치된 드레인측 선택 트랜지스터들(SDTr)의 제어 게이트들이 드레인측 선택 게이트 라인(SGD)에 공통 연결된다. 각 드레인측 선택 트랜지스터(SGD)는 복수의 메모리 블록(MB)에 걸쳐 로우 방향으로 연장되도록 형성된다. 컬럼 방향으로 배치된 복수의 드레인측 선택 게이트 라인(SGD)은 독립적인 신호들에 의해 제어된다. 또한, 컬럼 방향으로 배치된 드레인측 선택 트랜지스터들(SDTr)의 타단들은 비트 라인(BL)에 공통 연결된다. 각 비트 라인(BL)은 메모리 블록들(MB)에 걸쳐 컬럼 방향으로 연장되도록 형성된다. 로우 방향으로 배치된 복수의 비트 라인(BL)은 독립적인 신호들에 의해 제어된다.
도 2에 도시한 바와 같이, 각 메모리 블록(MB)에서는, 로우 방향으로 배치된 소스측 선택 트랜지스터들(SSTr)의 제어 게이트들이 소스측 선택 게이트 라인(SGS)에 공통 연결된다. 각 소스측 선택 게이트 라인(SGS)은 복수의 메모리 블록(MB)에 걸쳐 로우 방향으로 연장되도록 형성된다. 컬럼 방향으로 배치된 복수의 소스측 선택 게이트 라인(SGS)은 독립적인 신호들에 의해 제어된다. 또한, 컬럼 방향으로 배치된 소스측 선택 트랜지스터들(SSTr)의 타단들은 소스 라인(SL)에 공통 연결된 다.
전술한 바와 같은 메모리 블록들(MB)의 회로 구성은 도 3과 도 4에 도시된 적층 구조에 의해 달성된다. 각 메모리 블록(MB)은, 반도체 기판(Ba) 상에 순차적으로 적층된, 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30), 및 드레인측 선택 트랜지스터층(40)을 구비한다.
소스측 선택 트랜지스터층(20)은 소스측 선택 트랜지스터들(SSTr)로서 기능하는 층이다. 메모리 트랜지스터층(30)은 메모리 스트링들(MS)(메모리 트랜지스터 MTr1 내지 MTr4)로서 기능하는 층이다. 드레인측 선택 트랜지스터층(40)은 드레인측 선택 트랜지스터들(SDTr)로서 기능하는 층이다.
도 3과 도 4에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)은, 반도체 기판(Ba) 상에 순차적으로 형성된, 소스측 제1 절연층들(21), 소스측 도전층들(22), 및 소스측 제2 절연층들(23)을 구비한다. 각 소스측 도전층(22)은 로우 방향으로 연장되도록 형성된다. 층간 절연층(24)이 각 소스측 도전층(22)의 측벽 상에 형성된다는 점에 주목한다.
소스측 제1 절연층들(21)과 소스측 제2 절연층들(23)은 예를 들어 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)로 구성된다. 소스측 도전층들(22)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도 4에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)은 소스측 제1 절연층들(21), 소스측 도전층들(22), 소스측 제2 절연층들(23)을 관통하도록 형성된 소 스측 홀들(25)도 구비한다. 소스측 홀들(25)은 로우와 컬럼 방향으로 행렬 형태로 형성된다.
게다가, 도 4에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)은 소스측 홀들(25)의 측벽들 상에 순차적으로 형성된 소스측 게이트 절연층들(26)과 소스측 원주형 반도체층들(27)을 구비한다. 소스측 게이트 절연층들(26)은 소스측 홀들(25)의 측벽들 상에 소정의 두께로 형성된다. 소스측 원주형 반도체층들(27)은 소스측 홀들(25)을 채우도록 형성된다. 각 소스측 원주형 반도체층(27)은 적층 방향으로 연장되는 원주 형상으로 형성된다. 소스측 원주형 반도체층들(27)의 상면들은 후술하는 각 원주형 메모리 반도체층들(35)의 밑면들과 접하도록 형성된다. 소스측 원주형 반도체층들(27)은 반도체 기판(Ba) 상의 확산층(Ba1) 상에 형성된다. 확산층(Ba1)은 소스 라인(SL)으로서 기능한다.
소스측 게이트 절연층들(26)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 소스측 원주형 반도체층들(27)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
전술한 바와 같은 소스측 선택 트랜지스터층(20)의 구성에 따르면, 소스측 도전층(22)이 소스측 선택 트랜지스터(SSTr)의 제어 게이트로서 기능한다. 또한, 소스측 도전층(22)은 소스측 선택 게이트 라인(SGS)으로서 기능한다.
도 3과 도 4에 도시한 바와 같이, 메모리 트랜지스터층(30)은, 소스측 선택 트랜지스터(20) 상에 순차적으로 적층된, 워드 라인들 사이의 제1 내지 제5 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)을 구비한다. 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 로우와 컬럼 방향으로 2차원 방식으로(플레이트 형태로) 확장되도록 형성된다. 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 각 메모리 블록(MB)마다 분리된다.
워드 라인들 사이의 제1 내지 제5 절연층(31a 내지 31e)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도 4에 도시한 바와 같이, 메모리 트랜지스터층(20)은, 워드 라인들 사이의 제1 내지 제5 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)을 관통하도록 형성된 메모리 홀들(33)도 구비한다. 메모리 홀들(33)은 로우와 컬럼 방향으로 행렬 형태로 형성된다. 메모리 홀들(33)은 소스측 홀들(25)과 일치하는 위치에 형성된다.
게다가, 도 4에 도시한 바와 같이, 메모리 트랜지스터층(30)은, 메모리 홀들(33)의 측벽들 상에 순차적으로 형성된, 블록 절연층들(34a), 전하 축적층들(34b), 터널 절연층들(34c), 및 원주형 메모리 반도체층들(35)을 구비한다. 블록 절연층들(34a)은 메모리 홀들(33)의 측벽들 상에 소정의 두께로 형성된다. 전하 축적층들(34b)은 블록 절연층들(34a)의 측벽들 상에 소정의 두께로 형성된다. 터널 절연층들(34c)은 전하 축적층들(34b)의 측벽들 상에 소정의 두께로 형성된다. 원주형 메모리 반도체층들(35)은 메모리 홀들(33)을 채우도록 형성된다. 각 원주형 메모리 반도체층(35)은 적층 방향으로 연장되는 원주 형상으로 형성된다. 원주 형 메모리 반도체층들(35)의 밑면들은 각 소스측 원주형 반도체층들(27)의 상면들과 접한다. 또한, 원주형 메모리 반도체층들(35)의 상면들은 후술하는 각 드레인측 원주형 반도체층들(47)의 밑면들과 접하도록 형성된다.
블록 절연층들(34a)과 터널 절연층들(34c)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(34b)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 원주형 메모리 반도체층들(35)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
전술한 바와 같은 메모리 트랜지스터층(30)의 구성에서는, 제1 내지 제4 워드 라인 도전층(32a 내지 32d)이 메모리 트랜지스터들(MTr1 내지 MTr4)의 제어 게이트들로서 기능한다. 또한, 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 워드 라인들(WL1 내지 WL4)의 일부로서 기능한다.
도 3과 도 4에 도시한 바와 같이, 드레인측 선택 트랜지스터(40)는, 메모리 트랜지스터층(30) 상에 순차적으로 적층된, 드레인측 제1 절연층들(41), 드레인측 도전층들(42), 및 드레인측 제2 절연층들(43)을 구비한다. 드레인측 도전층들(42)은 원주형 메모리 반도체층들(35)이 형성된 곳의 바로 위에 형성된다. 드레인측 도전층들(42)은 로우 방향으로 연장되도록 형성된다. 층간 절연층들(44)이 드레인측 도전층들(42)의 측벽들 상에 형성된다는 점에 주목한다.
드레인측 제1 절연층들(41)과 드레인측 제2 절연층들(43)은 예를 들어 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)로 구성된다. 드레인측 도전층들(42)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도 4에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40)은 드레인측 제1 절연층들(41), 드레인측 도전층들(42), 드레인측 제2 절연층들(43)을 관통하도록 형성된 드레인측 홀들(45)도 구비한다. 드레인측 홀들(45)은 로우와 컬럼 방향으로 행렬 형태로 형성된다. 드레인측 홀들(45)은 메모리 홀들(33)과 일치하는 위치에 형성된다.
게다가, 도 4에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40)은, 드레인측 홀들(45)의 측벽들 상에 순차적으로 형성된, 블록 절연층들(46a), 전하 축적층들(46b), 터널 절연층들(46c), 및 드레인측 원주형 반도체층들(47)을 구비한다. 블록 절연층들(46a)은 드레인측 홀들(45)의 측벽들 상에 소정의 두께로 형성된다. 전하 축적층들(46b)은 블록 절연층들(46a)의 측벽들 상에 소정의 두께로 형성된다. 터널 절연층들(46c)은 전하 축적층들(46b)의 측벽들 상에 소정의 두께로 형성된다. 드레인측 원주형 반도체층들(47)은 드레인측 홀들(45)을 채우도록 형성된다. 각 드레인측 원주형 반도체층(47)은 적층 방향으로 연장되는 원주 형상으로 형성된다. 드레인측 원주형 반도체층들(47)의 밑면들은 원주형 메모리 반도체층들(35)의 상면들과 접하도록 형성된다. 비트 라인층들(51)은 드레인측 원주형 반도체층들(47)의 상면들 상에 형성된다. 비트 라인층들(51)은 로우 방향으로 소정의 피치(pitch)로 컬럼 방향으로 연장된다. 비트 라인층들(51)은 비트 라인들(BL)로서 기능한다.
블록 절연층들(46a)과 터널 절연층들(46c)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(46b)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 드레인측 원주형 반도체층들(47)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
전술한 바와 같은 드레인측 선택 트랜지스터층(40)의 구성에서, 드레인측 도전층들(42)은 드레인측 선택 트랜지스터들(SDTr)의 제어 게이트들로서 기능한다. 또한, 드레인측 도전층들(42)은 드레인측 선택 게이트 라인들(SGD)의 일부로서 기능한다.
이하, 도 5를 참조하여 로우 디코더들(12, 13)의 회로 구성을 설명한다. 도 5는 비휘발성 반도체 기억 장치(100)의 회로도이다.
도 5에 도시한 바와 같이, 로우 디코더(12)는 각 메모리 블록(MB)마다 NAND 회로(121), NOT 회로(122), 및 전압 변환 회로(123)를 구비한다.
각 NAND 회로(121)는 제어 신호 생성부(16)로부터 어드레스 신호(Address)를 수신하고 이 신호를 NOT 회로(122)에 출력한다. NOT 회로(122)는 NAND 회로(121)로부터 어드레스 신호를 수신하여 전압 변환 회로(123)에 출력한다. 전압 변환 회로(123)는 NOT 회로(122)로부터 수신된 신호의 전압을 변환하고, 이어서 변환된 신호를 후술하는 제1 전달 트랜지스터(124a)의 제어 게이트에 출력한다.
도 5에 도시한 바와 같이, 로우 디코더(12)는 동일한 드레인측 선택 게이트 라인(SGD)에 연결된 메모리 스트링들(MS)에 대한 한 쌍의 제1 및 제2 전달 트랜지스터(124a, 124b)도 구비한다.
제1 전달 트랜지스터(124a)의 일단은 제어 신호 생성부(16)로부터 신호(SgSGD)를 수신한다. 신호(SgSGD)는 특별한 드레인측 선택 게이트 라인(SGD)을 구 동하기 위한 신호이다. 각 제1 전달 트랜지스터(124a)의 타단은 드레인측 선택 게이트 라인(SGD)에 연결된다. 각 제1 전달 트랜지스터(124a)의 제어 게이트는 전압 변환 회로(123)로부터 신호를 수신한다.
각 제2 전달 트랜지스터(124b)의 일단은 제어 신호 생성부(16)로부터 신호(SgSGDOFF)를 수신한다. 신호(SgSGDOFF)는 드레인측 선택 게이트 라인(SGD)을 비활성화(disable)하기 위한 신호이다. 각 제2 전달 트랜지스터(124b)의 타단은 드레인측 선택 게이트 라인(SGD)에 연결된다. 각 제2 전달 트랜지스터(124b)의 제어 게이트는 NAND 회로(121)로부터 신호를 수신한다.
도 5에 도시한 바와 같이, 로우 디코더(12)는 각 메모리 블록(MB)마다 제3 및 제4 전달 트랜지스터(124c, 124d)도 구비한다.
제3 및 제4 전달 트랜지스터(124c, 124d)의 일단들은 제어 신호 생성부(16)로부터 신호들(SgWL3, SgWL4)을 각각 수신한다. 이 신호들(SgWL3, SgWL4)은 워드 라인들(WL3, WL4)을 구동하기 위한 신호들이다. 제3 및 제4 전달 트랜지스터(124c, 124d)의 타단들은 워드 라인들(WL3, WL4)에 연결된다. 제3 및 제4 전달 트랜지스터(124c, 124d)의 제어 게이트들은 전압 변환 회로(123)로부터 신호들을 수신한다.
도 5에 도시한 바와 같이, 로우 디코더(13)는 각 메모리 블록(MB)마다 NAND 회로(131), NOT 회로(132), 및 전압 변환 회로(133)를 구비한다.
각 NAND 회로(131)는 제어 신호 생성부(16)로부터 어드레스 신호(Address)를 수신하고 이 신호를 NOT 회로(132)에 출력한다. NOT 회로(132)는 NAND 회로(131) 로부터 신호를 수신하여 전압 변환 회로(133)에 출력한다. 전압 변환 회로(133)는 NOT 회로(132)로부터 수신된 신호의 전압을 변환하고, 이어서 변환된 신호를 후술하는 제1 전달 트랜지스터(134a)의 제어 게이트에 출력한다.
도 5에 도시한 바와 같이, 로우 디코더(13)는 동일한 소스측 선택 게이트 라인(SGS)에 연결된 메모리 스트링들(MS)에 대한 한 쌍의 제1 및 제2 전달 트랜지스터(134a, 134b)도 구비한다.
제1 전달 트랜지스터(134a)의 일단은 제어 신호 생성부(16)로부터 신호(SgSGS)를 수신한다. 이 신호(SgSGS)는 특별한 소스측 선택 게이트 라인(SGS)을 구동하기 위한 신호이다. 각 제1 전달 트랜지스터(134a)의 타단은 소스측 선택 게이트 라인(SGS)에 연결된다. 각 제1 전달 트랜지스터(134a)의 제어 게이트는 전압 변환 회로(133)로부터 신호를 수신한다.
각 제2 전달 트랜지스터(134b)의 일단은 제어 신호 생성부(16)로부터 신호(SgSGSOFF)를 수신한다. 이 신호(SgSGSOFF)는 소스측 선택 게이트 라인(SGS)을 비활성화하기 위한 신호이다. 각 제2 전달 트랜지스터(134b)의 타단은 소스측 선택 게이트 라인(SGS)에 연결된다. 각 제2 전달 트랜지스터(134b)의 제어 게이트는 NAND 회로(131)로부터 신호를 수신한다.
도 5에 도시한 바와 같이, 로우 디코더(13)는 각 메모리 블록(MB)마다 제3 및 제4 전달 트랜지스터(134c, 134d)도 구비한다.
제3 및 제4 전달 트랜지스터(134c, 134d)의 일단들은 제어 신호 생성부(16) 로부터 신호들(SgWL1, SgWL2)을 각각 수신한다. 이 신호들(SgWL1, SgWL2)은 워드 라인들(WL1, WL2)을 구동하기 위한 신호들이다. 제3 및 제4 전달 트랜지스터(134c, 134d)의 타단들은 워드 라인들(WL1, WL2)에 연결된다. 제3 및 제4 전달 트랜지스터(134c, 134d)의 제어 게이트들은 전압 변환 회로(133)로부터 신호들을 수신한다.
(제1 실시예의 비휘발성 반도체 기억 장치(100)의 동작)
이하, 제1 실시예의 비휘발성 반도체 기억 장치(100)의 동작을 설명한다. 도 6 내지 도 8을 참조하여 제1 실시예의 비휘발성 반도체 기억 장치(100)의 기입 동작, 판독 동작, 및 소거 동작을 설명한다. 도 6 내지 도 8에 도시된 동작들은 제어 신호 생성부(16)에 의해 수행된다. 도 6은 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 기입 동작을 도시하는 타이밍도이고, 도 7은 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 판독 동작을 도시하는 타이밍도이고, 도 8은 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 소거 동작을 도시하는 타이밍도이다.
이 경우, 기입 동작, 판독 동작, 및 소거 동작은 하나의 특별한 메모리 블록(MB)에 대하여 수행된다고 가정한다. 워드 라인들(WL1 내지 WL4)은 워드 라인(WL)으로 표시된다. 기입 동작, 판독 동작, 또는 소거 동작을 위해 선택되는 워드 라인들(WL1 내지 WL4) 중 하나는 선택된 워드 라인(WL(sel))으로 표시된다. 반면에, 이러한 동작을 위해 워드 라인들(WL1 내지 WL4) 중 하나의 미선택(unselected) 워드 라인은 미선택 워드 라인(WL(n-sel))으로 표시된다. 기입 동 작, 판독 동작, 또는 소거 동작을 위해 선택되는 드레인측 선택 게이트 라인들(SGD) 중 하나는 선택된 드레인측 선택 게이트 라인(SGD(sel))으로 표시된다. 반면에, 이러한 동작들을 위해 드레인측 선택 게이트 라인들(SGD) 중 하나의 미선택 드레인측 선택 게이트 라인은 미선택 드레인측 선택 게이트 라인(SGD(n-sel))으로 표시된다. 기입 동작, 판독 동작, 또는 소거 동작을 위해 선택되는 소스측 선택 게이트 라인들(SGS) 중 하나는 선택된 소스측 선택 게이트 라인(SGS(sel))으로 표시된다. 한편, 이러한 동작들을 위해 소스측 선택 게이트 라인들(SGS) 중 하나의 미선택 소스측 선택 게이트 라인은 미선택 소스측 선택 게이트 라인(SGS(n-sel))으로 표시된다.
게다가, 기입 동작, 판독 동작, 또는 소거 동작을 위해 선택되는 메모리 블록들(MB) 중 하나는 선택된 메모리 블록(MB(sel))으로 표시된다. 반면에, 이러한 동작들을 위해 메모리 블록들(MB) 중 하나의 미선택 메모리 블록은 미선택 메모리 블록(MB(n-sel))으로 표시된다. 기입 동작, 판독 동작, 또는 소거 동작을 위해 선택되는 메모리 스트링들(MS) 중 하나는 선택된 메모리 스트링(MS(sel))으로 표시된다. 반면에, 이러한 동작들을 위해 메모리 스트링들(MS) 중 하나의 미선택 메모리 스트링은 미선택 메모리 스트링(MS(n-sel))으로 표시된다. 기입 동작, 판독 동작, 또는 소거 동작을 위해 선택되는 드레인측 선택 트랜지스터들(SDTr) 중 하나는 선택된 드레인측 선택 트랜지스터(SDTr(sel))로 표시된다. 반면에, 이러한 동작들을 위해 드레인측 선택 트랜지스터들(SDTr) 중 하나의 미선택 드레인측 선택 트랜지스터는 미선택 드레인측 선택 트랜지스터(SDTr(n-sel))로 표시된다. 기입 동작, 판 독 동작, 또는 소거 동작을 위해 선택되는 소스측 선택 트랜지스터들(SSTr) 중 하나는 선택된 소스측 선택 트랜지스터(SSTr(sel))로 표시된다. 반면에, 이러한 동작들을 위해 소스측 선택 트랜지스터들(SSTr) 중 하나의 미선택 소스측 선택 트랜지스터는 미선택 소스측 선택 트랜지스터(SSTr(n-sel))로 표시된다.
기입 동작일 때에는, 도 6에 도시한 바와 같이, 소스 라인(BL)은 초기에 전압(Vdd)으로 설정되는 한편, 나머지는 접지 전압(Vss)으로 설정된다. 이어서, 시간(t11)에서의 기입 "1"일 때, 비트 라인(BL)은 전압(Vdd)으로 부스팅된다. 다른 방안으로, 시간(t11)에서의 기입 "0"일 때, 비트 라인(BL)은 접지 전압(Vss)으로 유지된다. 또한, 시간(t11)에서, 선택된 워드 라인(WL(sel))과 미선택 워드 라인들(WL(n-sel))은 전압(Vdd)으로 부스팅된다. 게다가, 시간(t11)에서, 선택된 드레인측 선택 게이트 라인(SGD(sel))은 전압(Vsg)으로 부스팅된다. 전압(Vdd)은 예를 들어 약 3V 내지 4V이다. 전압(Vsg)은 예를 들어 약 4V이다. 미선택 드레인측 선택 게이트 라인들(SGD(n-sel))과 미선택 소스측 선택 게이트 라인들(SGS(n-sel))은 접지 전압(Vss)으로 설정된다는 점에 주목한다. 또한, 미선택 블록들(MB(n-sel))의 워드 라인들(WL)은 부동 상태로 설정된다.
후속하여, 시간(t12)에서, 선택된 드레인측 선택 게이트 라인(SGD(sel))은 전압(Vdd)으로 강하된다. 이어서, 시간(t13)에서, 선택된 워드 라인(WL(sel))과 미선택 워드 라인들(WL(n-sel))은 전압(Vpass)으로 부스팅된다. 후속하여, 시간(t14)에서, 선택된 워드 라인(WL(sel))은 전압(Vpgm)으로 부스팅된다. 전압(Vpass)은 예를 들어 10V이다. 전압(Vpgm)은 예를 들어 18V이다.
이어서, 시간(t15)에서, 선택된 워드 라인(WL(sel)), 미선택 워드 라인들(WL(n-sel)), 및 선택된 드레인측 선택 게이트 라인(SGD(sel))은 접지 전압(Vss)으로 강하된다.
이러한 동작에 의해, 선택된 워드 라인(WL(sel))에 연결된 선택된 메모리 스트링(MS(sel))의 메모리 트랜지스터(MTr)의 제어 게이트에 전하들이 축적된다. 그 결과, 데이터가 메모리 트랜지스터(MTr)에 기입된다.
판독 동작일 때에는, 도 7에 도시한 바와 같이, 비트 라인(BL), 소스 라인(SL), 선택된 워드 라인(WL(sel)), 미선택 워드 라인들(WL(n-sel)), 선택된 드레인측 선택 게이트 라인(SGD(sel)), 및 선택된 소스측 선택 게이트 라인(SGS(sel))은 초기에 접지 전압(Vss)으로 설정된다. 미선택 드레인측 선택 게이트 라인들(SGD(n-sel))과 미선택 소스측 선택 게이트 라인들(SGS(n-sel))은 접지 전압(Vss)으로 설정된다는 점에 주목한다. 미선택 메모리 블록(MB)의 각 워드 라인(WL)은 부동 상태로 설정된다.
이어서, 시간(t21)에서, 비트 라인(BL)은 전압(Vpre)으로 부스팅된다. 전압(Vpre)은 예를 들어 약 1V이다. 또한, 시간(t21)에서, 미선택 워드 라인들(WL(n-sel))은 전압(Vread)으로 부스팅된다. 전압(Vread)은 예를 들어 약 4V이다. 또한, 시간(t21)에서, 선택된 드레인측 선택 게이트 라인(SGD(sel))은 전압(Vsg)으로 부스팅된다. 이어서, 시간(t22)에서, 선택된 소스측 선택 게이트 라인(SGS(sel))은 전압(Vsg)으로 부스팅된다.
후속하여, 시간(t23)에서, 미선택 워드 라인들(WL(n-sel)), 선택된 드레인측 선택 게이트 라인(SGD(sel)), 및 선택된 소스측 선택 게이트 라인(SGS(sel))은 접지 전압(Vss)으로 강하된다.
이러한 동작에 의해, 비트 라인(BL)으로부터 선택된 메모리 스트링(MS(sel))을 통해 소스 라인(SL)으로 (메모리 스트링(MS)의 일단으로부터 타단으로) 흐르는 전류를 감지하게 된다. 이어서, 감지된 전류의 크기 비교(크거나 작음)를 통해 데이터를 판독한다.
소거 동작일 때에는, 도 8에 도시한 바와 같이, 소스 라인(SL), 워드 라인(WL), 선택된 드레인측 선택 게이트 라인(SGD(sel)), 및 선택된 소스측 선택 게이트 라인(SGS(sel))은 초기에 접지 전압(Vss)으로 설정된다. 비트 라인(BL)이 부동 상태로 설정된다는 점에 주목한다. 또한, 미선택 드레인측 선택 게이트 라인들(SGD(n-sel))과 미선택 소스측 선택 게이트 라인들(SGS(n-sel))도 부동 상태로 설정된다. 게다가, 미선택 블록(MB(n-sel))의 각 워드 라인(WL)도 부동 상태로 설정된다.
이어서, 시간(t31)에서, 소스 라인(SL)은 전압(Vera)으로 부스팅된다. 후속하여, 시간(t32)에서, 선택된 드레인측 선택 게이트 라인(SGD(sel))과 선택된 소스측 선택 게이트 라인(SGS(sel))은 전압(Verasg)으로 부스팅된다. 전압(Vera)은 약 20V이다. 전압(Verasg)은 약 15V이다.
이어서, 시간(t33)에서, 소스 라인(SL)은 접지 전압(Vss)으로 강하된다. 후속하여, 시간(t34)에서, 선택된 드레인측 선택 게이트 라인(SGD(sel))과 선택된 소스측 선택 게이트 라인(SGS(sel))은 접지 전압(Vss)으로 강하된다.
이러한 동작에 의해, 소스측 선택 트랜지스터들(SSTr)의 게이트들 근처에 GIDL(게이트 유도 드레인 누설) 전류가 생성되고, 생성된 홀들은 원주형 메모리 반도체층들(35) 내로 흐른다. 그 결과, 소스 라인(SL)의 전위는 원주형 메모리 반도체층들(35)에 전달된다. 반면에, 전자들은 반도체 기판(Ba)을 향하여 흐른다. 결국, 원주형 메모리 반도체층들(35)과 제1 내지 제4 워드 라인 도전층들(32a 내지 32d)(예를 들어 0V로 설정됨) 사이의 전위차로 인해, 메모리 트랜지스터들(MTr1 내지 MTr4)에 포함된 전하 축적층(34b)으로부터 전자들이 추출된다. 즉, 소거 동작이 수행된다.
이하, 전술한 판독 동작의 전과 후에 수행되는 동작을 도 9를 참조하여 설명한다. 도 9에 도시한 동작은 제어 신호 생성부(16)에 의해 수행된다. 도 9는 제1 실시예의 비휘발성 반도체 기억 장치(100)의 판독 동작 전과 후에 수행되는 동작을 도시한다.
도 9에 도시한 바와 같이, 먼저 미선택 메모리 스트링(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터(SDTr(n-sel))에 프리-프로그래밍(선-기입(pre-writing))이 수행된다(단계 S101). 프리-프로그래밍은 드레인측 선택 트랜지스터층(40)의 전하 축적층(46b)에 전하들을 축적함으로써 수행된다. 이러한 프리-프로그래밍은 드레인측 선택 트랜지스터(SDTr)의 임계 전압을 증가시킨다.
이어서, 데이터는 선택된 메모리 스트링(MS(sel))의 메모리 트랜지스터들(MTr1 내지 MTr4)로부터 판독된다(단계 S102).
후속하여, 미선택 메모리 스트링(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터(SDTr(n-sel))의 프리-프로그래밍이 소거된다(단계 S103). 프리-프로그래밍 소거는 드레인측 선택 트랜지스터층(40)의 전하 축적층(46b)으로부터 전하들을 방출함으로써 수행된다. 이러한 프리-프로그래밍 소거는 드레인측 선택 트랜지스터(SDTr)의 임계 전압을 감소시킨다.
전술한 단계(S101)에서의 프로-프로그래밍은, 도 10의 "경우 1"에 도시된 바와 같이, 미선택 메모리 블록(MB(n-sel))의 미선택 메모리 스트링들(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터들(SDTr(n-sel))에 대하여 수행된다. 프리-프로그래밍은 선택된 메모리 블록(MB(sel))의 미선택 메모리 스트링들(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터들(SDTr(n-sel))에 대해서도 수행된다.
다른 방안으로, 도 11의 "경우 2"에 도시한 바와 같이, 전술한 단계 S101에서의 프리-프로그래밍은 선택된 메모리 블록(MB(sel))의 미선택 메모리 스트링들(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터들(SDTr(n-sel))에 대해서만 수행된다.
또한, 도 12의 "경우 3"에 도시한 바와 같이, 전술한 단계 S101에서의 프리-프로그래밍은 미선택 메모리 블록(MB(n-sel))의 미선택 드레인측 선택 트랜지스터들(SDTr(n-sel))에 대해서만 수행된다.
이하, 도 13을 참조하여 프리-프로그래밍 동작(단계 S101)을 설명한다. 도 13에 도시한 동작은 제어 신호 생성부(16)에 의해 수행된다. 도 13은 프리-프로그래밍 동작을 도시하는 타이밍도이다.
이 경우, 프리-프로그래밍 동작을 받는, 드레인측 선택 게이트 라인들(SGD) 중 하나는 이하 "타겟 드레인측 선택 게이트 라인"(SGD(tar))으로 표시된다. 프리-프로그래밍을 받지 않는 드레인측 선택 게이트 라인들(SGD) 중 하나는 "넌-타겟 드레인측 선택 게이트 라인"(SGD(n-tar))으로 표시된다. 또한, 프리-프로그래밍 동작을 받는, 소스측 선택 게이트 라인들(SGS) 중 하나는 "타겟 소스측 선택 게이트 라인"(SGS(tar))으로 표시한다. 프리-프로그래밍 동작을 받지 않는, 소스측 선택 게이트 라인들(SGS) 중 하나는 "넌-타겟 소스측 선택 게이트 라인"(SGS(n-tar))으로 표시한다.
드레인측 선택 트랜지스터(SDTr)에 데이터를 기입할 때에는, 워드 라인들(WL1 내지 WL4)과는 달리, 선택된 드레인측 선택 게이트 라인(SGD(sel))에 연결된 복수의 드레인측 선택 트랜지스터(SDTr)에 데이터가 선택적으로 기입될 수 없다. 따라서, "0" 데이터가 드레인측 선택 트랜지스터들(SDTr) 모두에 집합적으로 기입된다. 이처럼, 모든 비트 라인들(BL)은 접지 전압(Vss)으로 설정된다.
도 13에 도시한 바와 같이, 비트 라인(BL), 소스 라인(SL), 워드 라인(WL), 타겟 드레인측 선택 게이트 라인(SGD(tar)), 넌-타겟 드레인측 선택 게이트 라인(SGD(n-tar)), 및 소스측 선택 게이트 라인(SGS)은 초기에 접지 전압(Vss)으로 설정된다. 이어서, 시간(t41)에서, 타겟 드레인측 선택 게이트 라인(SGD(tar))은 전압(Vdd)으로 부스팅된다. 이어서, 시간(t42)에서, 타겟 드레인측 선택 게이트 라인(SGD(tar))은 전압(Vpass)으로 부스팅된다. 후속하여, 시간(t43)에서, 타겟 드레인측 선택 게이트 라인(SGD(tar))은 전압(Vpgm)으로 부스팅된다. 이후, 시 간(t44)에서, 타겟 드레인측 선택 게이트 라인(SGD(tar))은 접지 전압(Vss)으로 강하된다. 한편, 전술한 동작은 다음과 같이 말할 수 있다. 즉, 타겟 드레인측 선택 게이트 라인(SGD(tar))이 스텝(step)형으로 부스팅된다.
이러한 동작에 의해, 드레인측 원주형 반도체층(47)과 드레인측 도전층(42) 사이의 전위차로 인해, 전하 축적층(46b)에 전하들이 축적된다. 즉, 프리-프로그래밍이 수행된다.
이하, 도 14를 참조하여 프리-프로그래밍 소거 동작(단계 S103)을 설명한다. 도 14에 도시한 동작은 제어 신호 생성부(16)에 의해 수행된다. 도 14는 프리-프로그래밍 소거 동작을 도시하는 타이밍도이다.
도 14에 도시한 바와 같이, 소스 라인(SL), 타겟 소스측 선택 게이트 라인(SGS(tar)), 타겟 드레인측 선택 게이트 라인(SGD(tar)), 및 넌-타겟 드레인측 선택 게이트 라인(SGD(n-tar))은 초기에 접지 전압(Vss)으로 설정된다. 워드 라인들(WL)은 부동 상태로 설정된다. 미선택 블록(MB(n-sel))의 넌-타겟 소스측 선택 게이트 라인(SGS)과 각 워드 라인(WL)은 부동 상태로 설정된다.
먼저, 시간(t51)에서, 소스 라인(SL)은 전압(Vera)으로 부스팅된다. 이어서, 시간(t52)에서, 타겟 소스측 선택 게이트 라인(SGS(tar)), 타겟 드레인측 선택 게이트 라인(SGD(tar)), 및 넌-타겟 드레인측 선택 게이트 라인(SGD(n-tar))은 전압(Verasg)으로 부스팅된다.
후속하여, 시간(t53)에서, 타겟 드레인측 선택 게이트 라인(SGD(tar))은 접지 전압(Vss)으로 강하된다. 이어서, 시간(t54)에서, 소스 라인(SL), 타겟 소스측 선택 게이트 라인(SGS(tar)), 및 타겟 드레인측 선택 게이트 라인(SGD(tar))은 접지 전압(Vss)으로 강하된다.
이러한 동작에 의해, 소스측 선택 트랜지스터들(SSTr)의 게이트들 근처에 GIDL(게이트 유도 드레인 누설) 전류가 생성되고, 생성된 홀들은 원주형 메모리 반도체층들(35)을 통해 드레인측 원주형 반도체층들(47) 내로 흐른다. 그 결과, 소스 라인(SL)의 전위가 드레인측 원주형 반도체층들(47)에 전달된다. 반면에, 전자들은 반도체 기판(Ba)을 향하여 흐른다. 결국, 드레인측 원주형 반도체층들(47)은 GIDL 전류에 의해 부스팅된다. 이어서, 드레인측 원주형 반도체층들(47)과 드레인측 선택 게이트 라인들(SGD)(예를 들어, 0V로 설정됨) 간의 전위차로 인해, 전자들은 드레인측 선택 트랜지스터들(SDTr)에 포함된 전하 축적층들(46b)에서 삭제된다. 즉, 프리-프로그래밍 소거 동작이 수행된다.
(제1 실시예의 비휘발성 반도체 기억 장치(100)의 이점)
이하, 제1 실시예의 비휘발성 반도체 기억 장치(100)의 이점을 설명한다. 전술한 적층 구조로부터 알 수 있듯이, 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)는 고 집적을 달성할 수 있다.
또한, 비휘발성 반도체 기억 장치(100)의 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터(MTr), 소스측 선택 트랜지스터(SSTr), 드레인측 선택 트랜지스터(SDTr)에 각각 대응하는 각 층은, 적층된 층들의 개수에 상관없이, 소정 수의 리소그래피 단계들로 제조될 수 있다. 즉, 비휘발성 반도체 기억 장치(100)는 보다 적은 비용으로 제조될 수 있다.
또한, 비휘발성 반도체 기억 장치(100)는 드레인측 선택 트랜지스터들(SDTr)의 임계 전압을 제어할 수 있도록 구성된다. 이에 따라, 데이터를 판독하기 전에, 비휘발성 반도체 기억 장치(100)는, 임계 전압을, 미선택 메모리 스트링MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터(SDTr(n-sel))를 위한 높은 값으로 제어할 수 있다. 따라서, 데이터를 판독할 때, 비휘발성 반도체 기억 장치(100)는 미선택 메모리 스트링(MS(n-sel))을 통해 비트 라인(BL)으로부터 소스 라인(SL)으로 흐르는 누설 전류를 억제할 수 있다. 즉, 비휘발성 반도체 기억 장치(100)는 보다 정밀한 판독 동작을 가능하게 한다.
[제2 실시예]
(제2 실시예의 비휘발성 반도체 기억 장치의 구성)
이하, 도 15를 참조하여 제2 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 설명한다. 도 15는 제2 실시예에 따른 하나의 메모리 블록(MBa)의 단면도이다. 제1 실시예와 동일한 부분들은 동일한 참조 번호로 표시된다는 점에 주목하며, 이에 대한 설명은 제2 실시예에서 생략한다.
제2 실시예에 따른 비휘발성 반도체 기억 장치는 제1 실시예와는 다른 메모리 블록들(MBa)을 구비한다.
각 메모리 블록(MBa)은 제1 실시예와 다른 드레인측 선택 트랜지스터층들(40A)과 소스측 선택 트랜지스터층(20A)을 구비한다.
소스측 선택 트랜지스터층(20A)은, 소스측 게이트 절연층들(26) 대신에, 블록 절연층들(26a), 전하 축적층들(26b), 및 터널 절연층들(26c)을 구비한다. 블록 절연층들(26a)은 소스측 홀들(25)의 측벽들 상에 소정의 두께로 형성된다. 전하 축적층들(26b)은 블록 절연층들(26a)의 측벽들 상에 소정의 두께로 형성된다. 터널 절연층들(26c)은 전하 축적층들(26b)의 측벽들 상에 소정의 두께로 형성된다. 블록 절연층들(26a)과 터널 절연층들(26c)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(26b)은 예를 들어 실리콘 질화물(SiN)으로 구성된다.
드레인측 선택 트랜지스터층(40A)은, 블록 절연층들(46a), 전하 축적층들(46b), 터널 절연층들(46c) 대신에, 드레인측 게이트 절연층들(46)을 구비한다. 드레인측 게이트 절연층들(46)은 드레인측 홀들(45)의 측벽들 상에 소정의 두께로 형성된다. 드레인측 게이트 절연층들(46)은 예를 들어 실리콘 산화물(SiO2)로 구성된다.
(제2 실시예의 비휘발성 반도체 기억 장치의 동작)
이하, 도 16을 참조하여 제2 실시예에 따른 판독 동작의 전과 후에 수행되는 동작을 설명한다. 도 16에 도시한 동작은 제어 신호 생성부(16)에 의해 수행된다. 도 16은 제2 실시예에 따른 비휘발성 반도체 기억 장치의 판독 동작의 전과 후에 수행되는 동작을 도시하는 흐름도이다.
도 16에 도시한 바와 같이, 프리-프로그래밍(선-기입)은 먼저 미선택 메모리 스트링(MS(n-sel))에 연결된 미선택 소스측 선택 트랜지스터(SSTr(n-sel))에 대하여 수행된다(단계 S201). 프리-프로그래밍은 소스측 선택 트랜지스터층(20A)의 전하 축적층(26b)에 전하들을 축적함으로써 수행된다. 프리-프로그래밍은 미선택 소 스측 선택 트랜지스터(SST(n-sel))의 임계 전압을 증가시킨다.
이어서, 데이터는 선택된 메모리 스트링(MS(sel))의 메모리 트랜지스터들(MTr1 내지 MTr4)로부터 판독된다(단계 S202).
후속하여, 미선택 메모리 스트링(MS(n-sel))에 연결된 미선택 소스측 선택 트랜지스터(SSTr(n-sel))의 프리-프로그래밍은 소거된다(단계 S203). 프리-프로그래밍 소거는 소스측 선택 트랜지스터층(20)의 전하 축적층(26b)으로부터 전하들을 방출함으로써 수행된다. 이러한 프리-프로그래밍 소거는 미선택 소스측 선택 트랜지스터(SSTr(n-sel))의 임계 전압을 감소시킨다.
단계(S201)에서 전술한 프리-프로그래밍은, 도 17의 "경우 4"에 도시된 바와 같이, 미선택 메모리 블록(MB(n-sel))의 미선택 메모리 스트링들(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터(SDTr(n-sel))에 대하여 수행된다. 또한, 프리-프로그래밍은 선택된 메모리 스트링(MS(sel))의 미선택 메모리 스트링들(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터(SDTr(n-sel))에 대하여 수행된다.
다른 방안으로, 도 18의 "경우 5"에 도시된 바와 같이, 단계(S201)에서 전술한 프리-프로그래밍은 선택된 메모리 블록(MB(sel))의 미선택 메모리 스트링들(MS(n-sel))에 연결된 미선택 드레인측 선택 트랜지스터들(SDTr(n-sel))에 대해서만 수행된다.
또한, 도 19의 "경우 6"에 도시된 바와 같이, 단계(S201)에서 전술한 프리-프로그래밍은 미선택 메모리 블록(MB(n-sel))의 미선택 드레인측 선택 트랜지스 터(SDTr(n-sel))에 대해서만 수행된다.
이하, 도 20을 참조하여 프리-프로그래밍 동작(단계 S201)을 설명한다. 도 20에 도시된 동작은 제어 신호 생성부(16)에 의해 수행된다. 도 20은 프리-프로그래밍 동작을 도시하는 타이밍도이다.
도 20에 도시한 바와 같이, 모든 라인들은 초기에 접지 전압(Vss)으로 설정된다. 먼저, 시간(t61)에서, 타겟 소스측 선택 게이트 라인(SGS(tar))은 전압(Vdd)으로 부스팅된다. 이어서, 시간(t62)에서, 타겟 소스측 선택 게이트 라인(SGS(tar))은 전압(Vpass)으로 부스팅된다. 후속하여, 시간(t63)에서, 타겟 소스측 선택 게이트 라인(SGS(tar))은 전압(Vpgm)으로 부스팅된다. 이후, 시간(t64)에서, 타겟 소스측 선택 게이트 라인(SGS(tar))은 접지 전압(Vss)으로 강하된다. 전술한 동작은 다음과 같이 설명된다는 점에 주목한다. 즉, 타겟 소스측 선택 게이트 라인(SGS(tar))은 스텝형으로 부스팅된다.
이러한 동작에 의해, 소스측 원주형 반도체층들(27)과 소스측 도전층들(22) 간의 전위차로 인해, 전하들은 전하 축적층들(26b)에 축적된다. 즉, 프리-프로그래밍이 수행된다.
이하, 도 21을 참조하여 프리-프로그래밍 소거 동작(단계 S203)을 설명한다. 도 21에 도시한 동작은 제어 신호 생성부(16)에 의해 수행된다. 도 21은 프리-프로그래밍 소거 동작을 도시하는 타이밍도이다.
도 21에 도시한 바와 같이, 소스 라인(SL), 타겟 소스측 선택 게이트 라인(SGS(tar)), 넌-타겟 소스측 선택 게이트 라인(SGS(n-tar)), 및 타겟 드레인측 선택 게이트 라인(SGD(tar))은 초기에 접지 전압(Vss)으로 설정된다. 워드 라인(WL)은 부동 상태로 설정된다. 넌-타겟 소스측 선택 게이트 라인(SGS(n-tar))은 부동 상태로 설정된다.
이어서, 시간(t71)에서, 소스 라인(SL)은 전압(Vera)으로 부스팅된다. 후속하여, 시간(t72)에서, 타겟 드레인측 선택 게이트 라인(SGD(tar)), 넌-타겟 소스측 선택 게이트 라인(SGS(n-tar)), 및 타겟 소스측 선택 게이트 라인(SGS(tar))은 전압(Verasg)으로 부스팅된다.
이어서, 시간(t73)에서, 타겟 소스측 선택 게이트 라인(SGS(tar))은 접지 전압(Vss)으로 강하된다. 후속하여, 시간(t74)에서, 소스 라인(SL), 타겟 소스측 선택 게이트 라인(SGS(tar)), 및 타겟 드레인측 선택 게이트 라인(SGD(tar))은 접지 전압(Vss)으로 강하된다.
이러한 동작에 의해, GIDL(게이트 유도 드레인 누설) 전류가 소스측 선택 트랜지스터들(SSTr)의 게이트들 근처에 생성되고, 생성된 홀들은 소스측 원주형 반도체층들(27) 내로 흐른다. 그 결과, 소스 라인(SL)의 전위는 소스측 원주형 반도체층들(27)에 전달된다. 반면에, 전자들은 반도체 기판(Ba)을 향하여 흐른다. 결국, 소스측 원주형 반도체층들(27)은 GIDL 전류에 의해 부스팅된다. 이어서, 소스측 원주형 반도체층들(27)과 소스측 선택 게이트 라인들(SGS)(예를 들어, 0V로 설정됨) 간의 전위차로 인해, 전자들은 소스측 선택 트랜지스터들(SSTr)에 포함된 전하 축적층들(26b)에서 삭제된다. 즉, 프리-프로그래밍 소거 동작이 수행된다.
(제2 실시예의 비휘발성 반도체 기억 장치의 이점)
이하, 제2 실시예에 따른 비휘발성 반도체 기억 장치의 이점을 설명한다. 전술한 바로부터 알 수 있듯이, 제2 실시예에 따른 비휘발성 반도체 기억 장치는 소스측 선택 트랜지스터들(SSTr)의 임계 전압을 제어할 수 있도록 구성된다. 이에 따라, 데이터를 판독하기 전에, 비휘발성 반도체 기억 장치는, 임계 전압을, 미선택 메모리 스트링(MS(n-sel))에 연결된 미선택 소스측 선택 트랜지스터(SSTr(n-sel))를 위한 높은 값으로 제어할 수 있다. 따라서, 비휘발성 반도체 기억 장치는 미선택 메모리 스트링(MS(n-sel))을 통해 비트 라인(BL)으로부터 소스 라인(SL)으로 흐르는 누설 전류를 억제할 수 있다. 즉, 제1 실시예와 같이, 제2 실시예에 따른 비휘발성 반도체 기억 장치는 보다 정밀한 판독 동작을 가능하게 한다.
[제3 실시예]
(제3 실시예의 비휘발성 반도체 기억 장치의 구성)
이하, 도 22를 참조하여 제3 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 설명한다. 도 22는 제3 실시예에 따른 하나의 메모리 블록(MBb)의 단면도이다. 제1 및 제2 실시예와 동일한 부분들은 동일한 참조 번호들로 표시된다는 점에 주목하며, 그 설명은 제3 실시예에서 생략한다.
도 22에 도시한 바와 같이, 제3 실시예의 비휘발성 반도체 기억 장치는 제1 실시예와 다른 메모리 블록들(MBb)을 구비한다.
각 메모리 블록(MBb)은, 제1 및 제2 실시예에서 설명한 바와 같이, 소스측 선택 트랜지스터층(20A), 메모리 트랜지스터층(30), 및 드레인측 선택 트랜지스터층(40)을 구비한다.
(제3 실시예의 비휘발성 반도체 기억 장치의 동작)
이하, 제3 실시예의 비휘발성 반도체 기억 장치의 동작을 설명한다. 제3 실시예에 따른 제어 신호 생성부(16)는 제1 실시예에 따른 도 9에 도시한 바와 같은 동작들(단계 S101 내지 S103)과 제2 실시예에 따른 도 16에 도시한 바와 같은 동작들(단계 S201 내지 S203)을 수행한다.
(제3 실시예의 비휘발성 반도체 기억 장치의 이점)
이하, 제3 실시예에 따른 비휘발성 반도체 기억 장치의 이점을 설명한다. 제3 실시예에 따른 비휘발성 반도체 기억 장치는 제1 및 제2 실시예에 따른 특징들을 갖는다. 이에 따라, 제3 실시예에 따른 비휘발성 반도체 기억 장치는 제1 및 제2 실시예와 동일한 이점을 갖는다.
[제4 실시예]
(제4 실시예의 비휘발성 반도체 기억 장치의 구성)
이하, 도 23 내지 도 25를 참조하여 제4 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 설명한다. 도 23은 제4 실시예의 비휘발성 반도체 기억 장치의 메모리 블록들(MBc)의 회로도이다. 도 24는 하나의 메모리 블록(MBc)의 개략적인 사시도이다. 도 25는 도 24의 일부를 확대한 단면도이다. 제1 내지 제3 실시예와 동일한 부분들은 동일한 참조 번호들로 표시된다는 점에 주목하며, 그 설명은 제4 실시예에서 생략한다.
도 23에 도시한 바와 같이, 각 메모리 블록(MBc)은 복수의 메모리 스트링(MSb), 소스측 선택 트랜지스터들(SStrb), 및 드레인측 선택 트랜지스터 들(SDTrb)을 포함한다. 각 메모리 스트링(MSb)은 직렬로 연결된 메모리 트랜지스터들(MTrb1 내지 MTrb8) 및 하나의 백 게이트 트랜지스터(BTr)를 포함한다. 각 백 게이트 트랜지스터(BTr)는 메모리 트랜지스터(MTrb4)와 메모리 트랜지스터(MTrb5) 간에 연결된다. 각 드레인측 선택 트랜지스터(SDTrb)는 메모리 스트링(MSb)의 일단(메모리 트랜지스터(MTrb8))에 연결된다. 각 소스측 선택 트랜지스터(SSTrb)는 메모리 스트링의 타단(메모리 트랜지스터(MTrb1))에 연결된다.
도 23에 도시한 바와 같이, 각 메모리 블록(MBc)에서, 로우 방향으로 배치된 메모리 트랜지스터들(MTrb1)의 제어 게이트들은 워드 라인(WLb1)에 공통 연결된다. 마찬가지로, 메모리 트랜지스터들(MTrb2 내지 MTrb8)의 제어 게이트들은 각 워드 라인들(WLb2 내지 WLb8)에 공통 연결된다. 또한, 로우 방향과 컬럼 방향으로 행렬 형태로 배치된 백 게이트 트랜지스터들(BTr)의 제어 게이트들은 백 게이트 라인(BG)에 공통 연결된다.
도 23에 도시한 바와 같이, 각 메모리 블록(MBc)에서, 컬럼 방향으로 배치된 각 드레인측 선택 트랜지스터들(SDTrb)의 제어 게이트들은 드레인측 선택 게이트 라인(SGDb)에 공통 연결된다. 각 드레인측 선택 게이트 라인(SGDb)은 복수의 메모리 블록(MBb)을 가로질러 로우 방향으로 연장되도록 형성된다. 또한, 로우 방향으로 배치된 드레인측 선택 트랜지스터들(SDTrb)의 타단들은 비트 라인(BLb)에 공통 연결된다. 각 비트 라인(BLb)은 복수의 메모리 블록(MBb)을 가로질러 컬럼 방향으로 연장되도록 형성된다.
도 23에 도시한 바와 같이, 각 메모리 블록(MBc)에서, 컬럼 방향으로 배치된 각 소스측 선택 트랜지스터들(SSTrb)의 제어 게이트들은 소스측 선택 게이트 라인(SGSb)에 공통 연결된다. 각 소스측 선택 게이트 라인(SGSb)은 복수의 메모리 블록(MBc)을 가로질러 로우 방향으로 연장되도록 형성된다. 또한, 로우 방향으로 배치된 소스측 선택 트랜지스터들(SSTrb)의 타단들은 소스 라인(SLb)에 공통 연결된다. 컬럼 방향으로 이웃하는 소스측 선택 트랜지스터들(SSTrb)은 공통 소스 라인(SLb)에 연결된다. 각 소스 라인(SLb)은 복수의 메모리 블록(MBc)을 가로질러 로우 방향으로 연장되도록 형성된다.
전술한 바와 같은 메모리 블록들(MBc)의 회로 구성은 도 24와 도 25에 도시된 적층 구조에 의해 달성된다. 각 메모리 블록(MBc)은, 반도체 기판(Baa) 상에 순차적으로 적층된, 백 게이트 트랜지스터층(20B), 메모리 트랜지스터층(30B), 및 선택 트랜지스터층(40B)을 구비한다. 백 게이트 트랜지스터층(20B)은 백 게이트 트랜지스터들(BTr)로서 기능한다. 메모리 트랜지스터층(30B)은 메모리 스트링들(MSb)(메모리 트랜지스터들(MTrb1 내지 MTrb8))로서 기능한다. 선택 트랜지스터층(40B)은 소스측 선택 트랜지스터들(SSTrb)와 드레인측 선택 트랜지스터들(SDTrb)로서 기능한다.
도 24와 도 25에 도시한 바와 같이, 백 게이트 트랜지스터층(20B)은 백 게이트 도전층(21B)을 구비한다. 백 게이트 도전층(21B)은 로우와 컬럼 방향으로 확장되도록 소정 영역에 걸쳐 형성된다. 백 게이트 도전층(21B)은 각 메모리 블록(MBc)마다 분리된다.
각 백 게이트 도전층(21B)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도 25에 도시한 바와 같이, 백 게이트 트랜지스터층(20B)은 백 게이트 도전층(21B) 내부에 형성된 백 게이트 홀(22B)도 구비한다. 각 백 게이트 홀(22B)은 컬럼 방향으로 연장되도록 형성된다. 백 게이트 홀들(22B)은 로우와 컬럼 방향으로 행렬 형태로 형성된다.
게다가, 도 25에 도시한 바와 같이, 백 게이트 트랜지스터층(20B)은 각 백 게이트 홀(22B) 내에 블록 절연층(23Ba), 전하 축적층(23Bb), 터널 절연층(23Bc), 및 하부 반도체층(24B)을 구비한다. 각 블록 절연층(23Ba)은 백 게이트 홀(22B)의 측벽 상에 소정의 두께로 형성된다. 각 전하 축적층(23Bb)은 블록 절연층(23Ba)의 측벽 상에 소정의 두께로 형성된다. 각 터널 절연층(23Bc)은 전하 축적층(23Bb)의 측벽 상에 소정의 두께로 형성된다. 각 하부 반도체층(24B)은 백 게이트 홀(22B)을 채우도록 형성된다. 각 하부 반도체층(24B)은 컬럼 방향으로 연장되도록 형성된다.
블록 절연층들(23Ba)과 터널 절연층들(23Bc)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(23Bb)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 하부 반도체층들(24B)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
전술한 바와 같은 백 게이트 트랜지스터층(20B)의 구성에서, 각 백 게이트 도전층(21B)은 백 게이트 트랜지스터(BTr)의 제어 게이트로서 기능한다. 또한, 각 백 게이트 도전층(21B)은 백 게이트 라인(BG)의 일부로서 기능한다.
도 24와 도 25에 도시한 바와 같이, 메모리 트랜지스터층(30B)은 워드 라인 도전층들(31Ba 내지 31Bh)을 구비한다. 워드 라인 도전층들(31Ba 내지 31Bh)은 로우 방향으로 연장되도록 형성된다. 워드 라인 도전층들(31Ba 내지 31Bh)은 층간 절연층들(도시하지 않음)을 통해 서로 절연되고 분리된다. 워드 라인 도전층들(31Ba 내지 31Bh)은 각 메모리 블록(MBc)마다 분리된다. 워드 라인 도전층(31Ba)과 워드 라인 도전층(31Bb)은 제1 층(하부층) 상에 형성된다. 워드 라인 도전층(31Bc)과 워드 라인 도전층(31Bd)은 제2 층 상에 형성된다. 워드 라인 도전층(31Be)과 워드 라인 도전층(31Bf)은 제3 층 상에 형성된다. 워드 라인 도전층(31Bg)과 워드 라인 도전층(31Bh)은 제4 층(상부층) 상에 형성된다.
워드 라인 도전층들(31Ba 내지 31Bh)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도 25에 도시한 바와 같이, 메모리 트랜지스터층(30B)은, 워드 라인 도전층들(31Ba, 31Bc, 31Be, 31Bg)을 관통하도록 형성된 메모리 홀(32Ba), 및 워드 라인 도전층들(31Bb, 31Bd, 31Bf, 31Bh)을 관통하도록 형성된 메모리 홀(32Bb)도 구비한다. 메모리 홀들(32Ba, 32Bb)은 로우와 컬럼 방향으로 행렬 형태로 형성된다. 메모리 홀들(32Ba, 32Bb)은 각 백 게이트 홀들(22B)의 컬럼 방향에 있는 대향 단부들과 일치하도록 형성된다.
게다가, 도 25에 도시한 바와 같이, 메모리 트랜지스터층(30B)은 각 메모리 홀들(32Ba, 32Bb) 내에, 블록 절연층(33Ba), 전하 축적층(33Bb), 터널 절연층(33Bc), 및 원주형 메모리 반도체층들(34Ba, 34Bb)을 구비한다. 각 메모리 절연층(33Ba)은 메모리 홀(32B)의 측벽 상에 소정의 두께로 형성된다. 각 전하 축적 층(33Bb)은 블록 절연층(33Ba)의 측벽 상에 소정의 두께로 형성된다. 각 터널 절연층(33Bc)은 전하 축적층(33Bb)의 측벽 상에 소정의 두께로 형성된다. 원주형 메모리 반도체층들(34Ba, 34Bb)은 각 메모리 홀들(32Ba, 32Bb)을 채우도록 형성된다. 원주형 메모리 반도체층들(34Ba, 34Bb)의 각각은 적층 방향으로 연장되는 원주 형상으로 형성된다. 원주형 메모리 반도체층들(34Ba, 34Bb)은 컬럼 방향으로 대향되는 단부들에서 하부 반도체층(24B)의 상면과 접하도록 형성된다. 즉, 메모리 스트링(MSb)에 포함된 각 반도체층은 한 쌍의 원주형 메모리 반도체층들(34Ba, 34Bb)(원주 부분) 및 원주형 메모리 반도체층들(34Ba, 34Bb)의 하단들을 연결하도록 형성된 하나의 하부 반도체층(24B)(연결 부분)을 포함한다. 메모리 스트링(MSb)에 포함된 각 반도체층은 로우 방향에서 볼 때 U자 형상으로 형성된다.
블록 절연층들(33Ba)과 터널 절연층들(33Bc)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(33Bb)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 원주형 메모리 반도체층들(34B)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
전술한 바와 같은 메모리 트랜지스터층(30B)의 구성에서, 워드 라인 도전층들(31Ba 내지 31Bh)은 메모리 트랜지스터들(MTrb1 내지 MTrb8)의 제어 게이트들로서 기능한다. 또한, 워드 라인 도전층들(31Ba 내지 31Bh)은 워드 라인들(WLb1 내지 WLb8)의 일부로서 기능한다.
도 24와 도 25에 도시한 바와 같이, 선택 트랜지스터층(40B)은 소스측 도전 층(41B)과 드레인측 도전층(42B)을 구비한다. 각 소스측 도전층(41B)과 드레인측 도전층(42B)은 로우 방향으로 연장되도록 형성된다. 각 소스측 도전층(41B)은 상부 워드 라인 도전층(31Bg) 위에 형성된다. 각 드레인측 도전층(42B)은 상부 워드 라인 도전층(31Bh) 위에 형성된다.
소스측 도전층들(41B)과 드레인측 도전층들(42B)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도 25에 도시한 바와 같이, 선택 트랜지스터층(40B)은 소스측 도전층(41B)을 관통하도록 형성된 소스측 홀(43B), 및 드레인측 도전층(42B)을 관통하도록 형성된 드레인측 홀(44B)도 구비한다. 각 소스측 홀(43B)은 각 메모리 홀(32Ba)과 일치하는 위치에 형성된다. 각 드레인측 홀(44B)은 각 메모리 홀(32Bb)과 일치하는 위치에 형성된다.
게다가, 도 25에 도시한 바와 같이, 선택 트랜지스터층(40B)은 각 소스측 홀(43B) 내에 블록 절연층(45Ba), 전하 축적층(45Bb), 터널 절연층(45Bc), 및 소스측 원주형 반도체층(46B)을 구비한다. 각 블록 절연층(45Ba)은 소스측 홀(43B)의 측벽 상에 소정의 두께로 형성된다. 각 전하 축적층(45Bb)은 블록 절연층(45Ba)의 측벽 상에 소정의 두께로 형성된다. 각 터널 절연층(45Bc)은 전하 축적층(45Bb)의 측벽 상에 소정의 두께로 형성된다. 각 소스측 원주형 반도체층(46B)은 소스측 홀(43B)을 채우도록 형성된다. 소스측 원주형 반도체층들(46B)은 로우와 컬럼 방향으로 행렬 형태로 형성된다. 각 소스측 원주형 반도체층(46B)은 적층 방향으로 연장되는 원주 형상으로 형성된다. 각 소스측 원주형 반도체층(46B)은 대응하는 원주형 메모리 반도체층(34Ba)의 상면과 접하도록 형성된다.
블록 절연층들(45Ba)과 터널 절연층들(45Bc)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(45Bb)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 소스측 원주형 반도체층들(46B)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
게다가, 도 25에 도시한 바와 같이, 선택 트랜지스터층(40B)은, 각 드레인측 홀(44B) 내에 블록 절연층(47Ba), 전하 축적층(47Bb), 터널 절연층(47Bc), 및 드레인측 원주형 반도체층(48B)을 구비한다. 각 블록 절연층(47Ba)은 드레인측 홀(44B)의 측벽 상에 소정의 두께로 형성된다. 각 전하 축적층(47Bb)은 블록 절연층(47Ba)의 측벽 상에 소정의 두께로 형성된다. 각 터널 절연층(47Bc)은 전하 축적층(47Bb)의 측벽 상에 소정의 두께로 형성된다. 각 드레인측 원주형 반도체층(48B)은 드레인측 홀(44B)을 채우도록 형성된다. 드레인측 원주형 반도체층들(48B)은 로우와 컬럼 방향으로 행렬 형태로 형성된다. 각 드레인측 원주형 반도체층(48B)은 적층 방향으로 연장되는 원주 형상으로 형성된다. 각 드레인측 원주형 반도체층(48B)은 대응하는 원주형 메모리 반도체층(34Bb)의 상면과 접하도록 형성된다.
블록 절연층들(47Ba)과 터널 절연층들(47Bc)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층들(47Bb)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 드레인측 원주형 반도체층들(48B)은 예를 들어 폴리실리콘(p-Si)으로 구 성된다.
전술한 바와 같은 선택 트랜지스터층(40B)의 구성에서, 각 소스측 도전층(41B)은 소스측 선택 트랜지스터(SSTrb)의 제어 게이트로서 기능한다. 또한, 소스측 도전층(41B)은 소스측 선택 게이트 라인(SGSb)의 일부로서 기능한다. 각 드레인측 도전층(42B)은 드레인측 선택 트랜지스터(SDTrb)의 제어 게이트로서 기능한다. 또한, 각 드레인측 도전층(42B)은 드레인측 선택 게이트 라인(SGDb)의 일부로서 기능한다.
또한, 도 24에 도시한 바와 같이, 소스 라인 도전층(51B)은 로우 방향으로 정렬된 소스측 원주형 반도체층들(46B)의 상면 상에 형성된다. 각 소스 라인 도전층(51B)은 로우 방향으로 연장되도록 형성된다. 각 소스 라인 도전층(51B)은 소스 라인(SLb)으로서 기능한다. 또한, 비트 라인 도전층들(52B)은 로우 방향으로 정렬된 드레인측 원주형 반도체층들(48B)의 상면 상에 형성된다. 각 비트 라인 도전층(52B)은 컬럼 방향으로 연장되도록 형성된다. 각 비트 라인 도전층(52B)은 비트 라인(BLb)으로서 기능한다.
(제4 실시예의 비휘발성 반도체 장치의 동작)
이하, 제4 실시예에 따른 비휘발성 반도체 장치의 동작을 설명한다. 제3 실시예와 같이, 판독 동작 전에, 제4 실시예에 따른 제어 신호 생성부(16)는 미선택 메모리 스트링(MSb)에 연결된 미선택 드레인측 선택 트랜지스터(SDTrb(n-sel))와 미선택 소스측 선택 트랜지스터(SSTrb(n-sel))의 제어 게이트들에 대하여 프리-프로그래밍을 수행한다. 그 결과, 이는 이러한 제어 게이트들의 임계 전압을 증가시 킨다.
또한, 제3 실시예와 같이, 판독 동작 후에, 제4 실시예의 제어 신호 생성부(16)는 미선택 드레인측 선택 트랜지스터(SDTrb(n-sel))와 미선택 소스측 선택 트랜지스터(SSTrb(n-sel))의 제어 게이트들의 프리-프로그래밍을 삭제한다. 그 결과, 이는 이러한 제어 게이트들의 임계 전압을 감소시킨다.
(제4 실시예의 비휘발성 반도체 기억 장치의 이점)
이하, 제4 실시예에 따른 비휘발성 반도체 기억 장치의 이점을 설명한다. 제4 실시예에 따른 비휘발성 반도체 기억 장치는 제3 실시예에서 설명한 바와 동일한 방식으로 동작한다. 이에 따라, 제4 실시예에 따른 비휘발성 반도체 기억 장치는 제3 실시예와 동일한 이점을 갖는다.
[기타 실시예]
비휘발성 반도체 기억 장치의 실시예들을 설명하였지만, 본 발명을 전술한 실시예들로 한정하려는 것은 아니며, 본 발명의 사상으로부터 벗어나지 않고서 이러한 실시예들에 다양한 기타 변경, 추가, 대체 등을 행할 수 있다.
예를 들어, 제4 실시예의 비휘발성 반도체 기억 장치는 선택 메모리 스트링(MSb(sel))에 연결된 미선택 드레인측 선택 트랜지스터들(SDTrb(n-sel))에 대해서만 프리-프로그래밍을 수행하도록 구성될 수 있다. 또한, 제4 실시예의 비휘발성 반도체 기억 장치는 선택 메모리 스트링(MS(sel))에 연결된 미선택 소스측 선택 트랜지스터들(SSTrb(n-sel))에 대해서만 프리-프로그래밍을 수행하도록 구성될 수도 있다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 블록도이다.
도 2는 메모리 셀 어레이(11)의 개략적인 사시도이다.
도 3은 도 2의 확대도이다.
도 4는 도 3의 단면도이다.
도 5는 비휘발성 반도체 기억 장치(100)의 회로도이다.
도 6은 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 기입 동작을 도시하는 타이밍도이다.
도 7은 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 판독 동작을 도시하는 타이밍도이다.
도 8은 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 소거 동작을 도시하는 타이밍도이다.
도 9는 제1 실시예에 따른 비휘발성 반도체 기억 장치(100)의 판독 동작 전과 후에 수행되는 동작을 도시하는 흐름도이다.
도 10은 단계(S101)에서 프리(pre) 프로그래밍의 "경우 1"을 도시하는 도이다.
도 11은 단계(S101)에서 프리 프로그래밍의 "경우 2"를 도시하는 도이다.
도 12는 단계(S101)에서 프리 프로그래밍의 "경우 3"을 도시하는 도이다.
도 13은 프리 프로그래밍 동작(단계 S101)을 도시하는 타이밍도이다.
도 14는 프리 프로그래밍 동작(단계 S103)을 도시하는 타이밍도이다.
도 15는 제2 실시예에 따른 하나의 메모리 블록(MBa)의 단면도이다.
도 16은 제2 실시예에 따른 비휘발성 반도체 기억 장치의 판독 동작 전과 후에 수행되는 동작을 도시하는 흐름도이다.
도 17은 단계(S201)에서 프리 프로그래밍의 "경우 4"를 도시하는 도이다.
도 18은 단계(S201)에서 프리 프로그래밍의 "경우 5"를 도시하는 도이다.
도 19는 단계(S201)에서 프리 프로그래밍의 "경우 6"을 도시하는 도이다.
도 20은 프리 프로그래밍 동작(단계 S201)을 도시하는 타이밍도이다.
도 21은 프리 프로그래밍 동작(단계 S203)을 도시하는 타이밍도이다.
도 22는 제3 실시예에 따른 하나의 메모리 블록(MBb)의 단면도이다.
도 23은 제4 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 블록들(MBc)의 회로도이다.
도 24는 제4 실시예의 비휘발성 반도체 기억 장치의 하나의 메모리 블록(MBc)의 개략적인 사시도이다.
도 25는 도 24의 일부를 확대한 단면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
11 메모리 셀 어레이 12, 13 로우 디코더
14 감지 증폭기 15 컬럼 디코더
16 제어 신호 생성부 20 소스측 선택 트랜지스터층
30 메모리 트랜지스터층 40 드레인측 선택 트랜지스터층
100 비휘발성 반도체 기억 장치 MS 메모리 스트링
MB 메모리 블록 WL 워드 라인
BL 비트 라인

Claims (20)

  1. 비휘발성 반도체 기억 장치로서,
    복수의 메모리 스트링 - 상기 복수의 메모리 스트링의 각각은 직렬로 연결된 복수의 전기적으로 재기입가능한 메모리 셀을 구비함 - 과,
    상기 각 메모리 스트링들의 일단에 연결된 복수의 제1 선택 트랜지스터를 포함하고,
    상기 메모리 스트링들의 각각은,
    기판에 수직하는 방향으로 연장되는 원주부를 포함하는 제1 반도체층과,
    상기 원주부의 측면을 둘러싸도록 형성된 제1 전하 축적층과,
    상기 제1 전하 축적층과 상기 원주부의 측면을 둘러싸도록 형성된 제1 도전층 - 상기 제1 도전층은 상기 메모리 셀들의 각각의 제어 전극으로서 기능함 - 을 포함하고,
    상기 제1 선택 트랜지스터들의 각각은,
    상기 원주부의 상면으로부터 상향 연장되는 제2 반도체층과,
    상기 제2 반도체층의 측면을 둘러싸도록 형성된 제2 전하 축적층과,
    상기 제2 전하 축적층과 상기 제2 반도체층의 측면을 둘러싸도록 형성된 제2 도전층 - 상기 제2 도전층은 상기 제1 선택 트랜지스터들의 각각의 제어 전극으로서 기능함 - 을 포함하고,
    상기 비휘발성 반도체 기억 장치는, 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층에 전하들을 축적시키도록 구성된 제어 회로를 더 포함하는, 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    복수의 메모리 블록의 각각은 행렬 형태로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    복수의 메모리 블록의 각각은 행렬 형태로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는 상기 메모리 블록들 중 하나의 미선택 메모리 블록의 상기 메모리 스트링들에 연결된 상기 제1 선택 트랜지스터들의 상기 제2 전하 축적층들에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    복수의 메모리 블록의 각각은 행렬 형태로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층들에 전하들이 축적되게 하고, 또한, 상기 메모리 블록들 중 하나의 미선택 메모리 블록의 상기 메모리 스트링들에 연결된 상기 제1 선택 트랜지스터들의 상기 제2 전하 축적층들에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독한 후에, 상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층으로부터 전하들이 방출되게 하는, 비휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 게이트에 인가되는 전압을 스텝 방식으로 부스팅(boosting)함으로써 상기 제2 전하 축적층에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 게이트 근처에서 GIDL 전류를 생성하여 상기 제2 반도체층에서의 전압을 제1 전압으로 상기 GIDL 전류에 의해 부스팅하고 이에 의해 상기 제2 전하 축적층에 축적되어 있는 전하들이 방출되도록 구성된, 비휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 스트링들의 타단에 연결된 복수의 제2 선택 트랜지스터를 포함하고,
    상기 제2 선택 트랜지스터들의 각각은,
    상기 제1 반도체층의 밑면으로부터 하향 연장되는 제3 반도체층과,
    상기 제3 반도체층의 측면을 둘러싸도록 형성된 제3 전하 축적층과,
    상기 제3 전하 축적층과 상기 제3 반도체층의 측면을 둘러싸고 상기 제2 선택 트랜지스터들의 각각의 제어 전극으로서 기능하도록 형성된 제3 도전층을 포함하고,
    상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 상기 제3 전하 축적층에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    복수의 메모리 블록의 각각은 행렬로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는,
    상기 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 상기 제3 전하 축적층에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  10. 제8항에 있어서,
    복수의 메모리 블록의 각각은 행렬로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 메모리 블록들 중 하나의 미선택 메모리 블록의 상기 메모리 스트링들에 연결된 상기 제2 선택 트랜지스터들의 상기 제3 전하 축적층들에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  11. 제8항에 있어서,
    복수의 메모리 블록의 각각은 행렬로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 상기 제3 전하 축적층에 전하들이 축적되게 하고, 또한, 상기 메모리 블록들 중 하나의 미선택 메모리 블록의 상기 메모리 스트링들에 연결된 상기 제2 선택 트랜지스터들의 상기 제3 전하 축적층들에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독한 후에, 상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 상기 제3 전하 축적층으로부터 전하들이 방출되게 하는, 비휘발성 반도체 기억 장치.
  13. 제8항에 있어서,
    상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트에 인가되는 전압을 스텝 방식으로 부스팅함으로써 상기 제3 전하 축적층에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트 근처에서 GIDL 전류를 생성하여 상기 제3 반도체층에서의 전압을 제2 전압으로 상기 GIDL 전류에 의해 부스팅하고 이에 의해 상기 제3 전하 축적층에 축적되어 있는 전하들이 방출되도록 구성된, 비휘발성 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 제1 반도체층은 한 쌍의 상기 원주부들의 하단들을 연결하도록 형성된 연결부를 포함하는, 비휘발성 반도체 기억 장치.
  16. 비휘발성 반도체 기억 장치로서,
    복수의 메모리 스트링 - 상기 복수의 메모리 스트링의 각각은 직렬로 연결된 전기적으로 재기입가능한 복수의 메모리 셀을 포함함 - 과,
    상기 각 메모리 스트링들의 일단에 연결된 복수의 제1 선택 트랜지스터를 포함하고,
    상기 메모리 스트링들의 각각은,
    기판에 수직하는 방향으로 연장되는 원주부를 포함하는 제1 반도체층과,
    상기 원주부의 측면을 둘러싸도록 형성된 제1 전하 축적층과,
    상기 제1 전하 축적층과 상기 원주부의 측면을 둘러싸도록 형성되며 상기 메모리 셀들의 각각의 제어 전극으로서 기능하는 제1 도전층을 포함하고,
    상기 제1 선택 트랜지스터들의 각각은,
    상기 원주부의 밑면으로부터 하향 연장되는 제2 반도체층과,
    상기 제2 반도체층의 측면을 둘러싸도록 형성된 제2 전하 축적층과,
    상기 제2 전하 축적층과 상기 제2 반도체층의 측면을 둘러싸도록 형성되고 상기 제1 선택 트랜지스터들의 각각의 제어 전극으로서 기능하는 제2 도전층을 포함하고,
    상기 비휘발성 반도체 기억 장치는, 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층에 전하들을 축적시키도록 구성된 제어 회로를 더 포함하는, 비휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    복수의 메모리 블록의 각각은 행렬로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  18. 제16항에 있어서,
    복수의 메모리 블록의 각각은 행렬로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 메모리 블록들 중 하나의 미선택 메모리 블록의 상기 메모리 스트링들에 연결된 상기 제1 선택 트랜지스터들의 상기 제2 전하 축적층들에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  19. 제16항에 있어서,
    복수의 메모리 블록의 각각은 행렬로 배치된 상기 복수의 메모리 스트링을 포함하고,
    상기 메모리 블록들 중 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독하기 전에, 상기 제어 회로는, 상기 하나의 선택된 메모리 블록의 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층에 전하들이 축적되게 하고, 또한, 상기 메모리 블록들 중 하나의 미선택 메모리 블록의 상기 메모리 스트링들에 연결된 상기 제1 선택 트랜지스터들의 상기 제2 전하 축적층들에 전하들이 축적되게 하는, 비휘발성 반도체 기억 장치.
  20. 제16항에 있어서,
    상기 메모리 스트링들 중 하나의 선택된 메모리 스트링으로부터 데이터를 판독한 후에, 상기 제어 회로는, 상기 메모리 스트링들 중 하나의 미선택 메모리 스트링에 연결된 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 상기 제2 전하 축적층으로부터 전하들이 방출되게 하는, 비휘발성 반도체 기억 장치.
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