TWI828214B

TWI828214B - 記憶體裝置

Info

Publication number: TWI828214B
Application number: TW111124177A
Authority: TW
Inventors: 武木田秀人
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-12-10
Filing date: 2022-06-29
Publication date: 2024-01-01
Also published as: TW202324395A; WO2023105763A1

Abstract

實施方式提供一種能夠提高積體度的記憶體裝置。一實施方式的記憶體裝置包括：第一半導體層、第一導電體層、第二半導體層、及第二導電體層、第一半導體膜、第一記憶體膜以及第二記憶體膜。第一半導體層、第一導電體層、第二半導體層、及第二導電體層於第一方向上相互分離地依次排列。第一半導體膜沿第一方向延伸，與第一半導體層及第二半導體層相接，並與第一導電體層及第二導電體層交叉。第一記憶體膜設置於第一導電體層與第一半導體膜之間。第二記憶體膜設置於第二導電體層與第一半導體膜之間。

Description

記憶體裝置

實施方式是有關於一種記憶體裝置。

[相關申請案]

本申請案享有以PCT國際專利申請案JP2021/045583號(申請日：2021年12月10日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。

作為能夠非揮發性地儲存資料的記憶體裝置，已知有反或(Not OR，NOR)快閃記憶體。於如NOR快閃記憶體般的記憶體裝置中，為了高積體化、大容量化，正在研究三維的記憶體結構。

實施方式提供一種能夠提高積體度的記憶體裝置。

實施方式的記憶體裝置包括：第一半導體層、第一導電體層、第二半導體層、及第二導電體層，於第一方向上相互分離地依次排列；第一半導體膜，沿所述第一方向延伸，與所述第一半導體層及所述第二半導體層相接，並與所述第一導電體層及所述第二導電體層交叉；第一記憶體膜，設置於所述第一導電體層與所述第一半導體膜之間；以及第二記憶體膜，設置於所述第二導電體層與所述第一半導體膜之間。

實施方式的記憶體裝置，包括：串聯連接的第一記憶體胞元電晶體及第二記憶體胞元電晶體；第一源極線，與所述第一記憶體胞元電晶體的第一端電性連接；第一位元線，與所述第一記憶體胞元電晶體的第二端及所述第二記憶體胞元電晶體的第一端電性連接；第二位元線，與所述第二記憶體胞元電晶體的第二端電性連接；第一字元線，與所述第一記憶體胞元電晶體的閘極電性連接；以及第二字元線，與所述第二記憶體胞元電晶體的閘極電性連接。

1:記憶體系統

2:記憶體控制器

3:記憶體裝置

11:輸入/輸出電路

12:暫存器

13:定序器

14:電壓生成電路

15:驅動器組

16:記憶體胞元陣列

17:列解碼器

18:感測放大器模組

20:半導體基板

21、21_0、21_1、21_2、21_3:半導體層

22、22_0、22_1、22_2、22_3、41、42、43、44、45、46:導電體層

30、31、33:絕緣體層

32、32A:積層膜

32a:穿隧絕緣膜

32b:電荷蓄積膜

32c:阻擋絕緣膜

32d:閘極絕緣膜

32e:鐵電膜

40:半導體膜

40a:半導體部

50、51:絕緣體膜

ADD:位址

BL0、BL1、BL2、BL4、BL5、BL6、BL8、BL10、BL12、BL13、BL14、BL15:位元線/非選擇位元線

BL3、BL7、BL11:位元線

BL9:位元線/選擇位元線/非選擇位元線

BLK、BLK0、BLK1、BLK2、BLK3:區塊

CMD:命令

CVa、CVb、CVc:接點

DAT:資料/寫入資料/讀出資料

H1:孔

H2:狹縫

HA1、HA2:引出區域

INS:絕緣體層

L0、L1、L2、L3:層

LS:積層配線結構

MA:記憶體區域

MT0、MT1、MT2、MT3:記憶體胞元電晶體

NS、NS0、NS1、NSm:NOR串

SL:源極線/選擇源極線/非選擇源極線

SL0、SL2~SLm:源極線/非選擇源極線

SL1:源極線/選擇源極線

SLTa、SLTb:構件

SM:犧牲構件

SP:源極柱

SU0、SU1、SU2、SU3:串單元

VCGR、VD1、VERA、VPASS、VPGM、VREAD、VS1、VS2、VSS:電壓

WL0、WL2、WL3:字元線/非選擇字元線

WL1:字元線/選擇字元線

X、Y、Z:方向

圖1是表示包括實施方式的記憶體裝置的記憶體系統的結構的一例的框圖。

圖2是表示實施方式的記憶體裝置所包括的記憶體胞元陣列的電路結構的一例的電路圖。

圖3是表示實施方式的記憶體胞元陣列的平面佈局的一例的平面圖。

圖4是表示實施方式的記憶體胞元陣列的記憶體區域中的平面佈局的一例的平面圖。

圖5是表示實施方式的記憶體胞元陣列的剖面結構的一例的沿著圖4的V-V線的剖面圖。

圖6是表示實施方式的記憶體胞元陣列所包括的記憶體胞元電晶體的剖面結構的一例的沿著圖5的VI-VI線的剖面圖。

圖7是表示實施方式的記憶體胞元陣列的引出區域中的平面佈局的一例的平面圖。

圖8是表示實施方式的記憶體胞元陣列的剖面結構的一例的沿著圖7的VIII-VIII線的剖面圖。

圖9是表示於實施方式的記憶體裝置中的寫入動作中施加至各種配線的電壓的一例的電路圖。

圖10是表示於實施方式的記憶體裝置中的讀出動作中施加至各種配線的電壓的一例的電路圖。

圖11是表示於實施方式的記憶體裝置中的擦除動作中施加至各種配線的電壓的第一例的電路圖。

圖12是表示於實施方式的記憶體裝置中的擦除動作中施加至各種配線的電壓的第二例的電路圖。

圖13~圖19是表示實施方式的記憶體胞元陣列的製造中途的剖面結構的一例的剖面圖。

圖20是表示變形例的記憶體胞元陣列的剖面結構的一例的剖面圖。

以下，參照圖式對實施方式進行說明。圖式的尺寸及比率未必限於與現實的尺寸及比率相同。

再者，於以下的說明中，關於具有大致相同的功能及結構的構成元件，標註相同符號。在對具有相同的結構的元件彼此進行特別區分的情況下，有時於相同符號的末尾附加相互不同的文字或數字。

[實施方式]

1.結構

1.1 記憶體系統

對實施方式的記憶體系統的結構進行說明。

圖1是表示包括實施方式的記憶體裝置的記憶體系統的結構的一例的框圖。記憶體系統1是儲存裝置。記憶體系統1執行資料的寫入動作、及讀出動作。記憶體系統1包括記憶體控制器2及記憶體裝置3。

記憶體控制器2例如包括如單晶片系統(system-on-a-chip，SOC)般的積體電路。記憶體控制器2基於來自外部未圖示的主機設備的請求來對記憶體裝置3進行控制。具體而言，例如，於寫入動作時，記憶體控制器2將寫入資料發送至記憶體裝置3。於讀出動作時，記憶體控制器2接收自記憶體裝置3讀出的資料。另外，記憶體控制器2對記憶體裝置3進行控制。具體而言，例如，記憶體控制器2將寫入至記憶體裝置3內的某個儲存區域的資料改寫至另一個儲存區域後，進行擦除。

記憶體裝置3是非揮發性記憶體。記憶體裝置3例如是NOR快閃記憶體。記憶體裝置3非揮發地儲存資料。

1.2 記憶體裝置

繼而，參照圖1所示的框圖，對實施方式的記憶體裝置的內部結構進行說明。記憶體裝置3包括：輸入/輸出電路11、暫存器12、定序器13、電壓生成電路14、驅動器組15、記憶體胞元陣列16、列解碼器17、及感測放大器模組18。

輸入/輸出電路11於與記憶體控制器2之間發送/接收各種訊號。輸入/輸出電路11所發送/接收的訊號例如包含命令CMD、位址ADD、及資料DAT。命令CMD確定記憶體控制器2對記憶體裝置3指示的動作。位址ADD確定記憶體裝置3中的儲存區域。資料DAT包含寫入至記憶體裝置3的資料(寫入資料)或自記憶體裝置3讀出的資料(讀出資料)。

輸入/輸出電路11將位址ADD及命令CMD、以及寫入資料DAT分別發送至暫存器12及感測放大器模組18。輸入/輸出電路11自感測放大器模組18接收讀出資料DAT。

暫存器12儲存位址ADD及命令CMD。

定序器13基於儲存於暫存器12中的命令CMD來對記憶體裝置3整體的動作進行控制。

電壓生成電路14生成於寫入動作、讀出動作、擦除動作等中使用的電壓。

驅動器組15將由電壓生成電路14生成的電壓供給至記憶體胞元陣列16、列解碼器17及感測放大器模組18。

記憶體胞元陣列16包含多個區塊BLK、以及多個位元線、多個源極線、及多個字元線。於圖1的例子中，示出記憶體胞元陣列16包含四個區塊BLK0、BLK1、BLK2、及BLK3的情況。區塊BLK例如是與記憶體胞元陣列16內的規定資料容量對應的儲存區域。各區塊BLK包括多個記憶體胞元電晶體。各記憶體胞元電晶體藉由選擇位元線、源極線、及字元線來確定。關於記憶體胞元陣列16的詳細的結構，於後面進行敘述。

列解碼器17基於暫存器12內的位址ADD來選擇區塊BLK0~區塊BLK3中的任一者。列解碼器17基於暫存器12內的位址ADD來進一步選擇所選擇的區塊BLK中的字元線。

感測放大器模組18基於暫存器12內的位址ADD來選擇位元線及源極線的組。感測放大器模組18於寫入動作中經由所選擇的位元線將寫入資料DAT傳送至記憶體胞元陣列16。感測放大器模組18於讀出動作中經由所選擇的位元線對記憶體胞元電晶體的臨限值電壓進行感測。然後，感測放大器模組18基於感測結果生成讀出資料DAT。

1.3 記憶體胞元陣列的電路結構

圖2是表示實施方式的記憶體裝置所包括的記憶體胞元陣列的電路結構的一例的電路圖。於圖2中，示出記憶體胞元陣列16中所含的多個區塊BLK中的一個區塊BLK。如圖2所示，記憶體胞元陣列16例如與四條字元線WL0~WL3、(m+1)條源極線SL0~SLm、及16條位元線BL0~BL15連接(m為2以上的整數)。再者，於圖2中，示出了m為2以上的情況，但並不限於此，亦可為0或1。

區塊BLK包括多個串單元SU。各串單元SU包括多個 NOR串NS。各NOR串NS包括多個記憶體胞元電晶體MT。各記憶體胞元電晶體MT包括控制閘極及電荷蓄積層。各記憶體胞元電晶體MT非揮發地儲存資料。於圖2中，示出如下情況：各區塊BLK包含四個串單元SU0~SU3，各串單元SU包含(m+1)個NOR串NS0~NSm，各NOR串NS包含四個記憶體胞元電晶體MT0~MT3。

於各NOR串NS中，記憶體胞元電晶體MT0~記憶體胞元電晶體MT3串聯連接。各記憶體胞元電晶體MT的第一端與對應的位元線BL連接。

具體而言，於串單元SU0中，各記憶體胞元電晶體MT0的第一端共同連接於位元線BL0。於串單元SU0中，各記憶體胞元電晶體MT1的第一端及各記憶體胞元電晶體MT0的第二端共同連接於位元線BL1。於串單元SU0中，各記憶體胞元電晶體MT2的第一端及各記憶體胞元電晶體MT1的第二端共同連接於位元線BL2。於串單元SU0中，各記憶體胞元電晶體MT3的第一端及各記憶體胞元電晶體MT2的第二端共同連接於位元線BL3。

於串單元SU1中，各記憶體胞元電晶體MT0的第一端共同連接於位元線BL4。於串單元SU1中，各記憶體胞元電晶體MT1的第一端及各記憶體胞元電晶體MT0的第二端共同連接於位元線BL5。於串單元SU1中，各記憶體胞元電晶體MT2的第一端及各記憶體胞元電晶體MT1的第二端共同連接於位元線BL6。於串單元SU1中，各記憶體胞元電晶體MT3的第一端及各記憶體胞元電晶體MT2的第二端共同連接於位元線BL7。

於串單元SU2中，各記憶體胞元電晶體MT0的第一端共同連接於位元線BL8。於串單元SU2中，各記憶體胞元電晶體MT1的第一端及各記憶體胞元電晶體MT0的第二端共同連接於位元線BL9。於串單元SU2中，各記憶體胞元電晶體MT2的第一端及各記憶體胞元電晶體MT1的第二端共同連接於位元線BL10。於串單元SU2中，各記憶體胞元電晶體MT3的第一端及各記憶體胞元電晶體MT2的第二端共同連接於位元線BL11。

於串單元SU3中，各記憶體胞元電晶體MT0的第一端共同連接於位元線BL12。於串單元SU3中，各記憶體胞元電晶體MT1的第一端及各記憶體胞元電晶體MT0的第二端共同連接於位元線BL13。於串單元SU3中，各記憶體胞元電晶體MT2的第一端及各記憶體胞元電晶體MT1的第二端共同連接於位元線BL14。於串單元SU3中，各記憶體胞元電晶體MT3的第一端及各記憶體胞元電晶體MT2的第二端共同連接於位元線BL15。

另外，各NOR串NS連接於對應的源極線SL。

具體而言，各串單元SU的NOR串NS0的記憶體胞元電晶體MT3的第二端共同連接於源極線SL0。各串單元SU的NOR串NS1的記憶體胞元電晶體MT3的第二端共同連接於源極線SL1。各串單元SU的NOR串NSm的記憶體胞元電晶體MT3的第二端共同連接於源極線SLm。

另外，於各NOR串NS中，各記憶體胞元電晶體MT連接於對應的字元線WL。

具體而言，各串單元SU的各NOR串NS的記憶體胞元電晶體MT0的閘極共同連接於字元線WL0。各串單元SU的各NOR串NS的記憶體胞元電晶體MT1的閘極共同連接於字元線WL1。各串單元SU的各NOR串NS的記憶體胞元電晶體MT2的閘極共同連接於字元線WL2。各串單元SU的各NOR串NS的記憶體胞元電晶體MT3的閘極共同連接於字元線WL3。

針對每個區塊BLK重覆如以上所述般的結構。字元線WL0~字元線WL3及位元線BL0~位元線BL15例如於每個區塊BLK中獨立地設置。源極線SL0~源極線SLm例如於區塊BLK之間共有。

再者，實施方式的記憶體裝置3所包括的記憶體胞元陣列16的電路結構並不限定於以上所說明的結構。例如，各區塊BLK所包含的串單元SU的個數可設計為任意的個數。各串單元SU所包含的NOR串NS的個數可設計為任意的個數。各NOR串NS所包含的記憶體胞元電晶體MT的個數可設計為任意的個數。

1.4 記憶體胞元陣列的結構

以下，對實施方式的記憶體裝置所包括的記憶體胞元陣列的結構的一例進行說明。再者，於以下所參照的圖式中，X方向對應於字元線WL及位元線BL的延伸方向。Y方向對應於源極線SL的延伸方向。Z方向對應於與記憶體裝置3的形成中使用的半導體基板的表面垂直的方向。於平面圖中，為了便於觀察圖，適宜附加影線。附加於平面圖中的影線未必與附加了影線的構成元件的原材料或特性相關聯。於剖面圖中，為了便於觀察圖，適宜省略結構的圖示。

1.4.1 平面佈局的概要

圖3是表示實施方式的記憶體胞元陣列的平面佈局的一例的平面圖。於圖3中，示出與四個區塊BLK0~BLK3對應的區域。如圖3所示，記憶體胞元陣列16包括積層配線結構、以及多個構件SLTa及SLTb。

積層配線結構是包括字元線WL及位元線BL的多條配線積層而成的結構體。積層配線結構的平面佈局例如於X方向上被分割為記憶體區域MA以及引出區域HA1及引出區域HA2。記憶體區域MA是積層配線結構中的形成多個NOR串NS的區域。引出區域HA1及引出區域HA2是用於多個字元線WL與列解碼器17之間的連接、及多個位元線BL與感測放大器模組18之間的連接的區域。引出區域HA1及引出區域HA2夾著記憶體區域MA。

多個構件SLTa各者是沿著X方向延伸的板狀的絕緣體。多個構件SLTa沿Y方向排列。各構件SLTa以橫穿記憶體區域MA以及引出區域HA1及引出區域HA2的方式將積層配線結構分斷。由兩個構件SLTa分斷的積層配線結構對應於一個區塊BLK。

多個構件SLTb各者是沿著X方向延伸的板狀的絕緣體。於相鄰的兩個構件SLTa之間，三個構件SLTb沿Y方向排列。各構件SLTa以橫穿記憶體區域MA以及引出區域HA1及引出區域HA2的方式將積層配線結構分斷。由兩個構件SLTb或一個構件SLTa及一個構件SLTb分斷的積層配線結構對應於一個串單元SU。

以上所說明的記憶體胞元陣列16的平面佈局於Y方向上重覆配置。再者，記憶體胞元陣列16的平面佈局並不限定於以上所述的平面佈局。例如，配置於兩個構件SLTa之間的構件SLTb的數量根據一個區塊BLK中所含的串單元SU的數量而變更。

1.4.2 記憶體區域

接著，對實施方式的記憶體胞元陣列的記憶體區域中的結構進行說明。

1.4.2.1 平面佈局

圖4是表示實施方式的記憶體胞元陣列的記憶體區域中的詳細的平面佈局的一例的平面圖。於圖4中，示出記憶體區域MA中的包含一個區塊BLK(即串單元SU0~串單元SU3)、以及夾著該區塊BLK的兩個構件SLTa的區域的一部分。如圖4所示，於記憶體區域MA中，記憶體胞元陣列16包括多個源極柱SP、多個接點CVa、及多條源極線SL。

源極柱SP例如是設置於積層配線結構內的柱狀的結構體。各源極柱SP作為一個NOR串NS發揮功能。多個源極柱SP例如呈矩陣狀配置於相鄰的兩個構件SLTa之間的區域中。具體而言，於一個區塊BLK中，於X方向上排列的多個源極柱SP於Y 方向上排列成四行。而且，於相鄰的兩行源極柱SP之間配置構件SLTb。

多條源極線SL於X方向上排列。各源極線SL於Y方向上延伸。各源極線SL以於俯視時，於每個串單元SU中與至少一個源極柱SP重疊的方式配置。於圖4的例子中，示出如下情況：一條源極線SL以於俯視時，於每個串單元SU中與一個源極柱SP重疊的方式配置。源極柱SP和以於俯視時與該源極柱SP重疊的方式配置的源極線SL之間經由接點CVa連接。

1.4.2.2 剖面結構

圖5是表示實施方式的記憶體胞元陣列的記憶體區域中的剖面結構的一例的沿著圖4的V-V線的剖面圖。於圖5中，示出串單元SU0~串單元SU2的沿著YZ面的剖面結構。如圖5所示，於記憶體區域MA中，記憶體胞元陣列16更包括：半導體基板20、絕緣體層30及絕緣體層INS、積層配線結構LS、多個半導體膜40、多個導電體層41及42、以及多個絕緣體膜50及51。

半導體基板20例如是矽基板。於半導體基板20的上表面上設置有絕緣體層30。絕緣體層30例如包含氧化矽。於半導體基板20及絕緣體層30，例如形成用於列解碼器17及感測放大器模組18等的電路。

於絕緣體層30的上表面上設置有積層配線結構LS。構成積層配線結構LS的各層具有沿著XY平面擴展的板狀的結構。積層配線結構LS被多個絕緣體膜50及51各者分斷。

多個絕緣體膜50及51各者是沿著XZ平面擴展的板狀的絕緣體。多個絕緣體膜50及51各者例如包含氧化矽。絕緣體膜50及絕緣體膜51分別用作構件SLTa及構件SLTb。

多個半導體膜40各者是沿Z方向延伸的柱狀的半導體。多個半導體膜40各者例如包含含有磷(P)或砷(As)等N型雜質的多晶矽。多個半導體膜40各者貫通積層配線結構LS。多個半導體膜40各自的下端到達絕緣體層30。半導體膜40用作源極柱SP。

於各半導體膜40的上部形成半導體部40a。半導體部40a包含含有N型雜質的多晶矽。半導體部40a中的N型雜質的濃度較半導體膜40中的N型雜質的濃度高。

於多個半導體膜40各自的上表面上設置有導電體層41。導電體層41沿Z方向延伸。導電體層41用作接點CVa。導電體層41與半導體部40a之間藉由歐姆接合可降低電阻。

於各導電體層41的上表面上設置有對應的一個導電體層42。導電體層42沿Y方向延伸。導電體層42用作源極線SL。一個導電體層42於由構件SLTa及構件SLTb劃分的空間各者中與一個接點CVa相接。導電體層41及導電體層42由絕緣體層INS覆蓋。

接著，對積層配線結構LS的詳細情況進行說明。

積層配線結構LS包括四層的層L0、L1、L2、及L3。四層的層L0~L3依次積層。四層的層L0~L3具有相互同等的結構。四層的層L0~L3各者包括半導體層21、導電體層22、絕緣體層31及絕緣體層33、以及積層膜32。積層膜32包括穿隧絕緣膜32a、電荷蓄積膜32b、及阻擋絕緣膜32c。

半導體層21例如包含含有磷或砷等N型雜質的多晶矽。半導體層21中所含的N型雜質的濃度為半導體膜40中所含的N型雜質的濃度以上。如上所述，半導體層21被絕緣體膜50及絕緣體膜51於每個串單元SU中分斷。因此，各層L的半導體層21於與串單元SU0~串單元SU3對應的每個部分，分別被分斷為半導體層21_0、半導體層21_1、半導體層21_2、及半導體層21_3。

於後述的引出區域HA1及引出區域HA2中，各層L的半導體層21_0~半導體層21_3與對應的位元線BL電性連接。具體而言，層L0的半導體層21_0~半導體層21_3分別與位元線BL0、位元線BL4、位元線BL8、及位元線BL12電性連接。層L1的半導體層21_0~半導體層21_3分別與位元線BL1、位元線BL5、位元線BL9、及位元線BL13電性連接。層L2的半導體層21_0~半導體層21_3分別與位元線BL2、位元線BL6、位元線BL10、及位元線BL14電性連接。層L3的半導體層21_0~半導體層21_3分別與位元線BL3、位元線BL7、位元線BL11、及位元線BL15電性連接。

於半導體層21的上表面上設置有絕緣體層31。絕緣體層31例如包含氧化矽。

於絕緣體層31的上方設置有絕緣體層33。絕緣體層33例如包含氧化矽。

於絕緣體層31與絕緣體層33之間設置有導電體層22及積層膜32。導電體層22例如包含鎢。如上所述，導電體層22被絕緣體膜50及絕緣體膜51於每個串單元SU中分斷。因此，各層L的導電體層22於與串單元SU0~串單元SU3對應的每個部分，分別被分斷為導電體層22_0、導電體層22_1、導電體層22_2、及導電體層22_3。

各層L的導電體層22_0~導電體層22_3於後述的引出區域HA1及引出區域HA2中與相同的字元線WL電性連接。具體而言，層L0的導電體層22_0~導電體層22_3與字元線WL0電性連接。層L1的導電體層22_0~導電體層22_3與字元線WL1電性連接。層L2的導電體層22_0~導電體層22_3與字元線WL2電性連接。層L3的導電體層22_0~導電體層22_3與字元線WL3電性連接。

積層膜32覆蓋導電體層22。具體而言，於導電體層22上設置有阻擋絕緣膜32c。阻擋絕緣膜32c例如包含氧化矽。

於阻擋絕緣膜32c上設置有電荷蓄積膜32b。電荷蓄積膜32b例如包含氮化矽。

於電荷蓄積膜32b上設置有穿隧絕緣膜32a。穿隧絕緣膜32a例如包含氧化矽。穿隧絕緣膜32a中的較導電體層22更靠下方的部分與絕緣體層31相接。穿隧絕緣膜32a中的較導電體層 22更靠上方的部分與絕緣體層33相接。穿隧絕緣膜32a中的和導電體層22為相同高度的部分與半導體膜40相接。

圖6是表示實施方式的積層配線結構及源極柱的剖面結構的一例的沿著圖5的VI-VI線的剖面圖。更具體而言，圖6表示與半導體基板20的表面平行且包含導電體層22的層中的積層配線結構LS及源極柱SP的剖面結構。

於包含導電體層22的剖面中，穿隧絕緣膜32a包圍半導體膜40的側面。電荷蓄積膜32b包圍穿隧絕緣膜32a的側面。阻擋絕緣膜32c包圍電荷蓄積膜32b的側面。導電體層22包圍阻擋絕緣膜32c的側面。如此，半導體膜40的直徑較兩個構件SLTb之間或構件SLTa與構件SLTb之間的積層配線結構LS的沿著Y方向的寬度短。

藉由在Z方向上依次積層具有如以上所述般的結構的層L0~層L3，形成積層配線結構LS。半導體膜40與積層配線結構LS的層L0~層L3交叉的部分分別作為記憶體胞元電晶體MT0~記憶體胞元電晶體MT3發揮功能。具體而言，半導體膜40中的與層L0~層L3的導電體層22及積層膜32交叉的部分分別作為記憶體胞元電晶體MT0~記憶體胞元電晶體MT3的通道發揮功能。半導體膜40中的與層L0~層L3的半導體層21及絕緣體層31交叉的部分分別作為記憶體胞元電晶體MT0~記憶體胞元電晶體MT3的第一端發揮功能。半導體膜40中的與絕緣體層33交叉的部分作為記憶體胞元電晶體MT0~記憶體胞元電晶體MT3的第二端發揮功能。對應的記憶體胞元電晶體MT的臨限值電壓根據蓄積於電荷蓄積膜32b的電荷而發生變化。藉此，各記憶體胞元電晶體MT可儲存資料。即，電荷蓄積膜32b作為對應的記憶體胞元電晶體MT的記憶體膜發揮功能。

1.4.3 引出區域

接著，對實施方式的記憶體胞元陣列的引出區域中的結構進行說明。

1.4.3.1 平面佈局

於實施方式的記憶體胞元陣列中，引出區域HA1中的區塊BLK的結構與引出區域HA2中的區塊BLK的結構類似。具體而言，例如，引出區域HA1中的區塊BLK的平面佈局與使引出區域HA2中的區塊BLK的結構於X方向及Y方向各者上反轉後的平面佈局相同。以下，對引出區域HA1中的區塊BLK的平面佈局進行說明。

圖7是表示實施方式的記憶體胞元陣列的引出區域中的詳細的平面佈局的一例的平面圖。於圖7中，除了示出引出區域HA1中的與一個區塊BLK0對應的區域以外，亦示出附近的記憶體區域MA的一部分。

於引出區域HA1中，多條字元線WL及多條位元線BL各者具有積層配線結構LS中的不與上層的配線層(半導體層21及導電體層22)重疊的部分(平台部分)。另外，於引出區域HA1中，記憶體胞元陣列16包含多個接點CVb及CVc、多條字元線 WL0~WL3、以及多條位元線BL0~BL15。

平台部分的形狀與階梯(step)、階地(terrace)、緣石(rimstone)等類似。具體而言，於層L0的半導體層21、層L0的導電體層22、層L1的半導體層21、層L1的導電體層22、層L2的半導體層21、層L2的導電體層22、層L3的半導體層21、及層L3的導電體層22各者之間設置有階差。於圖7的例子中，示出所述階差沿著X方向設置成階梯狀的情況。

於層L0~層L3的導電體層22_0~導電體層22_3的平台部分的上表面上分別設置有多個接點CVb。與層L0的導電體層22_0~導電體層22_3對應的多個接點CVb共同連接於字元線WL0。與層L1的導電體層22_0~導電體層22_3對應的多個接點CVb共同連接於字元線WL1。與層L2的導電體層22_0~導電體層22_3對應的多個接點CVb共同連接於字元線WL2。與層L3的導電體層22_0~導電體層22_3對應的多個接點CVb共同連接於字元線WL3。多條字元線WL於X方向上排列。各字元線WL沿Y方向延伸。

另外，於層L0~層L3的半導體層21_0~半導體層21_3的平台部分的上表面上分別設置有多個接點CVc。與層L0~層L3的半導體層21_0對應的多個接點CVc分別與位元線BL0~位元線BL3連接。與層L0~層L3的半導體層21_1對應的多個接點CVc分別與位元線BL4~位元線BL7連接。與層L0~層L3的半導體層21_2對應的多個接點CVc分別與位元線BL8~位元線BL11連接。與層L0~層L3的半導體層21_3對應的多個接點CVc分別與位元線BL12~位元線BL15連接。多條位元線BL於Y方向上排列。各位元線BL沿X方向延伸。

1.4.3.2 剖面結構

圖8是表示實施方式的記憶體胞元陣列的引出區域中的剖面結構的一例的沿著圖7的VIII-VIII線的剖面圖。即，於圖8中，示出串單元SU0的沿著XZ面的剖面結構。如圖8所示，於引出區域HA1中，記憶體胞元陣列16更包括多個導電體層43~46。

多個導電體層43分別設置於層L0~層L3的導電體層22的平台部分的上表面上。各導電體層43用作接點CVb。

於與層L0~層L3分別對應的多個導電體層43的上表面上分別設置有多個導電體層44。與層L0~層L3對應的多個導電體層44分別用作字元線WL0~字元線WL3。

多個導電體層45分別設置於層L0~層L3的半導體層21的平台部分的上表面上。各導電體層45用作接點CVc。

於與層L0~層L3分別對應的多個導電體層45的上表面上分別設置有多個導電體層46。與串單元SU0的層L0~層L3對應的多個導電體層46分別用作位元線BL0~位元線BL3。於圖8中雖未圖示，但與串單元SU1的層L0~層L3對應的多個導電體層46分別用作位元線BL4~位元線BL7。與串單元SU2的層L0~層L3對應的多個導電體層46分別用作位元線BL8~位元線BL11。與串單元SU3的層L0~層L3對應的多個導電體層46分別用作位元線BL12~位元線BL15。

2.動作

2.1 寫入動作

對實施方式的記憶體裝置中的寫入動作進行說明。

圖9是表示實施方式的記憶體裝置中的寫入動作的一例的電路圖。於圖9中，示出在將串單元SU2的NOR串NS1的記憶體胞元電晶體MT1作為寫入對象(寫入目標(Write Target))的情況下施加至字元線WL、位元線BL、及源極線SL的電壓的一例。即，於圖9中，示出確定寫入對象的選擇字元線WL、選擇位元線BL、及選擇源極線SL分別為WL1、BL9、及SL1的情況。

如圖9所示，對選擇字元線WL1施加電壓VPGM。電壓VPGM是可向記憶體胞元電晶體MT的電荷蓄積膜32b注入電荷的高電壓。電壓VPGM例如為12V。電壓VPGM無論是否寫入了資料，均使記憶體胞元電晶體MT成為導通狀態。再者，電荷向記憶體胞元電晶體MT的注入例如應用通道熱電子(Channel Hot Electron，CHE)方式。

對與較寫入對象更靠源極側的記憶體胞元電晶體MT連接的所有字元線WL(非選擇字元線WL2及非選擇字元線WL3)施加電壓VPASS。電壓VPASS無論是否寫入了資料，均使記憶體胞元電晶體MT成為導通狀態。電壓VPASS是不向記憶體胞元電晶體MT的電荷蓄積膜32b注入電荷的電壓。即，電壓VPASS較電壓VPGM低。電壓VPASS例如為5V。

對與較寫入對象更靠汲極側的記憶體胞元電晶體MT連接的所有字元線WL(非選擇字元線WL0)施加電壓VSS。電壓VSS是接地電壓。電壓VSS例如為0V。

對選擇源極線SL1施加電壓VSS。

對選擇源極線SL1以外的所有源極線SL(非選擇源極線SL0、及非選擇源極線SL2~非選擇源極線SLm)施加電壓VS1。電壓VS1是用於使與非選擇源極線SL0、及非選擇源極線SL2~非選擇源極線SLm連接的所有記憶體胞元電晶體MT的源極-汲極間電壓降低的電壓。為了不產生對該記憶體胞元電晶體MT的不希望的電荷的注入而調整電壓VS1。電壓VS1例如為3V以上且5V以下。

對層L1中的選擇位元線BL9以外的位元線BL(非選擇位元線BL1、非選擇位元線BL5、及非選擇位元線BL13)施加電壓VSS。藉此，對與選擇源極線SL1及非選擇位元線BL1、非選擇位元線BL5或非選擇位元線BL13連接的所有記憶體胞元電晶體MT1的源極-汲極間施加電位差|VSS-VSS|=0V。因此，於與選擇源極線SL1及非選擇位元線BL1、非選擇位元線BL5或非選擇位元線BL13連接的所有記憶體胞元電晶體MT1中，電荷的注入得到抑制。另外，對與非選擇源極線SL及非選擇位元線BL1、非選擇位元線BL5或非選擇位元線BL13連接的所有記憶體胞元電晶體MT1的源極-汲極間施加電位差|VS1-VSS|=3V~5V。如此，藉由使電位差|VS1-VSS|相對於電位差|VD1-VSS|降低，於與非選擇源極線SL及非選擇位元線BL1、非選擇位元線BL5或非選擇位元線BL13連接的所有記憶體胞元電晶體MT1中，電荷的注入得到抑制。

對層L0、層L2、及層L3中的所有位元線(非選擇位元線BL0、非選擇位元線BL2~非選擇位元線BL4、非選擇位元線BL6~非選擇位元線BL8、非選擇位元線BL10~非選擇位元線BL12、非選擇位元線BL14、及非選擇位元線BL15)施加VSS以上且VS1以下的電壓。或者，非選擇位元線BL0、非選擇位元線BL2~非選擇位元線BL4、非選擇位元線BL6~非選擇位元線BL8、非選擇位元線BL10~非選擇位元線BL12、非選擇位元線BL14、及非選擇位元線BL15亦可設為開路狀態。藉此，可抑制並非寫入對象的記憶體胞元電晶體MT的源極-汲極間的電壓達到不希望的高度。

2.2 讀出動作

接著，對實施方式的記憶體裝置中的讀出動作進行說明。

圖10是表示實施方式的記憶體裝置中的讀出動作的一例的電路圖。於圖10中，示出在將串單元SU2的NOR串NS1的記憶體胞元電晶體MT1作為讀出對象(讀出目標(Read Target))的情況下施加至字元線WL、位元線BL、及源極線SL的電壓的一例。即，於圖10中，與圖9同樣地，示出確定讀出對象的選擇字元線WL、選擇位元線BL、及選擇源極線SL分別為WL1、BL9、及SL1的情況。

如圖10所示，對選擇字元線WL1施加電壓VCGR。電壓VCGR是在寫入了資料的情況下使記憶體胞元電晶體MT成為關斷狀態、於未寫入資料的情況下使記憶體胞元電晶體MT成為導通狀態的電壓。

對與較讀出對象更靠源極側的記憶體胞元電晶體MT連接的所有字元線WL(非選擇字元線WL2及非選擇字元線WL3)施加電壓VREAD。電壓VREAD無論是否寫入了資料，均使記憶體胞元電晶體MT成為導通狀態。電壓VREAD例如為5V。

對與較讀出對象更靠汲極側的記憶體胞元電晶體MT連接的所有字元線WL(非選擇字元線WL0)施加電壓VSS。

對選擇源極線SL1施加電壓VSS。

對選擇源極線SL1以外的所有源極線SL(非選擇源極線SL0、及非選擇源極線SL2~非選擇源極線SLm)施加電壓VS2。電壓VS2例如為1V。

再者，對選擇位元線BL9以外的所有位元線BL(非選擇位元線BL0~非選擇位元線BL8、及非選擇位元線BL9~非選擇位元線BL13)施加電壓VSS。藉此，對與非選擇位元線BL0~非選擇位元線BL8、及非選擇位元線BL10~非選擇位元線BL13連接的所有記憶體胞元電晶體MT的源極-汲極間施加電位差|VS2-VSS|=1V。因此，電流可於非選擇位元線BL0~非選擇位元線BL8、及非選擇位元線BL9~非選擇位元線BL13中流動。然而，在非選擇位元線BL0~非選擇位元線BL8、及非選擇位元線BL9~非選擇位元線BL13中流動的電流與經由選擇位元線BL9而於讀出對象中流動的讀出電流獨立，因此於讀出動作時可忽略。

2.3 擦除動作

接著，對實施方式的記憶體裝置中的擦除動作進行說明。

2.3.1 第一例

圖11是表示實施方式的記憶體裝置中的擦除動作的第一例的電路圖。於圖11中，示出在將各串單元SU的NOR串NS1的記憶體胞元電晶體MT1作為擦除對象(擦除目標(Erase Target))的情況下施加至字元線WL、位元線BL、及源極線SL的電壓的一例。即，於圖11中，示出確定擦除對象的選擇字元線WL、及選擇源極線SL分別為WL1及SL1的情況。

如圖11所示，對選擇字元線WL1施加電壓VSS。對選擇字元線WL1以外的所有字元線WL(非選擇字元線WL0、非選擇字元線WL2、及非選擇字元線WL3)施加電壓VERA。電壓VERA例如為12V。再者，非選擇字元線WL0、非選擇字元線WL2、及非選擇字元線WL3亦可設為開路狀態。

對選擇源極線SL1施加電壓VERA。對選擇源極線SL1以外的所有源極線SL(非選擇源極線SL0、及非選擇源極線SL2~非選擇源極線SLm)施加電壓VSS。

所有位元線BL0~位元線BL15均設為開路狀態。藉此，於各串單元SU的NOR串NS1的記憶體胞元電晶體MT1中可發生富爾-諾罕(Fowler-Nordheim，FN)穿隧。因此，可自作為擦除對象的四個記憶體胞元電晶體MT的電荷蓄積膜32b抽取電子。

2.3.2 第二例

圖12是表示實施方式的記憶體裝置中的擦除動作的第二例的電路圖。於圖12中，示出在將一個區塊BLK作為擦除對象的情況下施加至字元線WL、位元線BL、及源極線SL的電壓的一例。

如圖12所示，對所有字元線WL0~字元線WL3施加電壓VSS。對所有源極線SL0~源極線SLm施加電壓VERA。所有位元線BL0~位元線BL15設為開路狀態。藉此，於一個區塊BLK內的所有記憶體胞元電晶體MT中可發生FN穿隧。因此，可自作為擦除對象的區塊BLK內的所有記憶體胞元電晶體MT的電荷蓄積膜32b抽取電子。

3.製造方法

圖13~圖19分別表示實施方式的記憶體胞元陣列的製造中途的剖面結構的一例。圖13~圖16所圖示的剖面結構表示與圖5對應的區域。圖17~圖19所圖示的剖面結構表示與圖8對應的區域。以下，對記憶體裝置3中的記憶體胞元陣列16內的積層配線結構的製造步驟的一例進行說明。

首先，如圖13所示，形成包括犧牲構件SM的積層結構。具體而言，於半導體基板20上形成絕緣體層30。於絕緣體層30上依次積層與層L0~層L3對應的積層結構。積層結構的與層L0~層L3對應的部分各者依次積層半導體層21、絕緣體層31、犧牲構件SM、以及絕緣體層33而形成。

然後，如圖14所示，所積層的半導體層21及犧牲構件SM的端部於引出區域HA1及引出區域HA2內被加工成階梯狀。其後，引出區域HA1及引出區域HA2內的階梯部分由絕緣體層 INS埋入。積層結構的上表面例如藉由化學機械研磨(Chemical Mechanical Polishing，CMP)平坦化。

然後，藉由光微影等形成與源極柱SP對應的區域開口的遮罩。然後，如圖15所示，藉由使用該遮罩的各向異性蝕刻，形成貫通積層結構的孔H1。於孔H1的底部，例如絕緣體層30露出。孔H1對應於源極柱SP。於本步驟中的孔H1的形成中，例如使用反應離子蝕刻(Reactive Ion Etching，RIE)。

如圖16所示，孔H1由半導體膜40埋入。藉由例如利用CMP將形成於積層結構的上表面上的半導體膜40去除，與孔H1各自的上端對應的面露出。其後，向半導體膜40的上部注入N型雜質。藉此，形成半導體部40a。

接著，如圖17所示，形成多個狹縫H2。具體而言，首先，藉由光微影等形成與構件SLTa及構件SLTb對應的區域開口的遮罩。然後，藉由使用該遮罩的各向異性蝕刻形成例如貫通積層結構的狹縫H2。藉此，積層結構被分斷為與串單元SU對應的每個結構。於本步驟中的狹縫H2的形成中，例如使用RIE。

接著，執行積層結構內的犧牲構件SM的置換處理。具體而言，如圖18所示，首先，藉由利用熱磷酸等進行的濕式蝕刻，經由狹縫H2選擇性地將犧牲構件SM去除。去除了犧牲構件SM的積層結構由多個源極柱SP支撐。

然後，如圖19所示，穿隧絕緣膜32a、電荷蓄積膜32b、阻擋絕緣膜32c、及導電體經由狹縫H2依次埋入至去除了犧牲構件SM的空間中。於本步驟中的積層膜32及半導體的形成中，例如使用化學氣相沈積(Chemical Vapor Deposition，CVD)。其後，藉由深蝕刻處理將形成於狹縫H2內部的積層膜32及導電體中的至少導電體去除。藉此，於Z方向上相鄰的導電體被分離為針對每個層L的多個導電體層22。針對每個層L分離的多個導電體層22分別作為與字元線WL0~字元線WL3對應的配線發揮功能。再者，於本步驟中形成的導電體層22亦可包含障壁金屬。在此情況下，於形成積層膜32後形成導電體時，例如於成膜有氮化鈦作為障壁金屬之後形成鎢。

其後，狹縫H2由絕緣體膜50及絕緣體膜51埋入。絕緣體膜50及絕緣體膜51分別作為構件SLTa及構件SLTb發揮功能。

藉由以上所說明的製造步驟，形成記憶體胞元陣列16內的積層配線結構。再者，以上所說明的製造步驟只不過為一例，並不限定於此。例如，可於各製造步驟之間插入其他處理，亦可省略或整合一部分步驟。另外，各製造步驟亦可於可能的範圍內進行替換。

4.實施方式的效果

根據實施方式，可提高記憶體的積體度。以下，對本效果進行說明。

積層配線結構LS的各層L包括在Z方向上相互分離地設置的半導體層21及導電體層22。以覆蓋導電體層22的方式設置阻擋絕緣膜32c。以覆蓋阻擋絕緣膜32c的方式設置電荷蓄積膜32b。以覆蓋電荷蓄積膜32b的方式設置穿隧絕緣膜32a。以貫通積層配線結構LS的方式設置沿Z方向延伸的半導體膜40。於各層L中，半導體膜40與半導體層21相接且與導電體層22交叉。藉此，半導體膜40與各層L交叉的部分可作為記憶體胞元電晶體MT發揮功能。因此，可於Z方向上積層記憶體胞元電晶體MT。因此，可於抑制晶片尺寸的增加的同時增加記憶體的容量。

於此種結構中，記憶體胞元電晶體MT0的第一端例如與位元線BL0電性連接。記憶體胞元電晶體MT1的第一端及記憶體胞元電晶體MT0的第二端例如與位元線BL1電性連接。記憶體胞元電晶體MT2的第一端及記憶體胞元電晶體MT1的第二端例如與位元線BL2電性連接。記憶體胞元電晶體MT3的第一端及記憶體胞元電晶體MT2的第二端例如與位元線BL3電性連接。記憶體胞元電晶體MT3的第二端與源極線SL電性連接。藉此，可對各記憶體胞元電晶體MT各別地執行寫入動作及讀出動作。即，記憶體裝置3可作為NOR快閃記憶體運作。

另外，記憶體胞元陣列16主要由積層配線結構及貫通積層配線結構的柱構成。此種結構與NAND快閃記憶體的記憶體胞元陣列的結構類似之處多。藉此，可於利用NAND快閃記憶體的製造技術的同時製造本實施方式的記憶體裝置。因此，可抑制記憶體裝置3的製造負荷的增加。

5.變形例等

再者，實施方式並不限於所述的例子，能夠應用各種變形。

例如，於所述實施方式中，對記憶體胞元電晶體MT根據與電荷向電荷蓄積膜32b的蓄積相應的臨限值電壓的變化來儲存資料的情況進行了說明，但並不限於此。例如，記憶體胞元電晶體MT亦可根據與鐵電體的極化方向的變化相應的臨限值電壓的變化來儲存資料。

圖20是表示變形例的記憶體胞元陣列的剖面結構的一例的剖面圖。圖20對應於實施方式中的圖5。如圖20所示，於記憶體區域MA中，記憶體胞元陣列16包括積層膜32A來代替積層膜32。積層膜32A包括閘極絕緣膜32d及鐵電膜32e。

積層膜32A覆蓋導電體層22。具體而言，於導電體層22上設置有鐵電膜32e。鐵電膜32e例如包含鈣鈦礦系的鐵電體材料或有機高分子的鐵電體材料。鈣鈦礦系的鐵電體材料例如包含鋯鈦酸鉛(PZT)及鉭酸鍶鉍(SBT)中的至少其中一種材料。有機高分子的鐵電體材料例如包含聚偏二氟乙烯-三氟乙烯(P(VDF-TrFE))。

於鐵電膜32e上設置有閘極絕緣膜32d。閘極絕緣膜32d例如包含氧化矽。閘極絕緣膜32d中的較導電體層22更靠下方的部分與絕緣體層31相接。閘極絕緣膜32d中的較導電體層22更靠上方的部分與絕緣體層33相接。閘極絕緣膜32d中的與導電體層22為相同高度的部分與半導體膜40相接。

如以上所述，藉由將鐵電膜32e用作記憶體胞元電晶體 MT的記憶體膜，記憶體胞元電晶體MT可作為鐵電場效應電晶體(Ferro-Electric Field Effect Transistor，FEFET)發揮功能。即，記憶體裝置3可作為鐵電隨機存取記憶體(Ferroelectric Random Access Memory，FeRAM)發揮功能。

再者，於圖20中，對積層膜32A包括閘極絕緣膜32d的情況進行了說明，但並不限於此。例如，積層膜32A亦可僅由鐵電膜32e構成。

另外，於所述實施方式及變形例中，對在源極柱SP中包含濃度較位元線BL低的N型雜質的情況進行了說明，但並不限於此。例如，源極柱SP亦可不包含雜質(未摻雜)。另外，例如，就調整臨限值電壓的觀點而言，源極柱SP亦可包含硼(B)等P型雜質。

對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種方式來實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍所記載的發明及其均等的範圍內。

BLK:區塊

CVa:接點