CN103187421A - 非易失性存储器件及其操作方法和制造方法 - Google Patents
非易失性存储器件及其操作方法和制造方法 Download PDFInfo
- Publication number
- CN103187421A CN103187421A CN2012105130731A CN201210513073A CN103187421A CN 103187421 A CN103187421 A CN 103187421A CN 2012105130731 A CN2012105130731 A CN 2012105130731A CN 201210513073 A CN201210513073 A CN 201210513073A CN 103187421 A CN103187421 A CN 103187421A
- Authority
- CN
- China
- Prior art keywords
- word line
- vertical gate
- channel layer
- channel
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 210000002445 nipple Anatomy 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract 4
- 239000011229 interlayer Substances 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 22
- 239000004020 conductor Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
本发明公开了一种非易失性存储器件及其操作方法和制造方法，所述非易失性存储器件包括：多个沟道结构，形成在衬底之上，并且包括与多个沟道层交替层叠的多个层间电介质层；第一垂直栅和第二垂直栅，沿着与沟道结构相交叉的一个方向交替地设置在沟道结构之间并与多个沟道层相邻，存储器层插入在第一垂直栅和第二垂直栅与多个沟道层之间；以及第一字线和第二字线对，设置在沟道结构之上或之下，并以与第一垂直栅和第二垂直栅重叠的方式沿着一个方向延伸。第一字线与第一垂直栅连接，第二字线与第二垂直栅连接。
Description
相关申请的交叉引用
本申请要求2011年12月28日提交的申请号为10-2011-0144934的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其操作方法和制造方法，更具体而言，涉及一种包括垂直层叠在衬底上的多个存储器单元的非易失性存储器件及其操作方法和制造方法。
背景技术
非易失性存储器件是即使电源中断也能维持储存的数据的存储器件。目前，广泛使用诸如NAND型快闪存储器件的各种非易失性存储器件。
随着在硅衬底上以单层形成存储器单元的二维非易失性存储器件的集成度的进一步提高达到物理极限，已经研发了从硅衬底垂直层叠多个存储器单元的三维非易失性存储器件。
图1A至图1C是说明现有的三维非易失性存储器件的示图，其中，图1A是立体图，图1B是沿着图1A的线A-A’截取的截面图，图1C是主要示出图1A中的字线的平面图。
参见图1A至图1C，现有的非易失性存储器件包括：衬底100；沟道结构C，所述沟道结构C设置在衬底100上并沿第一方向（见x轴）延伸；字线WL_0至WL_N，所述字线WL_0至WL_N在沟道结构C之间沿第二方向（见y轴）延伸以面对沟道结构C的侧壁；源极选择线SSL和源极线SL；漏极选择线DSL_0至DSL_N，所述漏极选择线DSL_0至DSL_N设置在沟道结构C的台阶形端部之上并沿第二方向延伸；以及位线BL，所述位线BL设置在漏极选择线DSL_0至DSL_N之上并沿第一方向延伸。存储器层130插入在字线WL_0至WL_N与沟道结构C之间，栅电介质层140插入在源极选择线SSL与沟道结构C之间。存储器层130是用于使沟道层120和字线WL彼此电绝缘并储存电荷的层，其中，所述层可以具有三层结构，包括隧道电介质层、电荷存储层以及电荷阻挡层，例如ONO（氧化物-氮化物-氧化物）结构。
详细地，沟道结构C包括交替层叠的多个层间电介质层110和多个沟道层120。面对一个沟道层120的一个字线WLm和插入在字线WLm与沟道层120之间的存储器层130构成单位存储器单元MC。此外，面对一个沟道层120的源极选择线SSL和插入在源极选择线SSL与沟道层120之间的栅电介质层140构成源极选择晶体管。
沟道接触150形成在相应的沟道层120的保护端部上，漏极选择晶体管的沟道160设置在相应的沟道接触150之上。面对一个沟道160的一个漏极选择线DSL和插入在该漏极选择线DSL与该沟道160之间的栅电介质层（未示出）构成漏极选择晶体管。
共用同一沟道层120的多个存储器单元MC构成一个存储串ST。因此，在每个沟道结构C中，设置了被层叠成数目与沟道层120的数目相同的存储串ST_0~X。共用同一沟道结构C的层叠的存储串ST_0~X与同一位线BL连接。另外，与多个位线BL连接的多个存储串ST_0~X的层叠与一个源极线SL共同地连接。
共用同一字线WL的多个存储器单元MC构成一个页PAGE。因此，针对每个字线WL，页PAGE_0~X层叠成数目与沟道层120的数目相同。共用一个字线WL的层叠的页PAGE_0~X之中的期望的页PAGE可以由漏极选择晶体管来选择。
具有如上所述结构的非易失性存储器件的读取和写入操作可以用如下方式来执行，具体地，以根据本领域已知的方案在控制字线WL_0至WL_N和位线BL的同时利用多个漏极选择晶体管来选择期望的页PAGE的方式来执行。也就是说，在读取和写入操作中，可以通过将与期望的页PAGE连接的漏极选择晶体管导通并将其余的漏极选择晶体管关断来选择期望的页PAGE。
然而，在上述非易失性存储器件中，因为同一字线WL面对每个沟道层120的两个侧壁，在编程或擦除操作中，电荷经由选中的存储器单元MC的两侧而同时注入到存储器层130的电荷存储层中或从电荷存储层中出来。换言之，一个存储器单元MC中储存一个比特数据（“00”或“11”）。图1C例示储存数据“00”的情况。
另外，由于上述非易失性存储器件的结构特性，作为存储器层130的电荷存储层，广泛使用了在能量陷阱中储存电荷的电介质层，例如氮化硅层。在这种情况下，当与浮栅类型非易失性存储器件的电荷存储层例如多晶硅层相比较时，更难于实现多电平单元。
因而，在如上所述的现有的三维非易失性存储器件中，很难实施多电平单元。
发明内容
本发明的实施例针对一种在三维结构中具有多电平单元的非易失性存储器件及其制造方法。
根据本发明的一个实施例，一种非易失性存储器件包括：多个沟道结构，所述多个沟道结构形成在衬底之上，并且包括与多个沟道层交替层叠的多个层间电介质层；第一垂直栅和第二垂直栅，所述第一垂直栅和所述第二垂直栅沿着与沟道结构相交叉的一个方向交替地设置在沟道结构之间并与多个沟道层相邻，存储器层插入在第一垂直栅和第二垂直栅与多个沟道层之间；以及第一字线和第二字线对，所述第一字线和第二字线对设置在沟道结构之上或之下，并且以与第一垂直栅和第二垂直栅重叠的方式沿着一个方向延伸，其中，第一字线与第一垂直栅连接，第二字线与第二垂直栅连接。
根据本发明的另一个实施例，一种用于将非易失性存储器件编程的方法包括以下步骤：执行第一编程操作，即为了将电荷引入在多个沟道层之中的第一沟道层的一侧与第一列的第一垂直栅相邻的存储器层中，将编程电压施加到与第一列重叠的第一字线，并且将关断电压施加到与第一列重叠的第二字线；以及执行第二编程操作，即为了将电荷引入在第一沟道层的另一侧与第一列的第二垂直栅相邻的存储器层中，将编程电压施加到与第一列重叠的第二字线，并且将关断电压施加到与第一列重叠的第一字线。
根据本发明的另一个实施例，一种用于读取非易失性存储器件的方法包括：执行第一读取操作，即为了读取在多个沟道层之中的第一沟道层的一侧与第一列的第一垂直栅相邻的存储器层中储存的数据，将读取电压施加到与第一列重叠的第一字线，并将关断电压施加到与第一列重叠的第二字线；以及执行第二读取操作，即为了读取在第一沟道层的另一侧与第一列的第二垂直栅相邻的存储器层中储存的数据，将读取电压施加到与第一列重叠的第二字线，并将关断电压施加到与第一列重叠的第一字线。
附图说明
图1A至图1C是说明现有的三维非易失性存储器件的示图。
图2A至图2D是说明根据本发明的第一实施例的非易失性存储器件的示图。
图3A至图3F是说明制造根据本发明的第一实施例的非易失性存储器件的方法的示图。
图4A至4D是说明根据本发明的第二实施例的非易失性存储器件的示图。
图5A至图5F是说明制造根据本发明的第二实施例的非易失性存储器件的方法的示图。
图6A至图6D是说明根据本发明的一个实施例的非易失性存储器件的编程操作的示图。
图7A至图7D是说明根据本发明的一个实施例的非易失性存储器件的读取操作的示图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
在下文中，将参照图2A至2D提供对根据本发明的第一实施例的非易失性存储器件的描述。图2A是根据本发明的第一实施例的非易失性存储器件的立体图，图2B示出图2A结构的y-z截面，图2C示出图2A结构的x-z截面，具体地，x-z截面是沿着图2A结构的线B-B’截取的，图2D是图2A结构的俯视图。出于说明的目的，主要示出设置字线WL的部分。
参见图2A至2D，根据本发明的第一实施例的非易失性存储器件包括：衬底200；沟道结构C，所述沟道结构C设置在衬底200上，并沿第一方向（见x轴）延伸；垂直栅250和250’，所述垂直栅250和250’设置在沟道结构C之间，并具有以面对多个沟道层220的侧壁的方式沿垂直方向（见z轴）突出的类似柱体的形状；以及字线270和270’，所述字线270和270’在沟道结构C之上与垂直栅250和250’连接，并且沿与沟道结构C相交叉的第二方向（见y轴）延伸。尽管在附图中未示出，但存储器层插入在沟道结构C的侧壁与垂直栅250和250’之间。存储器层包括隧道电介质层（例如，氧化物层）、电荷存储层（例如，氮化物层）以及电荷阻挡层（例如，氧化物层），它们被设置成分别以如上顺序与沟道结构C相邻。
衬底200可以是单晶硅衬底，并且可以具有期望的结构（未示出），包括阱、电介质层等。
沟道结构C包括与多个沟道层220交替层叠的多个层间电介质层210。层间电介质层210可以包括氧化物层或氮化物层。沟道层220可以包括单晶硅层或掺入杂质的多晶硅层。多个沟道结构C可以彼此平行地间隔开。
垂直栅250和250’包括第一垂直栅250和第二垂直栅250’，所述第一垂直栅250与字线对270和270’重叠并且与字线对270和270’中的第一字线270连接，所述第二垂直栅250’与字线对270和270’重叠并且与字线对270和270’中的第二字线270’连接。即，第一垂直栅250和第二垂直栅250’是根据字线对270和270’中的哪一个与第一垂直栅250和第二垂直栅250’连接而彼此区分的。这些第一垂直栅250和第二垂直栅250’沿第二方向交替地布置。这里，第一垂直栅250和第二垂直栅250’分别设置在每个沟道层220的两侧。
字线对270和270’包括第一字线270和第二字线270’，所述第一字线270在沟道结构C之上沿第二方向延伸并且与沿第二方向布置的第一垂直栅250连接，所述第二字线270’与第二垂直栅250’连接。尽管出于说明的目的在图2A和图2B中仅示出一个字线对270和270’，但是应当指出，多个字线对270和270’沿第一方向平行地布置。在图2C和图2D中示例性地示出两个字线对270和270’。这里，第一字线对270和270’由WL0和WL0’标示，第二字线对270和270’由WL1和WL1’标示。
由于第一字线270要与第二垂直栅250’绝缘且第二字线270’要与第一垂直栅250绝缘，所以在第一字线270与第二垂直栅250’之间以及在第二字线270’与第一垂直栅250之间存在间隙。为此，第一字线270可以经由第一接触260与第一垂直栅250连接，第二字线270’可以经由第二接触260’与第二垂直栅250’连接。然而，可以理解的是本发明不局限于这样的特征。在另一个实施例中，通过将第一垂直栅250和第二垂直栅250’中的一个或更多个（例如，第一垂直栅250）形成得比其它的（例如，第二垂直栅250’）更高，第一垂直栅250和第一字线270可以彼此直接连接。
此外，第一字线270和第二字线270’可以位于不同高度。例如，如附图中所示，第二字线270’可以位于比第一字线270更高的位置。这是因为，如果第一字线270和第二字线270’位于相同的高度，则可能发生短路。
图2C的附图标记240标示填充了沿第一方向布置的第一垂直栅250之间的空间以及沿第一方向布置的第二垂直栅250’之间的空间的电介质层。此外，在图2C中，第二接触260’不在线B-B’上。因而，第二接触260’不与第一垂直栅250连接，而是与沿第二方向位于与第一垂直栅250相同的线上的第二垂直栅250’连接。这里，第二接触260’在图2C中由虚线示出。
尽管在附图中未示出，但是可以理解的是，现有技术中已知的源极选择线和源极线沿第二方向设置在所示结构的一侧，漏极选择线和位线沿第二方向设置在所示结构的另一侧（见图1）。
在上述非易失性存储器件中，设置在每个沟道层220的两侧的第一栅250和第二栅250’分别与不同的字线270和270’连接，因而可以被单独地控制。因此，在编程操作中，可以单独地确定是否将电荷注入到每个沟道层220的一侧的电荷存储层中和另一侧的电荷存储层中。另外，在读取操作中，可以单独地读取储存在每个沟道层220的一侧的电荷存储层中的数据和储存在每个沟道层220的另一侧的电荷存储层中的数据。因此，当假设一个沟道层220、位于该沟道层220的两侧的第一垂直栅250和第二垂直栅250’、以及设置在该沟道层220与第一垂直栅250和第二垂直栅250’之间的存储器层构成单位存储器单元时，单位存储器单元中可以储存2比特的数据“00”、“01”、“10”以及“11”。随后将参照图6A至7D来描述详细的编程和读取方法。
在下文中，将参照图3A至3F来描述制造根据本发明的第一实施例的非易失性存储器件的方法。这些附图示出图2A结构的y-z截面和图2A结构的x-z截面，具体地，x-z截面是沿着图2A的线B-B’截取的。
参见图3A，在衬底200上交替地层叠多个层间电介质层210和多个沟道层220之后，通过选择性地刻蚀层叠结构，形成沟道结构C。
参见图3B，在沟道结构C的整个表面上形成存储器层230，并且在形成第一电介质层240以覆盖形成有存储器层230的整个所得处理结构之后执行例如CMP（化学机械抛光）工艺的平坦化工艺，直到暴露出最上层的层间电介质层210。可以通过顺序地沉积隧道电介质层（例如，氧化物层）、电荷存储层（例如，氮化物层）以及电荷阻挡层（例如，氧化物层）来形成存储器层230。
此工艺的结果是，在沟道结构C的侧壁上形成存储器层230，并且第一电介质层240填充形成有存储器层230的沟道结构C之间的空间。第一电介质层240可以包括氧化物层。
参见图3C，在以暴露出要形成第一垂直栅250和第二垂直栅250’的区域的方式而在图3B的所得处理结构上形成掩模图案（未示出）之后，通过利用掩模图案作为刻蚀阻挡层来刻蚀暴露出的第一电介质层240，形成沟槽以限定要形成第一垂直栅250和第二垂直栅250’的区域。控制沟槽的深度使得沟槽的下端部与最下层的沟道层220的下表面齐平或低于最下层的沟道层220的下表面。
随后，通过将导电物质（例如掺入杂质的多晶硅层）填充到沟槽中，形成第一垂直栅250和第二垂直栅250’。如上所述，第一垂直栅250和第二垂直栅250’是通过与第一垂直栅250和第二垂直栅250’连接的字线来区分的，其中第一垂直栅250和第二垂直栅250’可以由相同的物质形成。
参见图3D，在图3C的所得处理结构上形成第二电介质层242。第二电介质层242可以是例如氧化物层。
接着，在选择性地刻蚀第二电介质层242并由此限定出暴露第一垂直栅250的接触孔之后，通过将导电物质填充到接触孔中，形成穿通第二电介质层242而分别与第一垂直栅250连接的第一接触260。
参见图3E，在将导电物质沉积在形成有第一接触260的第二电介质层242上之后，通过将导电物质图案化，形成与第一接触260连接并沿第二方向延伸的第一字线270。然而，取代将导电物质图案化，可以采用镶嵌方法，其中在第二电介质层242上沉积电介质物质，通过刻蚀所述电介质物质来限定要形成字线的沟槽，以及将导电物质填充在沟槽中。当使用镶嵌方法时，可以利用金属或金属硅化物来形成第一字线270，因此，可以减小第一字线270的电阻。
接着，形成第三电介质层244以覆盖形成有第一字线270的所得结构。
参见图3F，在选择性地刻蚀第三电介质层244和第二电介质层242并由此限定出暴露第二垂直栅250’的接触孔之后，通过将导电物质填充在接触孔中，形成穿通第三电介质层244和第二电介质层242而分别与第二垂直栅250’连接的第二接触260’。由于第二接触260’要与已经形成的第一字线270电绝缘，所以要适当地控制它们的位置和尺寸。在图3F结构的x-z截面上，第二接触260’不在线B-B’上。因而，第二接触260’不与第一垂直栅250连接，而是与沿第二方向位于与第一垂直栅250相同的线上的第二垂直栅250’连接。这里，第二接触260’在图3F中由虚线示出。
随后，在将导电物质沉积在形成有第二接触260’的第三电介质层244上之后，通过将导电物质图案化，形成与第二接触260’连接且沿第二方向延伸的第二字线270’。然而，可以经由上述的镶嵌工艺而不是图案化工艺来实施第二字线270’的形成。
尽管可以经由上述工艺制造出与图2A至图2D中所示的器件基本相同的器件，但是本发明不局限于这样的特征。应当注意是的，可以经由不同的工艺步骤制造出图2A至图2D中所示的器件。
在下文中，将参照图4A至图4D来描述根据本发明的第二实施例的非易失性存储器件。图4A是根据本发明的第二实施例的非易失性存储器件的立体图，图4B示出图4A结构的y-z截面，图4C示出图4A结构的x-z截面，具体地，x-z截面是沿着图4A结构的线C-C’截取的，图4D是图4A结构的俯视图。本文将简化或省略对与第一实施例相同的组成部分的描述。
参见图4A至图4D，根据本发明的第二实施例的非易失性存储器件包括：衬底（未示出）；沟道结构C，所述沟道结构C设置在衬底上并沿第一方向（见x轴）延伸；垂直栅350和350’，所述垂直栅350和350’设置在沟道结构C之间并面对沟道结构C的多个沟道层320的侧壁，存储器层插入在垂直栅350和350’与多个沟道层320的侧壁之间；以及字线370和370’，所述字线370和370’在沟道结构C之上和之下与垂直栅350和350’连接，并沿第二方向（见y轴）延伸。
垂直栅350和350’包括第一垂直栅350和第二垂直栅350’，所述第一垂直栅350与字线对370和370’重叠并与字线对370和370’中的第一字线370连接，所述第二垂直栅350’与字线对370和370’重叠并与字线对370和370’中的第二字线370’连接。
字线对370和370’包括第一字线370和第二字线370’，所述第一字线370在沟道结构C之上沿第二方向延伸并与沿第二方向布置的第一垂直栅350连接，所述第二字线370’在沟道结构C之下沿第二方向延伸并与沿第二方向布置的第二垂直栅350’连接。尽管出于说明的目的在图4A和图4B中仅示出一个字线对370和370’，但是应该注意的是，多个字线370和370’沿第一方向彼此平行地布置。在图4C和图4D中示例性地示出两个字线对370和370’。这里，第一字线对370和370’由WL0和WL0’来标示，第二字线对370和370’由WL1和WL1’来标示。
由于第一字线370要与第二垂直栅350’绝缘且第二字线370’要与第一垂直栅350绝缘，所以在第一字线370与第二垂直栅350’之间以及在第二字线370’与第一垂直栅350之间存在间隙。为此，第一字线370可以经由第一接触360与第一垂直栅350连接，第二字线370’可以经由第二接触360’与第二垂直栅350’连接。然而，可以理解的是本发明不局限于这样的特征。在另一个实施例中，通过将第一垂直栅350形成为使得第一垂直栅350的上表面突出超过第二垂直栅350’的上表面，第一垂直栅350和第一字线370可以彼此直接连接，并且通过将第二垂直栅350’形成为使得第二垂直栅350’的下表面突出超过第一垂直栅350的下表面，第二垂直栅350’和第二字线370’可以彼此直接连接。
图4C的附图标记340标示填充了沿第一方向布置的第一垂直栅350之间的空间以及沿第一方向布置的第二垂直栅350’之间的空间的电介质层。此外，在图4C中，第二接触360’不在线C-C’上。因而，第二接触360’不与第一垂直栅350连接，而是与沿第二方向位于与第一垂直栅350相同的线上的第二垂直栅350’连接。这里，第二接触360’在图4C中由虚线示出。
如在第二实施例中，在第一字线370和第二字线370’分别地位于沟道结构C之上和之下的情况下，可以防止第一字线370和第二字线370’之间或第一接触360和第二接触360’之间的短路。因此，由于不需精确地控制第一字线370和第二字线370’以及第一接触360和第二接触360’的位置和尺寸，所以可以容易地执行工艺。
通过将设置在沟道结构C之下的第二字线370’的端部突出超过第一字线370的端部（见图4D），第二字线370’可以以在第二字线370’的突出端部上形成接触的方式与期望的导线连接。
在上述非易失性存储器件中，与第一实施例相似，设置在每个沟道层320的两侧的第一栅350和第二栅350’分别与不同的字线370和370’连接，因而可以被单独地控制。因此，与第一实施例类似，可以储存2比特的数据。详细操作也与第一实施例相似，随后将参照图6A至7D来描述。
在下文中，将参照图5A至5F来描述制造根据本发明的第二实施例的非易失性存储器件的方法。这些附图示出图4B中所示的图4A结构的y-z截面。
参见图5A，在将导电物质沉积在衬底300上之后，通过将导电物质图案化，形成沿第二方向延伸的第二字线370’。可以根据上述镶嵌方法来执行第二字线370’的形成，因此，可以通过利用金属或金属硅化物来形成第二字线370’。
随后，在以覆盖第二字线370’的方式在衬底300之上形成第一电介质层305之后，以穿通第一电介质层305与第二字线370’连接的方式形成第二接触360’。第二接触360’被形成为与随后形成的第二垂直栅350’重叠，如稍后将要描述的。
参见图5B，在其中形成有第二接触360’的第一电介质层305上交替地层叠多个层间电介质层310和多个沟道层320。
参见图5C，通过选择性地刻蚀多个层间电介质层310和多个沟道层320，形成沟道结构C。
参见图5D，在沟道结构C的整个表面上形成存储器层330，并且在形成第二电介质层340以覆盖形成有存储器层330的整个所得处理结构之后，执行平坦化工艺直到暴露出最上层的层间电介质层310。
此工艺的结果是，在沟道结构C的侧壁上形成存储器层330，并且第二电介质层340填充形成有存储器层330的沟道结构C之间的空间。
参见图5E，在以暴露出要形成第一垂直栅350和第二垂直栅350’的区域的方式在图5D的所得处理结构上形成掩模图案（未示出）之后，通过利用掩模图案作为刻蚀阻挡层来刻蚀暴露出的第二电介质层340，形成沟槽以限定出要形成第一垂直栅350和第二垂直栅350’的区域。
随后，通过将导电物质填充在沟槽中，形成第一垂直栅350和第二垂直栅350’。如上所述，第二垂直栅350’与已经形成的第二接触360’连接。
参见图5F，在图5E的所得处理结构上形成第三电介质层342。
接着，在以暴露出第一垂直栅350的方式选择性地刻蚀第三电介质层342并限定接触孔之后，通过将导电物质填充在接触孔中，形成穿通第三电介质层342而分别与第一垂直栅350连接的第一接触360。
接着，在将导电物质沉积在形成有第一接触360的第三电介质层342上之后，通过将导电物质图案化，形成与第一接触360连接并沿第二方向延伸的第一字线370。可以根据上述镶嵌方法来执行第一字线370的形成，因此，可以利用金属或金属硅化物来形成第一字线370。
尽管可以经由上述工艺制造出与图4A至图4D中所示的器件基本相同的器件，但是本发明不局限于这些特征。应当注意的是，可以经由不同的工艺步骤制造出图4A至图4D中所示的器件。
图6A至图6D是说明根据本发明的一个实施例的非易失性存储器件的编程操作的示图。
图6A至图6D中所示的非易失性存储器件与根据第一实施例或第二实施例的非易失性存储器件基本相同。出于说明的目的，示出了分别提供给沿第一方向延伸的四个沟道结构的沟道层CH、沿第二方向横跨沟道层CH延伸三个字线对WL0和WL0’、WL1和WL1’以及WL2和WL2’、以及与三个字线对WL0和WL0’、WL1和WL1’以及WL2和WL2’重叠并沿第二方向布置（具体地，在四个沟道层CH之间交替地设置）的第一垂直栅VG1和第二垂直栅VG2。在三个字线对WL0和WL0’、WL1和WL1’以及WL2和WL2’之中，第一字线WL0、WL1以及WL2与第一垂直栅VG1连接，第二字线WL0’、WL1’以及WL2’与第二垂直栅VG2连接。
图6A和图6B说明用于将与奇数编号的沟道层CH接触的存储器单元编程的奇数页编程。具体地，以上已经描述了可以在每个沟道层CH的一侧和另一侧单独地执行编程。图6A是用于说明选自与奇数编号的沟道层CH的右侧接触的存储器单元之中的存储器单元的编程方法的图，图6B是用于说明选自与奇数编号的沟道层CH的左侧接触的存储器单元之中的存储器单元的编程方法的图。在本实施例中，假设选中的存储器单元是与第一字线对WL0和WL0’连接的存储器单元，并由虚线示出。
参见图6A，为了执行奇数页编程，将例如0V的位线编程电压经由与相对应的沟道层CH连接的位线（未示出）施加到奇数编号的沟道层CH。相反地，将例如电源电压（Vcc）的具有较高电压的位线编程禁止电压经由与相对应的沟道层CH连接的位线（未示出）施加到偶数编号的沟道层CH，与位线的连接基本上被阻挡使得电位可以升高。此时，尽管在附图中未示出，但是所有的沟道层CH与未示出的源极线之间的连接可以被阻挡。
随后，为了将与奇数编号的沟道层CH的右侧接触而同时被选中的存储器单元（见虚线）编程，将例如20V的具有较高正电压的编程电压Vpgm施加到第一字线对WL0和WL0’中的第一字线WL0。将例如10V的通过电压Vpass施加到与奇数编号的沟道层CH的右侧接触而未被选中的存储器单元的字线WL1和WL2，使得这些未选中的存储器单元导通。相反地，在此操作期间可以将与奇数编号的沟道层CH的左侧接触的所有存储器单元都关断。为此，将例如0V的电压Voff施加到第二字线WL0’、WL1’以及WL2’以将与其连接的存储器单元关断。
在这种情况下，电子被引入与奇数编号的沟道层CH的右侧接触并与第一字线WL0连接的选中的存储器单元的电荷存储层中，由此执行选中的存储器单元的编程。
参见图6B，为了执行奇数页编程，将例如0V的位线编程电压经由与相对应的沟道层CH连接的位线（未示出）施加到奇数编号的沟道层CH。相反地，将例如电源电压（Vcc）的具有较高电压的位线编程禁止电压经由与相对应的沟道层CH连接的位线（未示出）施加到偶数编号的沟道层CH，与位线的连接基本上被阻挡使得电位可以升高。此时，尽管在附图中未示出，但是所有的沟道层CH与未示出的源极线之间的连接可以被阻挡。
随后，为了将与奇数编号的沟道层CH的左侧接触而同时被选中的存储器单元（见虚线）编程，将例如20V的具有较高正电压的编程电压Vpgm施加到第一字线对WL0和WL0’中的第二字线WL0’。将例如10V的通过电压Vpass施加到与奇数编号的沟道层CH的左侧接触而未被选中的存储器单元的字线WL1’和WL2’，使得这些未选中的存储器单元导通。相反地，在此操作期间可以将与奇数编号的沟道层CH的右侧接触的所有存储器单元都关断。为此，将例如0V的电压Voff施加到第一字线WL0、WL1以及WL2以将与其连接的存储器单元关断。
在这种情况下，电子被引入与奇数编号的沟道层CH的左侧接触并与第二字线WL0’连接的选中的存储器单元的电荷存储层中，由此执行选中的存储器单元的编程。
图6C和图6D说明用于将与偶数编号的沟道层CH接触的存储器单元编程的偶数页编程。具体地，图6C是用于说明选自与偶数编号的沟道层CH的左侧接触的存储器单元之中的存储器单元的编程方法的图，图6D是用于说明选自与偶数编号的沟道层CH的右侧接触的存储器单元之中的存储器单元的编程方法的图。在本实施例中，假设选中的存储器单元是与第一字线对WL0和WL0’连接的存储器单元，并且由虚线示出。
参见图6C，为了执行偶数页编程，将例如0V的位线编程电压经由与相对应的沟道层CH连接的位线（未示出）施加到偶数编号的沟道层CH。相反地，将例如电源电压（Vcc）的具有较高电压的位线编程禁止电压经由与相对应的沟道层CH连接的位线（未示出）施加到奇数编号的沟道层CH，与位线的连接基本上被阻挡使得电位可以升高。此时，尽管在附图中未示出，但是所有的沟道层CH与未示出的源极线之间的连接可以被阻挡。
随后，为了将与偶数编号的沟道层CH的左侧接触而同时被选中的存储器单元（见虚线）编程，将例如20V的具有较高正电压的编程电压Vpgm施加到第一字线对WL0和WL0’中的第一字线WL0。将通过电压Vpass施加到与偶数编号的沟道层CH的左侧接触而未被选中的存储器单元的字线WL1和WL2。相反地，在此操作期间可以将与偶数编号的沟道层CH的右侧接触的所有存储器单元都关断。为此，将关断电压Voff施加到第二字线WL0’、WL1’以及WL2’。
在这种情况下，电子被引入到与偶数编号的沟道层CH的左侧接触并与第一字线WL0连接的选中的存储器单元的电荷存储层中，由此执行选中的存储器单元的编程。
参见图6D，为了执行偶数页编程，将例如0V的位线编程电压经由与相对应的沟道层CH连接的位线（未示出）施加到偶数编号的沟道层CH。相反地，将例如电源电压（Vcc）的具有较高电压的位线编程禁止电压经由与相对应的沟道层CH连接的位线（未示出）施加到奇数编号的沟道层CH，与位线的连接基本被阻挡使得电位可以升高。此时，尽管在附图中未示出，但是所有的沟道层CH与未示出的源极线之间的连接可以被阻挡。
随后，为了将与偶数编号的沟道层CH的右侧接触而同时被选中的存储器单元（见虚线）编程，将编程电压Vpgm施加到第一字线对WL0和WL0’中的第二字线WL0’。将通过电压Vpass施加到与偶数编号的沟道层CH的右侧接触而未被选中的存储器单元的字线WL1’和WL2’。相反地，在此操作期间可以将与偶数编号的沟道层CH的左侧接触的所有存储器单元都关断。为此，将关断电压Voff施加到第一字线WL0、WL1以及WL2。
在这种情况下，电子被引入与偶数编号的沟道层CH的右侧接触且与第二字线WL0’连接的选中的存储器单元的电荷存储层中，由此执行选中的存储器单元的编程。
因此，参见图6A至图6D，可以完全单独地执行位于每个沟道层CH的一侧的存储器单元的编程和位于沟道层CH的另一侧的存储器单元的编程。也就是说，数据“0”和“1”可以单独地输入到一个沟道层CH的一侧和另一侧。因而，不同于现有技术，可以在与一个沟道层CH接触的存储器单元中储存2比特的数据。
在本实施例中，尽管偶数页编程和奇数页编程是单独地执行的，但是应该注意的是，本发明不局限于这样的特征。如上所述，可以通过控制施加到字线的电压来执行编程。在这点上，使与作为编程抑制目标的位线连接的沟道层CH处于升压状态，并且使与作为编程目标的位线连接的沟道层CH变成诸如0V的低电位。
图7A至图7D是说明根据本发明的一个实施例的非易失性存储器件的读取操作的示图。
图7A和图7B说明用于读取储存在与奇数编号的沟道层CH接触的存储器单元中的数据的奇数页读取。具体地，以上已经描述了可以在每个沟道层CH的一侧和另一侧上单独地执行读取。图7A是用于说明选自与奇数编号的沟道层CH的右侧接触的存储器单元之中的存储器单元的读取方法的图，图7B是用于说明选自与奇数编号的沟道层CH的左侧接触的存储器单元之中的存储器单元的读取方法的图。在本实施例中，假设选中的存储器单元是与第一字线对WL0和WL0’连接的存储器单元，并由虚线示出。
参见图7A，为了执行奇数页读取，将例如1V的电压经由与相对应的沟道层CH连接的位线（未示出）施加到奇数编号的沟道层CH，由此对奇数编号的沟道层CH预充电。相反地，将0V施加到偶数编号的沟道层CH。
随后，为了执行与奇数编号的沟道层CH的右侧接触而同时被选中的存储器单元（见虚线）的读取，将例如0V的读取电压Vread施加到第一字线对WL0和WL0’中的第一字线WL0。将例如4V至5V的通过电压Vpass施加到与奇数编号的沟道层CH的右侧接触而未被选中的存储器单元的字线WL1和WL2，使得这些未选中的存储器单元导通。相反地，在此操作期间可以将与奇数编号的沟道层CH的左侧接触的所有存储器单元都关断。为此，将例如0V的关断电压Voff施加到第二字线WL0’、WL1’以及WL2’。
在这种情况下，通过感测流经奇数编号的沟道层CH的电流，读取储存在与奇数编号的沟道层CH的右侧接触且与第一字线WL0连接的选中的存储器单元中的数据。
参见图7B，为了执行奇数页读取，将例如1V的电压经由与相对应的沟道层CH连接的位线（未示出）施加到奇数编号的沟道层CH，由此对奇数编号的沟道层CH预充电。相反地，将0V施加到偶数编号的沟道层CH。
随后，为了执行与奇数编号的沟道层CH的左侧接触而同时被选中的存储器单元（见虚线）的读取，将例如0V的读取电压Vread施加到第一字线对WL0和WL0’中的第二字线WL0’。将例如4V至5V的通过电压Vpass施加到与奇数编号的沟道层CH的左侧接触而未被选中的存储器单元的字线WL1’和WL2’，使得这些未选中的存储器单元导通。相反地，在此操作期间可以将与奇数编号的沟道层CH的右侧接触的所有存储器单元都关断。为此，将例如0V的关断电压Voff施加到第一字线WL0、WL1以及WL2。
在这种情况下，通过感测流经奇数编号的沟道层CH的电流，读取与奇数编号的沟道层CH的左侧接触且与第二字线WL0’连接的选中的存储器单元的数据。
图7C和图7D说明用于读取储存在与偶数编号的沟道层CH接触的存储器单元中的数据的偶数页读取。具体地，图7C是用于说明选自与偶数编号的沟道层CH的左侧接触的存储器单元之中的存储器单元的读取方法的图，图7D是用于说明选自与偶数编号的沟道层CH的右侧接触的存储器单元之中的存储器单元的读取方法的图。在本发明中，假设选中的存储器单元是与第一字线对WL0和WL0’连接的存储器单元，并且由虚线示出。
参见图7C，为了执行偶数页读取，将期望的电压例如1V经由与相对应的沟道层CH连接的位线（未示出）施加到偶数编号的沟道层CH，由此对偶数编号的沟道层CH预充电。相反地，将0V施加到奇数编号的沟道层CH。
随后，为了执行与偶数编号的沟道层CH的左侧接触而同时被选中的存储器单元（见虚线）的读取，将读取电压Vread施加到第一字线对WL0和WL0’中的第一字线WL0。将通过电压Vpass施加到与偶数编号的沟道层CH的左侧接触而未被选中的存储器单元的字线WL1和WL2。相反地，在此操作期间可以将与偶数编号的沟道层CH的右侧接触的所有存储器单元都关断。为此，将关断电压Voff施加到第二字线WL0’、WL1’以及WL2’。
在这种情况下，通过感测流经偶数编号的沟道层CH的电流，读取与偶数编号的沟道层CH的左侧接触且与第一字线WL0连接的选中的存储器单元的数据。
参见图7D，为了执行偶数页读取，将期望的电压例如1V经由与相对应的沟道层CH连接的位线（未示出）施加到偶数编号的沟道层CH，由此对偶数编号的沟道层CH预充电。相反地，将0V施加到奇数编号的沟道层CH。
随后，为了执行与偶数编号的沟道层CH的右侧接触而同时被选中的存储器单元（见虚线）的读取，将读取电压Vread施加到第一字线对WL0和WL0’中的第二字线WL0’。将通过电压Vpass施加到与偶数编号的沟道层CH的右侧接触而未被选中的存储器单元的字线WL1’和WL2’。相反地，在此操作期间可以将与偶数编号的沟道层CH的左侧接触的所有存储器单元都关断。为此，将关断电压Voff施加到第一字线WL0、WL1以及WL2。
在这种情况下，通过感测流经偶数编号的沟道层CH的电流，读取与偶数编号的沟道层CH的右侧接触且与第二字线WL0’连接的选中的存储器单元的数据。
因此，参照图7A至图7D，可以完全单独地执行位于每个沟道层CH的一侧的存储器单元的读取和位于沟道层CH的另一侧的存储器单元的读取。
在本实施例中，尽管偶数页读取和奇数页读取是单独地执行的，但是应该注意的是本发明不局限于这样的特征。如上所述，可以通过控制施加到字线的电压来执行读取。在这点上，将0V施加到与作为编程抑制目标的位线连接的沟道层CH，并且对与作为编程目标的位线连接的沟道层CH预充电。
从以上描述清楚的是，根据本发明的实施例的非易失性存储器件及其制造方法，实现了三维结构中的多电平单元。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
Claims (14)
1.一种非易失性存储器件，包括：
多个沟道结构，所述多个沟道结构形成在衬底之上，并且包括与多个沟道层交替层叠的多个层间电介质层；
第一垂直栅和第二垂直栅，所述第一垂直栅和所述第二垂直栅沿着与所述沟道结构相交叉的一个方向交替地设置在所述沟道结构之间并且与所述多个沟道层相邻，存储器层插入在所述第一垂直栅和所述第二垂直栅与所述多个沟道层之间；以及
第一字线和第二字线对，所述第一字线和第二字线对设置在所述沟道结构之上或之下，并且以与所述第一垂直栅和所述第二垂直栅重叠的方式沿着所述一个方向延伸，
其中，所述第一字线与所述第一垂直栅连接，所述第二字线与所述第二垂直栅连接。
2.如权利要求1所述的非易失性存储器件，其中，所述第一字线和所述第二字线在所述沟道结构之上分别设置于不同的层。
3.如权利要求1所述的非易失性存储器件，其中，所述第一字线设置在所述沟道结构之上，所述第二字线设置在所述沟道结构之下。
4.如权利要求3所述的非易失性存储器件，其中，所述第二字线的端部突出超过所述第一字线的端部。
5.如权利要求1所述的非易失性存储器件，
其中，所述第一字线经由第一接触与所述第一垂直栅连接，或在与所述第二垂直栅绝缘的同时直接与所述第一垂直栅连接，以及
其中，所述第二字线经由第二接触与所述第二垂直栅连接，或在与所述第一垂直栅绝缘的同时直接与所述第二垂直栅连接。
6.如权利要求1所述的非易失性存储器件，其中，所述第一字线和所述第二字线中的每个包括金属或金属硅化物。
7.如权利要求1所述的非易失性存储器件，其中，在一个沟道层的一侧与所述第一垂直栅相邻的存储器层中储存的数据与在所述一个沟道层的另一侧与所述第二垂直栅相邻的存储器层中储存的数据彼此相同或不同。
8.如权利要求1所述的非易失性存储器件，
其中，所述第一字线和所述第二字线与所述第一垂直栅和所述第二垂直栅中的每个重叠。
9.一种用于将权利要求1所述的非易失性存储器件编程的方法，包括以下步骤：
执行第一编程操作：为了将电荷引入在所述多个沟道层之中的第一沟道层的一侧与第一列的第一垂直栅相邻的存储器层中，将编程电压施加到与所述第一列重叠的第一字线，并将关断电压施加到与所述第一列重叠的第二字线；以及
执行第二编程操作：为了将电荷引入在所述第一沟道层的另一侧与所述第一列的第二垂直栅相邻的存储器层中，将编程电压施加到与所述第一列重叠的第二字线，并将关断电压施加到与所述第一列重叠的第一字线。
10.如权利要求9所述的方法，
其中，在执行所述第一编程操作时，将通过电压和关断电压分别施加给与除了所述第一列以外的其余的列重叠的第一字线和第二字线，以及
其中，在执行所述第二编程操作时，将关断电压和通过电压分别施加给与所述其余的列重叠的第一字线和第二字线。
11.如权利要求9所述的方法，其中，在执行所述第一编程操作和所述第二编程操作时，将0V施加到所述第一沟道层，其余的沟道层处于升压状态。
12.一种用于读取权利要求1所述的非易失性存储器件的方法，包括以下步骤：
执行第一读取操作：为了读取在所述多个沟道层之中的第一沟道层的一侧与第一列的第一垂直栅相邻的存储器层中储存的数据，将读取电压施加到与所述第一列重叠的第一字线，并将关断电压施加到与所述第一列重叠的第二字线；以及
执行第二读取操作：为了读取在所述第一沟道层的另一侧与所述第一列的第二垂直栅相邻的存储器层中储存的数据，将读取电压施加到与所述第一列重叠的第二字线，并将关断电压施加到与所述第一列重叠的第一字线。
13.如权利要求12所述的方法，
其中，在执行所述第一读取操作时，将通过电压和关断电压分别施加到与除了所述第一列以外的其余的列重叠的第一字线和第二字线，以及
其中，在执行所述第二读取操作时，将关断电压和通过电压分别施加到与除了所述第一列以外的其余的列重叠的第一字线和第二字线。
14.如权利要求12所述的方法，其中，在执行所述第一读取操作和所述第二读取操作时，所述第一沟道层处于预充电状态，将0V施加到其余的沟道层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2011-0144934 | 2011-12-28 | ||
| KR1020110144934A KR20130076372A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103187421A true CN103187421A (zh) | 2013-07-03 |
| CN103187421B CN103187421B (zh) | 2016-12-21 |
Family
ID=48678511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210513073.1A Active CN103187421B (zh) | 2011-12-28 | 2012-12-04 | 非易失性存储器件及其操作方法和制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8687425B2 (zh) |
| JP (1) | JP2013140953A (zh) |
| KR (1) | KR20130076372A (zh) |
| CN (1) | CN103187421B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8755227B2 (en) * | 2012-01-30 | 2014-06-17 | Phison Electronics Corp. | NAND flash memory unit, NAND flash memory array, and methods for operating them |
| US9570459B2 (en) * | 2013-07-10 | 2017-02-14 | Unity Semiconductor Corporation | Vertical gate NAND memory devices |
| JP5911834B2 (ja) * | 2013-09-11 | 2016-04-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9343322B2 (en) * | 2014-01-17 | 2016-05-17 | Macronix International Co., Ltd. | Three dimensional stacking memory film structure |
| KR101985590B1 (ko) * | 2017-07-28 | 2019-06-03 | 한양대학교 산학협력단 | 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법 |
| KR101983452B1 (ko) * | 2017-07-31 | 2019-09-10 | 한양대학교 산학협력단 | 에어 갭을 포함하는 3차원 소자 및 그 제조 방법 |
| CN109979509B (zh) * | 2019-03-29 | 2020-05-08 | 长江存储科技有限责任公司 | 一种三维存储器及其编程操作方法 |
| KR102617083B1 (ko) | 2019-05-17 | 2023-12-22 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산 |
| US10916308B2 (en) * | 2019-06-03 | 2021-02-09 | Macronix International Co., Ltd. | 3D flash memory module and healing and operating methods of 3D flash memory |
| KR102622071B1 (ko) * | 2019-08-13 | 2024-01-09 | 샌디스크 테크놀로지스 엘엘씨 | 소스 층들과 드레인 층들의 교번하는 스택 및 수직 게이트 전극들을 포함하는 3차원 메모리 디바이스 |
| CN112768514B (zh) * | 2021-01-19 | 2022-11-25 | 泉芯集成电路制造(济南)有限公司 | 全环绕闸极垂直贯穿式晶体管及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101055875A (zh) * | 2006-03-27 | 2007-10-17 | 株式会社东芝 | 非易失性半导体存储器件及其制造方法 |
| US20100078701A1 (en) * | 2008-09-30 | 2010-04-01 | Samsung Electronics Co., Ltd. | Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses |
| US20100117054A1 (en) * | 2008-11-12 | 2010-05-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device with data storage layer |
| US20110298037A1 (en) * | 2010-06-03 | 2011-12-08 | Samsung Electronics Co., Ltd. | Vertical structure nonvolatile memory devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100069391A (ko) | 2008-12-16 | 2010-06-24 | 삼성전자주식회사 | 게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조 |
| KR20130005430A (ko) * | 2011-07-06 | 2013-01-16 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
| KR20130072663A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법 |
| US8946808B2 (en) * | 2012-02-09 | 2015-02-03 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| KR20130091949A (ko) * | 2012-02-09 | 2013-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
-
2011
- 2011-12-28 KR KR1020110144934A patent/KR20130076372A/ko not_active Application Discontinuation
-
2012
- 2012-09-11 US US13/610,810 patent/US8687425B2/en active Active
- 2012-12-04 CN CN201210513073.1A patent/CN103187421B/zh active Active
- 2012-12-05 JP JP2012265979A patent/JP2013140953A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101055875A (zh) * | 2006-03-27 | 2007-10-17 | 株式会社东芝 | 非易失性半导体存储器件及其制造方法 |
| US20100078701A1 (en) * | 2008-09-30 | 2010-04-01 | Samsung Electronics Co., Ltd. | Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses |
| US20100117054A1 (en) * | 2008-11-12 | 2010-05-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device with data storage layer |
| US20110298037A1 (en) * | 2010-06-03 | 2011-12-08 | Samsung Electronics Co., Ltd. | Vertical structure nonvolatile memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013140953A (ja) | 2013-07-18 |
| CN103187421B (zh) | 2016-12-21 |
| US20130170303A1 (en) | 2013-07-04 |
| US8687425B2 (en) | 2014-04-01 |
| KR20130076372A (ko) | 2013-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103187421A (zh) | 非易失性存储器件及其操作方法和制造方法 | |
| US9362305B2 (en) | Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same | |
| US9286987B1 (en) | Controlling pass voltages to minimize program disturb in charge-trapping memory | |
| CN102800361B (zh) | 三维非易失性存储器件及其制造方法 | |
| KR101855437B1 (ko) | 불휘발성 메모리 장치 및 그것의 동작 방법 | |
| US8488378B2 (en) | Nonvolatile semiconductor memory device | |
| US8008710B2 (en) | Non-volatile semiconductor storage device | |
| KR101370509B1 (ko) | Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법 | |
| US9711522B2 (en) | Memory hole structure in three dimensional memory | |
| US9076865B2 (en) | Non-volatile memory device, method of operating the same and method of fabricating the same | |
| US10468433B2 (en) | Three-dimensional semiconductor devices including gate electrodes | |
| CN108694971A (zh) | 三维半导体存储器装置 | |
| CN103226972A (zh) | 三维非易失性存储器件 | |
| CN101409290A (zh) | 非易失性存储装置及其操作方法和制造方法 | |
| CN110931488A (zh) | 半导体存储器 | |
| US10971238B2 (en) | Three-dimensional semiconductor memory devices and methods of operating the same | |
| TW201946255A (zh) | 半導體記憶裝置 | |
| KR20140086599A (ko) | 비휘발성 메모리 장치 | |
| CN101299442A (zh) | 包括浮栅的非易失性半导体器件、制造非易失性半导体器件的方法及相关系统 | |
| US10998327B2 (en) | Semiconductor device including separation lines | |
| TWI828214B (zh) | 記憶體裝置 | |
| KR102497881B1 (ko) | 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법 | |
| US20240145004A1 (en) | Three-dimensional flash memory and operation method therefor | |
| US20230410919A1 (en) | Three-dimensional flash memory for improving integration and operation method thereof | |
| KR101204257B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |