JP2016134603A - トランジスタテスト回路及び方法、半導体記憶装置、並びに半導体装置 - Google Patents

Abstract

【課題】半導体装置に含まれるトランジスタのブレークダウン電圧をチップ毎に高精度で測定することができるトランジスタテスト回路等を提供する。
【解決手段】半導体チップに設けられ、ＭＯＳトランジスタのブレークダウン電圧を測定するトランジスタテスト回路であって、上記ＭＯＳトランジスタのドレイン、ソース及びゲートの少なくとも１つに所定のテスト電圧を印加する電圧印加回路と、上記テスト電圧が印加されたときに、上記ＭＯＳトランジスタから負荷回路に流れる検出電流を検出する電流検出回路と、上記検出された検出電流に対応するミラー電流を発生して出力する電流発生回路と、上記ミラー電流を所定の基準電流と比較して比較結果信号を出力するコンパレータ回路とを備える。
【選択図】図３

Description

本発明は、例えばＭＯＳトランジスタなどのトランジスタのブレークダウン電圧を評価することで当該トランジスタをテストするトランジスタテスト回路及び方法、上記トランジスタテスト回路を備えた半導体記憶装置、並びに、上記トランジスタテスト回路を備えた半導体装置に関する。

例えばＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリなどのフラッシュメモリはプログラム（データ書き込み）又はデータ消去のために高電圧（ＨＶ）を使用している。例えば一例では、最大３０Ｖの高電圧を使用して、例えば最大２５Ｖの高電圧をメモリセルトランジスタのゲートに印加している。

図２は従来例に係るＮＡＮＤ型フラッシュメモリのロウデコーダ２２の構成例を示す回路図である。図２において、ロウデコーダ２２は、ＭＯＳトランジスタＱ１〜Ｑ６からなり、ワードラインドライバトランジスタＷＤ０〜ＷＤ３１の各ゲートに対してプログラム又はデータ消去のための高電圧Ｖｐｐ（例えば３０Ｖ）を出力する高電圧出力回路を備えている。なお、図２において、ＨＶＮＤはノーマルデプレッション型ＮチャンネルＭＯＳトランジスタを示し、ＨＶＮｄｌ及びＨＶＮｄｓはオフセットゲート型ＮチャンネルＭＯＳトランジスタを示し、Ｖｗｗは例えば２５Ｖの書き込み電圧を示し、また、ＷＰは書き込み制御電源電圧、ＳＥＬＢは選択信号、ＷＬＥＮはワードラインイネーブル信号であり、以下同様である。

特開平１０−１７８０７３号公報 特開２００３−３０７５４９号公報 米国特許出願公開第２０１２／００７４９７３号明細書

しかし、上記高電圧の最大電圧は、高電圧トランジスタのブレークダウン電圧（Ｖ＿ＢＤ）に対して、２Ｖないし３Ｖ程度低いものであり十分に大きなマージンを有していない。従って、プロセス変動によりプログラム又は消去の開始電圧が高くなり又はブレークダウン電圧が低下することで歩留まりが低下する可能性があり、もしくは、プログラム及び消去の繰り返しによりブレークダウンを繰り返してトランジスタ特性が劣化することによるプログラム及び消去の市場不良を引き起こす。

一般に、高電圧トランジスタの性能はスクライブライン上に形成された特性チェック用トランジスタにおいてチェックされているが、すべてのロット及びすべてのウエハに対してチェックを行っているわけではなく、ウエハテストをパスした半導体チップにおいて用いられる高電圧の最大値がブレークダウン電圧を超える可能性がある。すなわち、ウエハテストは欠陥を有して所定の性能を満たさない半導体チップを除去するための関門であるが、半導体チップにおいて用いられる高電圧の最大値は個々の半導体チップ内のトランジスタのブレークダウン電圧には基づいて設定されていないという問題点があった。

なお、特許文献１及び３においては、検査領域（Test Element Group）のみが半導体チップ上に実装されているのみであり、個々の半導体チップに対応するトランジスタの性能はチェックし得るが、電流電圧測定手段を備える外部装置に接続する必要があり、測定に長時間を要する。また、当該半導体チップ内の数千〜数十万というトランジスタの性能を測定できるわけでもない。

本発明の目的は以上の問題点を解決し、半導体装置に設けられたトランジスタをテストするトランジスタテスト回路において、半導体装置に含まれるトランジスタのブレークダウン電圧を高精度で測定して評価することができるトランジスタテスト回路及び方法、半導体記憶装置、並びに半導体装置を提供することにある。

第１の発明に係るトランジスタテスト回路は、半導体チップに設けられ、ＭＯＳトランジスタのブレークダウン電圧を測定するトランジスタテスト回路であって、
上記ＭＯＳトランジスタのドレイン、ソース及びゲートのうちの少なくとも１つに所定のテスト電圧を印加する電圧印加手段と、
上記テスト電圧が印加されたときに、上記ＭＯＳトランジスタから負荷回路に流れる検出電流を検出する電流検出手段と、
上記検出された検出電流に対応するミラー電流を発生して出力する電流発生手段とを備えたことを特徴とする。

上記トランジスタテスト回路において、上記ミラー電流を所定の基準電流と比較して比較結果信号を出力する比較手段をさらに備えたことを特徴とする。

また、上記トランジスタテスト回路において、上記ミラー電流を外部回路に出力するテストパッドをさらに備えたことを特徴とする。

さらに、上記トランジスタテスト回路において、上記電流発生手段は、上記検出された検出電流を１：Ｎ（Ｎは１以上である）で対応するミラー電流を発生して出力することを特徴とする。

またさらに、上記トランジスタテスト回路において、上記ＭＯＳトランジスタのソース、ドレイン、ゲート、ウェルタップ及び基板タップを含む複数のトランジスタ端子のうちの少なくとも１つを負荷回路に接続するスイッチ回路をさらに備えたことを特徴とする。

ここで、上記スイッチ回路は、上記負荷回路に接続されていない複数のトランジスタ端子の少なくとも１つに所定の印加電圧を印加することを特徴とする。

また、上記印加電圧は、所定値又は接地電圧であることを特徴とする。

上記トランジスタテスト回路において、上記負荷回路は、負荷抵抗、ダイオード接続されたディプレッション型トランジスタ、所定のゲート電圧が印加されたエンハンスメント型トランジスタ、又はディプレッション型トランジスタであることを特徴とする。

また、上記トランジスタテスト回路において、上記ＭＯＳトランジスタと上記負荷回路との間に挿入された高電圧保護回路をさらに備えたことを特徴とする。

ここで、上記トランジスタテスト回路において、上記高電圧保護回路は、高電圧の耐圧電圧を有するディプレッション型トランジスタと、所定のゲート電圧ＳＷが印加されたエンハンスメント型トランジスタとを備えたことを特徴とする。

さらに、上記トランジスタテスト回路において、所定のテスト信号に応答して所定の高電圧を上記テスト電圧として出力し又は出力しないように動作するレベルシフタをさらに備えたことを特徴とする。

第２の発明に係るトランジスタテスト回路は、半導体チップの、所定のテスト対象回路の電流検出ノードと接地ノードとの間に設けられ、当該テスト対象回路のブレークダウン電圧を測定するトランジスタテスト回路であって、
上記テスト対象回路に所定のテスト電圧を印加する電圧印加手段と、
上記テスト電圧が印加されたときに、上記テスト対象回路から負荷回路に流れる検出電流を検出する電流検出手段と、
上記検出された検出電流に対応するミラー電流を発生して出力する電流発生手段とを備えたことを特徴とする。

上記トランジスタテスト回路において、上記ミラー電流を所定の基準電流と比較して比較結果信号を出力する比較手段をさらに備えたことを特徴とする。

また、上記トランジスタテスト回路において、上記ミラー電流を外部回路に出力するテストパッドをさらに備えたことを特徴とする。

さらに、上記トランジスタテスト回路において、上記電流検出ノードを上記負荷回路に接続するか否かを選択的に切り替えるスイッチ手段をさらに備えたことを特徴とする。

またさらに、上記トランジスタテスト回路において、上記テスト対象回路は、ロウデコーダであることを特徴とする。

ここで、上記電流検出ノードは、上記ロウデコーダの接地側電源ラインと、上記ロウデコーダの基板タップ又はウェルタップのうち少なくとも一つに接続されたことを特徴とする。

またさらに、上記トランジスタテスト回路において、上記テスト対象回路は、ワードラインドライバであることを特徴とする。

ここで、上記電流検出ノードは、上記テスト対象回路のＭＯＳトランジスタのソース、基板タップ、及びウェルタップのうち少なくとも一つに接続されたことを特徴とする。

上記トランジスタテスト回路において、上記負荷回路は、負荷抵抗、ダイオード接続されたディプレッション型トランジスタ、所定のゲート電圧が印加されたエンハンスメント型トランジスタ、又はディプレッション型トランジスタであることを特徴とする。

また、上記トランジスタテスト回路において、上記電流検出ノードと上記負荷回路との間に挿入された高電圧保護回路をさらに備えたことを特徴とする。

ここで、上記高電圧保護回路は、高電圧の耐圧電圧を有するディプレッション型トランジスタと、所定のゲート電圧ＳＷが印加されたエンハンスメント型トランジスタとを備えたことを特徴とする。

第３の発明に係る半導体記憶装置は、上記トランジスタテスト回路を備えたことを特徴とする。

第４の発明に係る半導体装置は、上記トランジスタテスト回路を備えたことを特徴とする。

第５の発明に係るトランジスタテスト方法は、半導体チップに設けられ、ＭＯＳトランジスタのブレークダウン電圧を測定するトランジスタテスト回路によって実行されるトランジスタテスト方法であって、
上記ＭＯＳトランジスタのドレイン及びゲートの少なくとも１つに所定のテスト電圧を印加するステップと、
上記テスト電圧が印加されたときに、上記ＭＯＳトランジスタから負荷回路に流れる検出電流を検出するステップと、
上記検出された検出電流に対応するミラー電流を発生して出力するステップとを含むことを特徴とする。

上記トランジスタテスト方法において、上記ミラー電流を所定の基準電流と比較して比較結果信号を出力するステップをさらに含むことを特徴とする。

また、上記トランジスタテスト方法において、上記ミラー電流をテストタップを介して外部回路に出力するステップをさらに含むことを特徴とする。

従って、本発明に係るトランジスタテスト回路等によれば、半導体装置に設けられたトランジスタをテストするトランジスタテスト回路において、半導体装置に含まれるトランジスタのブレークダウン電圧を高精度で測定して評価することができるトランジスタテスト回路及び方法、半導体記憶装置、並びに半導体装置を提供できる。

本発明の実施形態１に係る不揮発性記憶装置の構成を示すブロック図である。 従来例に係るＮＡＮＤ型フラッシュメモリのロウデコーダ２２の構成例を示す回路図である。 実施形態１に係るトランジスタテスト回路の構成を示す回路図である。 図３のトランジスタテスト回路の動作を示すグラフである。 実施形態２に係るトランジスタテスト回路の被測定トランジスタ回路５１の構成例であって、（ａ）は実施例１に係る被測定トランジスタ回路５１ａの構成例を示す回路図であり、（ｂ）は実施例２に係る被測定トランジスタ回路５１ｂの構成例を示す回路図であり、（ｃ）は実施例３に係る被測定トランジスタ回路５１ｃの構成例を示す回路図であり、（ｄ）は実施例４に係る被測定トランジスタ回路５１ｄの構成例を示す回路図であり、（ｅ）は実施例５に係る被測定トランジスタ回路５１ｅの構成例を示す回路図である。 図５Ａ（ｃ）の被測定トランジスタ回路５１ｃのＭＯＳトランジスタの構成を示す縦断面図である。 図５Ａ（ｃ）の被測定トランジスタ回路５１ｃのＭＯＳトランジスタの構成を示す平面図である。 図５ＣのＡ−Ａ’線についての縦断面図である。 実施形態２に係るトランジスタテスト回路の合体切り替え型被測定トランジスタ回路５１Ａの構成例を示す回路図である。 実施形態３に係る高電圧レベルシフタ６１を備えた被測定トランジスタ回路５１の構成例を示す回路図である。 実施形態３の変形例に係る高電圧レベルシフタ６１，６２を備えた被測定トランジスタ回路５１の構成例を示す回路図である。 図７Ａ及び図７Ｂの高電圧レベルシフタ６１，６２の構成例を示す回路図である。 図７Ａ及び図７Ｂの被測定トランジスタ回路５１の動作を示す電圧テーブルである。 実施形態４に係るトランジスタテスト回路の構成例を示す回路図である。 図１０のトランジスタテスト回路のブレークダウン電圧の測定方法を示すグラフである。 実施形態５に係るＮＯＲ型フラッシュメモリのワードラインドライバの構成例を示すブロック図である。 図１２のワードラインドライバの動作を示す電源電圧テーブルである。 図１２のワードラインドライバのトランジスタテスト回路の構成例を示す回路図である。 実施形態６に係るウエハテストにおけるモニタ及びテスト処理を示すフローチャートである。 実施形態７に係るトランジスタテスト回路の構成例を示す回路図である。 実施形態８に係るトランジスタテスト回路の構成例を示す回路図である。 実施形態９に係るトランジスタテスト回路の構成例を示す回路図である。 実施形態１０に係るトランジスタテスト回路の構成例を示す回路図である。 図３、図１６及び図１９のカレントミラー回路５８の構成例を示す回路図である。 変形例１に係るカレントミラー回路５８Ａの構成例を示す回路図である。 変形例２に係るカレントミラー回路５８Ｂの構成例を示す回路図である。 変形例３に係るカレントミラー回路５８Ｃの構成例を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態１．
図１は本発明の実施形態１に係る不揮発性記憶装置の構成を示すブロック図である。実施形態１に係る不揮発性記憶装置は例えばＮＡＮＤ型フラッシュメモリであって、ロウデコーダ２２の周辺回路として、図３に示すように、高電圧トランジスタＱ１０のブレークダウン電圧を測定するトランジスタテスト回路をメモリチップ上に実装したことを特徴としている。

図１において、不揮発性記憶装置は、
（１）データを記憶する例えばフラッシュメモリアレイであるメモリセルアレイ２０と、
（２）入出力バッファ３１からのデータをメモリセルアレイ２０に対してページ単位で書き込み、もしくはメモリセルアレイからのデータをページ単位で読み出して入出力バッファ３１に出力するときに用いるページバッファ２１と、
（３）指定アドレスに応答してメモリセルアレイ２０のブロック及びワード線を指定するためのロウデコーダ２２と、
（４）コントロールロジック３５からの信号に基づいて当該不揮発性記憶装置のステータスを一時的に記憶して入出力バッファ３１に出力し、レディ／ビジー信号（Ｒ／Ｂ信号）を発生してＲ／Ｂ信号端子４２に出力するステータスレジスタ２３と、
（５）入出力端子４１を介して入出力されるデータを一時的に記憶する入出力バッファ３１と、
（６）入出力バッファ３１からのコマンドを復号化して符号化されたコマンドデータをコントロールロジック３５に出力するコマンドデコーダ３２と、
（７）入出力バッファ３１からの指定アドレスを一時的に記憶するアドレスバッファ３３と、
（８）外部電源電圧ＶＣＣに基づいて、電源オン時に当該半導体チップの動作をリセットするためのリセット信号を出力するパワーオンリセット回路３６と、
（９）外部電源電圧端子４４を介して印加される外部電源電圧ＶＣＣに基づいて所定の内部電源電圧用基準電圧ＶＤＤＲＥＦと所定の基準電圧ＶＲＥＦを発生する基準電圧発生回路１０と、
（１０）上記基準電圧ＶＤＤＲＥＦに基づいて内部電源電圧ＶＤＤを発生して各回路に供給する内部電源電圧発生回路１１と、
（１１）上記基準電圧ＶＲＥＦに基づいてデータの書き込み（プログラム）及び消去に必要な高電圧（ＨＶ）及び中間電圧（ＭＶ）を発生して出力する高電圧及び中間電圧発生及び制御回路１２と、
（１２）コマンドデコーダ３２からのコマンドデータ、制御信号端子４３を介して入力される制御信号、もしくはパワーオンリセット回路３６からのリセット信号に基づいて、当該不揮発性記憶装置内の各回路（基準電圧発生回路１０、内部電源電圧発生回路１１、及び高電圧及び中間電圧発生及び制御回路１２、ページバッファ２１、ステータスレジスタ２３を含む）に対して所定の制御を行うコントロールロジック３５と、
を備えて構成される。

図３は実施形態１に係るトランジスタテスト回路の構成を示す回路図である。図３において、トランジスタテスト回路は、被測定トランジスタ回路５１と、高電圧保護回路５２と、電流検出回路５３と、カレントミラー電圧出力回路５４と、コンパレータ回路５５と、基準バイアス電流発生回路５６とを備えて構成される。

被測定トランジスタ回路５１は、当該不揮発性記憶装置の半導体チップに実装され、高電圧動作のＭＯＳトランジスタ（ＨＶＭＯＳ）と同じプロセスで作成されて当該半導体チップに実装された被測定対象レプリカのＭＯＳトランジスタＱ１０を備える。ここで図１の高電圧及び中電圧発生及び制御回路１２からの所定のテスト用高電圧ＨＶが当該ＭＯＳトランジスタＱ１０のドレインに印加され、ゲートには例えば接地電圧の電圧ＶＳＳが印加され、当該ＭＯＳトランジスタＱ１０はウエハテストにおいてテストされ、テスト結果に基づいて詳細後述するように最適な高電圧の最大値が決定されて設定される。高電圧保護回路５２は２つのＭＯＳトランジスタＱ１１，Ｑ１２が直列に接続されて構成され、高電圧から当該トランジスタテスト回路を保護するために設けられる。ここで、ＭＯＳトランジスタＱ１１は例えば高電圧の耐圧電圧を有するディプレッション型トランジスタであり、ＭＯＳトランジスタＱ１２は所定のゲート電圧ＳＷが印加されたエンハンスメント型トランジスタである。

電流検出回路５３はダイオード接続された負荷回路であるＭＯＳトランジスタＱ１３を備え、被測定トランジスタ回路５１から高電圧保護回路５２を介して流れる電流Ｉｂｄを検出する。カレントミラー電圧出力回路５４は例えばオペアンプにてなる差動増幅器５７と、ＭＯＳトランジスタＰ１，Ｑ１４とを備えて構成され、差動増幅器５７はボルテージフォロワ回路を構成し、電流検出回路５３に流れる電流Ｉｂｄにより発生される電圧Ｖｓｅｎｓｅを検出して、上記ＭＯＳトランジスタＰ１のドレイン電圧がＶｓｅｎｓｅと等しくなるように上記ＭＯＳトランジスタＰ１のゲートに印加する制御電圧Ｖｓｅｎｓｅ１を発生して電流Ｉｂｄに対応するミラー電流Ｉｍｉｒｒｏｒを流し、制御電圧Ｖｓｅｎｓｅ１を差動増幅器５７の出力端子からコンパレータ回路５５のＭＯＳトランジスタＰ２のゲートに出力する。ここで、ディプレッション型ＭＯＳトランジスタＱ１３，Ｑ１４はカレントミラー回路５８を構成しており、ＭＯＳトランジスタＱ１３，Ｑ１４のサイズ比が１：１であれば、Ｉｍｉｒｒｏｒ＝Ｉｂｄとなり、ＭＯＳトランジスタＱ１３，Ｑ１４のサイズ比が１：Ｎであれば、Ｉｍｉｒｒｏｒ＝Ｎ×Ｉｂｄとなるミラー電流Ｉｍｉｒｒｏｒが流れる。これにより、例えば数十ｎＡのＩｂｄを数百ｎＡ〜数μＡのＩｍｉｒｒｏｒとすることができる。

基準バイアス電流発生回路５６は、基準電流Ｉｒｅｆを流す基準電流源５６ａと、ダイオード接続されたＭＯＳトランジスタＮ１とを備え、基準電流Ｉｒｅｆを発生し、当該基準電流Ｉｒｅｆに対応する基準電圧Ｖ＿ｒｅｆを発生する。コンパレータ回路５５は、ＭＯＳトランジスタＰ２，Ｎ２とインバータ５９とを備えて構成され、制御電圧Ｖｓｅｎｓｅ１によって上記ＭＯＳトランジスタＰ２にミラーされた電流Ｉｂｄに対応する電流を、基準電圧Ｖ＿ｒｅｆによって上記ＭＯＳトランジスタＮ２にミラーされた基準電流Ｉｒｅｆに対応する電流と比較して比較結果の二値デジタル信号をインバータ５９により反転して比較結果信号Ｖｊｕｄｇｅとして出力する。なお、基準電流Ｉｒｅｆはブレークダウン電圧Ｖ＿ＢＤに対応するように設定される。

図４は図３のトランジスタテスト回路の動作を示すグラフである。図４に示すように、検出電圧Ｖｓｅｎｓｅ及びミラー電流Ｉｍｉｒｒｏｒは被測定トランジスタ回路５１のＭＯＳトランジスタＱ１０に流れる電流Ｉｂｄに比例して大きくなり、コンパレータ回路５５は電流Ｉｂｄの値が基準電流Ｉｒｅｆを超えると、比較結果信号Ｖｊｕｄｇｅを所定のハイレベルから所定のローレベルに切り替えて出力する。もちろん、コンパレータの出力値が切り替わるときの電流Ｉｂｄの値は、回路内の各カレントミラーのミラー比に応じて基準電流ＩｒｅｆのＮ倍、又は１／Ｎ倍（Ｎ≧１）となるように設定することもできる。

以上説明したように、所定の高電圧ＨＶを被測定トランジスタ回路５１のＭＯＳトランジスタＱ１０のドレインに印加してそのソース電流Ｉｂｄを電流検出回路５３及びカレントミラー電圧出力回路５４を用いて測定してコンパレータ回路５５を用いて制御電圧Ｖｓｅｎｓｅ１によってミラーされる電流Ｉｂｄに対応する電流を基準電圧Ｖ＿ｒｅｆによってミラーされる基準電流Ｉｒｅｆに対応する電流と比較することにより、検出されたソース電流Ｉｂｄを基準電流Ｉｒｅｆと比較することでブレークダウン電圧Ｖ＿ＢＤを測定して評価するための比較結果信号Ｖｊｕｄｇｅを得ることができる。

なお、検出電圧Ｖｓｅｎｓｅを０Ｖ付近に保持するためにカレントミラー回路５８をディプレッションＭＯＳトランジスタＱ１３，Ｑ１４を用いて構成している。

実施形態２．
図５Ａは実施形態２に係るトランジスタテスト回路の被測定トランジスタ回路５１の構成例であって、図５Ａ（ａ）は実施例１に係る被測定トランジスタ回路５１ａの構成例を示す回路図であり、図５Ａ（ｂ）は実施例２に係る被測定トランジスタ回路５１ｂの構成例を示す回路図であり、図５Ａ（ｃ）は実施例３に係る被測定トランジスタ回路５１ｃの構成例を示す回路図である。また、図５Ａ（ｄ）は実施例４に係る被測定トランジスタ回路５１ｄの構成例を示す回路図であり、図５Ａ（ｅ）は実施例５に係る被測定トランジスタ回路５１ｅの構成例を示す回路図である。さらに、図５Ｂは図５Ａ（ｃ）の被測定トランジスタ回路５１ｃのＭＯＳトランジスタの構成を示す縦断面図である。図５Ｃは図５Ａ（ｃ）の被測定トランジスタ回路５１ｃのＭＯＳトランジスタの構成を示す平面図であり、図５Ｄは図５ＣのＡ−Ａ’線についての縦断面図である。

実施形態２では、被測定トランジスタ回路５１のＭＯＳトランジスタＱ１０の種々のブレークダウン電圧Ｖ＿ＢＤを個別に測定する回路を以下に示す。
（測定Ａ）実施形態１と同様の被測定トランジスタ回路５１の構成を有する図５Ａ（ａ）において、ゲート電圧Ｖｇ＝０Ｖのときにパンチスルー電流又は基板電流効果によるドレイン・ソース電流Ｉｂｄを実施形態１のトランジスタテスト回路で測定する。
（測定Ｂ）図５Ａ（ｂ）において、ドレイン・ゲート電流を実施形態１のトランジスタテスト回路で測定する。
（測定Ｃ）図５Ｂ、図５Ｃ及び図５Ｄの構造を有するＭＯＳトランジスタを示す図５Ａ（ｃ）において、接合リーク電流（ＧＩＤＬ（Gate-induced-drain Leakage）：ソースからゲートに逆方向のバイアス電圧が印加されているときにゲート電圧Ｖｇを印加しなくてもドレイン電流が流れてしまう現象をいう。）、バンド間トンネリング、衝撃イオン化などにより流れるドレイン・基板電流を実施形態１のトランジスタテスト回路で測定する。ここで、基板端子としては、以下の２つの場合がある。
（測定Ｃ−１）図５Ｂのトリプルウェル構造におけるＰウェルタップ１０３を基板端子とする。図５Ｂにおいて、Ｐ型シリコン基板１００において例えばリンなどのＮ型不純物を注入することでＮウェル１０１を形成する。また、Ｎウェル１０１の上側に例えばボロンなどのＰ型不純物を注入することでＰウェル１０２を形成し、そのＰウェルタップ１０３をさらに形成する。すなわち、図５Ｂにおいて、被測定対象ＭＯＳトランジスタは、ソース、ドレイン、ゲート、ウェルタップ（Ｐウェルタップ１０３など）及び基板タップ１０４を含む複数のトランジスタ端子を備える。
（測定Ｃ−２）例えば図５ＤのＭＯＳトランジスタのＰ型シリコン基板１００の基板タップ１０４を基板端子としてもよい。図５Ｄにおいて基板タップは測定対象となるトランジスタを囲むように配置されており、測定対象となるトランジスタで発生したブレークダウンにより基板へ流れ込む電流は、その大半を当該基板タップを通して電流検出回路で検出することができる。
（測定Ｄ）図５Ａ（ｄ）において、高電圧ＨＶが印加されたゲート、ソース及び基板を有するＰＭＯＳトランジスタＱ１０ｐのドレイン電流を実施形態１のトランジスタテスト回路で測定する。
（測定Ｅ）図５Ａ（ｅ）において、高電圧ＨＶが印加されたソース及び基板を有するＰＭＯＳトランジスタＱ１０ｐのゲートの電流を実施形態１のトランジスタテスト回路で測定する。

図６は実施形態２に係るトランジスタテスト回路の合体切り替え型被測定トランジスタ回路５１Ａの構成例を示す回路図である。

図６の被測定トランジスタ回路５１Ａにおいて、
（１）被測定ＭＯＳトランジスタＱ１０のゲートは、切り替え制御信号ＳＷＧＡにより制御されるスイッチ用ＭＯＳトランジスタＱ２１を介して高電圧保護回路５２に接続されるとともに、切り替え制御信号ＳＷＧＢにより制御されるスイッチ用ＭＯＳトランジスタＱ２２を介して接地される。
（２）被測定ＭＯＳトランジスタＱ１０のソースは、切り替え制御信号ＳＷＳＡにより制御されるスイッチ用ＭＯＳトランジスタＱ２３を介して高電圧保護回路５２に接続されるとともに、切り替え制御信号ＳＷＳＢにより制御されるスイッチ用ＭＯＳトランジスタＱ２４を介して接地される。
（３）被測定ＭＯＳトランジスタＱ１０の基板タップは、切り替え制御信号ＳＷＢＡにより制御されるスイッチ用ＭＯＳトランジスタＱ２５を介して高電圧保護回路５２に接続されるとともに、切り替え制御信号ＳＷＢＢにより制御されるスイッチ用ＭＯＳトランジスタＱ２６を介して接地される。

ここで、切り替え制御信号ＳＷＧＡ，ＳＷＧＢ，ＳＷＳＡ，ＳＷＳＢ，ＳＷＢＡ，ＳＷＢＢは例えば半導体チップに実装されたテストコントローラ５０又は外部テスト装置から入力される。上記測定Ａのときは、ＭＯＳトランジスタＱ２２，Ｑ２３，Ｑ２６をオンにして、その他のＭＯＳトランジスタＱ２１，Ｑ２４，Ｑ２５をオフにして、被測定ＭＯＳトランジスタＱ１０のソース・ドレイン電流を測定することができる。また、上記測定Ｂのときは、ＭＯＳトランジスタＱ２１，Ｑ２６をオンにして、その他のＭＯＳトランジスタＱ２２，Ｑ２３，Ｑ２４，Ｑ２５をオフにして、被測定ＭＯＳトランジスタＱ１０のドレイン・ゲート電流を測定することができる。さらに、上記測定Ｃのときは、ＭＯＳトランジスタＱ２２，Ｑ２４，Ｑ２５をオンにして、その他のＭＯＳトランジスタＱ２１，Ｑ２３，Ｑ２６をオフにして、被測定ＭＯＳトランジスタＱ１０のドレイン・基板電流を測定することができる。なお、電流値の測定、及びブレークダウン電圧Ｖ＿ＢＤの測定は実施形態１と同様である。

以上説明したように、実施形態２によれば、被測定ＭＯＳトランジスタＱ１０について３類の電流に基づくブレークダウン電圧Ｖ＿ＢＤを測定することができる。

実施形態３．
図７Ａは実施形態３に係る高電圧レベルシフタ６１を備えた被測定トランジスタ回路５１の構成例を示す回路図である。

被測定トランジスタ回路５１の被測定ＭＯＳトランジスタＱ１０についてのブレークダウン電圧Ｖ＿ＢＤの測定においては、被測定ＭＯＳトランジスタＱ１０が破壊される可能性がある。もし破壊されれば、テストモード以外のユーザーモード等においてもドレイン電圧、ゲート電圧が印加されることにより意図しない電流が流れることになり、これを回避する必要がある。本実施形態では、高電圧電圧ＨＶをテスト信号Ｔ＿ＢＤにより制御される高電圧レベルシフタ６１を介して印加することで上記の現象を回避する。図７Ａにおいて、高電圧レベルシフタ６１は、テスト信号Ｔ＿ＢＤに応答してオフ又はオフとなり、所定の高電圧ＨＶをＭＯＳトランジスタＱ１０のドレインに印加し、もしくは印加しないように制御する。

図７Ｂは実施形態３の変形例に係る高電圧レベルシフタ６１を備えた被測定トランジスタ回路５１の構成例を示す回路図である。図７Ｂの構成例では、図７Ａの構成例に比較して高電圧レベルシフタ６２をさらに備えたことを特徴とする。図７Ｂにおいて、高電圧レベルシフタ６１は、テスト信号Ｔ＿ＢＤに応答してオフ又はオフとなり、所定の高電圧ＨＶをＭＯＳトランジスタＱ１０のドレインに印加し、もしくは印加しないように制御する。また、高電圧レベルシフタ６２は、テスト信号Ｔ＿ＢＧに応答してオフ又はオフとなり、所定の高電圧ＨＶをＭＯＳトランジスタＱ１０のゲートに印加し、もしくは印加しないように制御する。これにより、ゲートに高電圧を印加してソース電流や基板電流を測定することにより、ゲート絶縁膜の欠陥等によるブレークダウン電圧を検知することができる。

図８は図７Ａ及び図７Ｂの高電圧レベルシフタ６１、６２の構成例を示す回路図である。図８において、高電圧レベルシフタ６１，６２は、レベルシフタを構成するＭＯＳトランジスタＱ３１，Ｑ３２と、高電圧保護回路を構成するＭＯＳトランジスタＱ３３，Ｑ３４と、イネーブルスイッチ用インバータを構成するＭＯＳトランジスタＱ３５，Ｑ３６とを備えて構成される。ここで、ＷＰは所定の電源電圧であり、ＥＮはイネーブル信号である。

図９は図７Ａ及び図７Ｂの被測定トランジスタ回路５１の動作を示す電圧テーブルである。図９において、図７Ａ及び図７Ｂのテスト信号Ｔ＿ＢＤ，Ｔ＿ＢＧが電源電圧Ｖｄｄのとき、出力電圧Ｖｄ，Ｖｇは接地電圧（０Ｖ）となる一方、テスト信号Ｔ＿ＢＤ，Ｔ＿ＢＧが接地電圧（０Ｖ）のとき、出力電圧Ｖｄ，Ｖｇは所定の高電圧ＨＶとなる。

以上説明したように、実施形態３によれば、高電圧レベルシフタ６１，６２は、テスト信号Ｔ＿ＢＤ，Ｔ＿ＢＧに応答してオフ又はオフとなり、所定の高電圧ＨＶをＭＯＳトランジスタＱ１０のドレイン、ゲートに印加し、もしくは印加しないように制御する。これにより、被測定トランジスタ回路５１の被測定ＭＯＳトランジスタＱ１０についてのブレークダウン電圧Ｖ＿ＢＤの測定以外の場合において、被測定ＭＯＳトランジスタＱ１０に意図しない電流が流れることを回避できる。

実施形態４．
図１０は実施形態４に係るトランジスタテスト回路の構成例を示す回路図である。ここで、テスト対象回路は、ロウデコーダ２２及びワードラインドライバのトランジスタＷＤ０〜ＷＤ３１である。

図１０において、ロウデコーダ２２のソース側電源ノードＶｓｓ又はソース側電源ラインＶｓｓ（電流検出ノード）に流れる電流Ｉｂｄを実施形態１のトランジスタテスト回路により測定する。ウエハテストにおいては、上記電流Ｉｂｄはロウデコーダ２２のすべてのブロックを選択したモード、もしくはすべてのブロックを選択しないモードで測定することができる。ソース側電源ノードＶｓｓ又はソース側電源ラインＶｓｓは、切り替え制御信号ＳＷ１により制御されるＭＯＳトランジスタＱ４１を介して実施形態１の高電圧保護回路５２及び電流検出回路５３を介して接地ノードに接続されるとともに、切り替え制御信号ＳＷ１Ｂにより制御されるＭＯＳトランジスタＱ４２を介して接地される。例えばロウデコーダ２２の基板タップ２２Ｓを例えば接地ノードＶｓｓに接続して電流Ｉｂｄを測定してもよい。なお、図１０においては、複数のブロックのソース側電源ノードＶｓｓ又はソース側電源ラインＶｓｓと基板タップ２２Ｓとを接続して、接続端を電流検出ノードとして電流を検出している。また、ソース側電源ノードＶｓｓ又はソース側電源ラインＶｓｓは接地側電源ノードＶｓｓ又は接地側電源ラインＶｓｓであってもよい。なお、切り替え制御信号ＳＷ１，ＳＷ１Ｂは実施形態３と同様にテストコントローラ５０又は外部テスタ装置から入力され、切り替え制御信号ＳＷ１Ｂは切り替え制御信号ＳＷ１の反転信号である。なお、図１０では実施形態１の高電圧保護回路５２を介さずに電流検出回路５３に接続しているが、これはこのソース側電源ノードＶｓｓ又はソース側電源ラインＶｓｓまで高電圧が下りてくる可能性は回路上そして測定範囲上小さいのでこのようにしているが、もちろん高電圧保護回路５２を介しても良い。

また、ロウデコーダ２２の複数のブロックはブロック選択信号発生回路２５からのブロック選択信号ＳＥＬＢ（ローアクティブ）によって選択され、ロウデコーダ２２から発生されるブロック選択信号ＳＥＬＨＶ（高電圧ＨＶ）は選択されたメモリセルブロック２０ｂのワードラインドライバトランジスタＷＤ０〜ＷＤ３１の各ゲートに接続される。ここで、ワードラインドライバトランジスタＷＤ０〜ＷＤ３１が形成されたシリコン基板の基板タップ２６Ｓに流れる基板電流Ｉｓｕｂを測定するため、当該基板タップ２６Ｓは、切り替え制御信号ＳＷ２により制御されるＭＯＳトランジスタＱ４３を介して実施形態１の電流検出回路５３に接続されるとともに、切り替え制御信号ＳＷ２の反転信号である切り替え制御信号ＳＷ２Ｂにより制御されるＭＯＳトランジスタＱ４４を介して接地される。なお、切り替え制御信号ＳＷ２，ＳＷ２Ｂは実施形態３と同様にテストコントローラ５０又は外部テスタ装置から入力される。

なお、図１０においては、ワードラインドライバＷＤ０〜ＷＤ３１の基板タップ２６Ｓの電流を測定しているが、ワードラインドライバ回路の構成によってはＰウェルタップ又はＭＯＳトランジスタのソースの電流を測定してもよい。なお、ワードラインドライバトランジスタＷＤ０〜ＷＤ３１のトランジスタが図５Ｂの構造であれば、Ｐウェルタップの電流の測定になるが、高電圧が下りてくる可能性があるので、高電圧保護回路５２を介して電流検出回路５３に接続するのが好ましい。

図１１は図１０のトランジスタテスト回路のブレークダウン電圧の測定方法を示すグラフである。図１１において、被測定ＭＯＳトランジスタＱ１０に印加されるドレイン電圧Ｖｄ又はゲート電圧Ｖｇがブレークダウン電圧Ｖ＿ＢＤに近づくにつれて、例えば図１０の基板タップ２６Ｓに流れる基板電流Ｉｓｕｂは指数関数的に増大する。従って、基板電流Ｉｓｕｂを測定することで、被測定ＭＯＳトランジスタであるワードラインドライバトランジスタＷＤ０〜ＷＤ３１のブレークダウン電圧を測定することができ、それに基づいて最大の高電圧Ｈｖｍａｘ（ブレークダウン電圧Ｖ＿ＢＤよりも所定のマージンだけ低下した許容最大値をいう。）を決定することができる。

以上のように構成されたトランジスタテスト回路において、ＭＯＳトランジスタＱ４１をオンにしてロウデコーダ２２のソース側電源ノードＶｓｓ又はソース側電源ラインＶｓｓに流れる電流Ｉｂｄを検出することでロウデコーダ２２の被測定トランジスタ回路のブレークダウン電圧Ｖ＿ＢＤを測定することができる。また、ワードラインドライバトランジスタＷＤ０〜ＷＤ３１の例えばＰウェルタップにおいて基板電流Ｉｓｕｂを測定することで、被測定ＭＯＳトランジスタであるワードラインドライバトランジスタＷＤ０〜ＷＤ３１の最大の高電圧Ｈｖｍａｘ（ブレークダウン電圧Ｖ＿ＢＤよりも所定のマージンだけ低下した許容最大値をいう。）を決定することができる。

実施形態５．
図１２は実施形態５に係るＮＯＲ型フラッシュメモリのワードラインドライバの構成例を示すブロック図である。ここで、ワードラインドライバはテスト対象回路である。

ＮＯＲ型フラッシュメモリでは、プログラム（データ書き込み）及びデータ消去のために正電圧及び負電圧を使用し、より高い読み出し性能のために、当該電圧値を減少させるとともに、ゲート酸化膜を薄くしている。図１２において、ＮＯＲ型フラッシュメモリのワードラインドライバは、ロウデコーダ２２と、電源電圧Ｖｐ，Ｖｍが供給されるレベルシフタ２４とを備えて構成される。なお、ロウデコーダ２２に入力される信号は以下の通りである。
（１）Ｂｌｏｃｋ Ａｄｄ：ブロックアドレス指定及び付加信号。
（２）ＷＬ Ａｄｄ：ワードラインアドレス指定及び付加信号。
（３）Ｒｅａｄ：データ読み出し信号。
（４）ＰＧＭ：データプログラム信号。
（５）ＥＲＳ：データ消去信号。

図１３は図１２のワードラインドライバの動作を示す電源電圧テーブルである。図１３に示すように、データ読み出し（Ｒｅａｄ）、データプログラム（ＰＧＭ）、データ消去（ＥＲＳ）に応じて電源電圧Ｖｐ．Ｖｍが図１３のように設定される。

図１４は図１２のワードラインドライバのトランジスタテスト回路の構成例を示す回路図である。図１４において、レベルシフタ２４はＭＯＳトランジスタＱ５１〜Ｑ５４で構成される。ロウデコーダ２２からのワードライン選択信号がインバータＩＮＶ１により反転され、その反転信号がレベルシフタ２４に入力されて、当該レベルシフタ２４の動作が制御される。ここで、ＭＯＳトランジスタＱ５３は高電圧阻止バストランジスタであり、ＭＯＳトランジスタＱ５４は高電圧Ｖｐを用いて、ＭＯＳトランジスタＱ５１，Ｑ５２へのゲート電圧をプルアップするために設けられる。電源電圧端子Ｖｍは、切り替え制御信号ＳＷＰにより制御されるスイッチ用ＭＯＳトランジスタＱ６１を介して−１０Ｖに接続され、切り替え制御信号ＳＷＱにより制御されるスイッチ用ＭＯＳトランジスタＱ６２を介して接地され、切り替え制御信号ＳＷＲにより制御されるスイッチ用ＭＯＳトランジスタＱ６３を介して高電圧保護回路５２を介して実施形態１のトランジスタテスト回路に接続される。

プログラムモードにおいて、レベルシフタ２４において、すべてのワードラインが選択されないとき、ＭＯＳトランジスタＱ５１がオフとされかつＭＯＳトランジスタＱ５２がオンとされてワードライン電圧ＶＷＬは０Ｖとなり、ＰＭＯＳトランジスタＱ５１のソース―ドレイン間に１０Ｖの電圧がかかる。一方、すべてのワードラインが選択されるとき、ＭＯＳトランジスタＱ５１がオンとされかつＭＯＳトランジスタＱ５２がオフとされてワードライン電圧ＶＷＬは１０Ｖとなり、ＮＭＯＳトランジスタＱ５２のソース―ドレイン間に１０Ｖの電圧がかかる。すなわち、ワードラインドライバの漏れ電流は電源電圧Ｖｍのラインに流れる。従って、実施形態１の電流検出回路５３を電源電圧Ｖｍラインに接続することで、ＮＡＮＤ型フラッシュメモリと同様に、プログラムモードにおけるワードラインドライバのＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのブレークダウン電圧を測定することができ、それを基に高電圧の最大値ＨＶｍａｘを決定することができる。

以上のように構成されたトランジスタテスト回路において、データ消去のときは、電源電圧Ｖｐ＝０Ｖとしかつ３つのＭＯＳトランジスタＱ６１〜Ｑ６３のうちＭＯＳトランジスタＱ６１のみをオンすることでワードラインドライバをデータ消去モードに設定できる。また、データ読み出し又はデータプログラムのときはそれぞれ、Ｖｐ＝３Ｖ又は１０Ｖとしかつ３つのＭＯＳトランジスタＱ６１〜Ｑ６３のうちＭＯＳトランジスタＱ６２のみをオンすることでワードラインドライバをそれぞれのモードに設定できる。さらに、トランジスタテストのときは、３つのＭＯＳトランジスタＱ６１〜Ｑ６３のうちＭＯＳトランジスタＱ６３のみをオンすることで実施形態１のトランジスタテスト回路に接続することで所定の電流検出を行ってブレークダウン電圧Ｖ＿ＢＤなどの測定を行うことができる。

図１４においては、レベルシフタ２４のソース側ラインの電源電圧Ｖｍの端子からの電流を測定しているが、本発明はこれに限らず、レベルシフタ２４の基板タップ２４ＳをＭＯＳトランジスタＱ６３のドレインに接続してトランジスタテストを行うようにしてもよい。

実施形態６．
図１５は実施形態６に係るウエハテストにおけるモニタ及びテスト処理を示すフローチャートである。図１５において、モニタ及びテスト処理は、
（１）高電圧トランジスタのブレークダウン電圧検出処理（Ｓ１）と、
（２）ロウデコーダのブレークダウン電圧検出処理（Ｓ２）と、
（３）ワードラインドライバのブレークダウン電圧検出処理（Ｓ３）とを備えて構成される。なお、各処理Ｓ１〜Ｓ３は個別に実行してもよい。

図１５のフローでは、ウエハテストにおけるブレークダウン電圧Ｖ＿ＢＤを測定する。そして、測定されたブレークダウン電圧Ｖ＿ＢＤから、実際に使用する書き込み電圧Ｖｗｗ及び電源電圧Ｖｐｐを決定する。

高電圧トランジスタのブレークダウン電圧検出処理（Ｓ１）において、ステップＳ１１で被測定トランジスタＱ１０のドレイン電圧Ｖｄの設定値に初期値Ｖｓｔａｒｔを設定して、図３のトランジスタテスト回路により検出電流Ｉｂｄ＞基準電流Ｉｒｅｆか否かが判断される。ＹＥＳのときはステップＳ１４に進む一方、ＮＯのときはステップＳ１３に進み、ドレイン電圧Ｖｄの設定値を所定のステップ値Ｖｓｔｅｐだけ増大させて設定して図３のトランジスタテスト回路による検出電流Ｉｂｄ＞基準電流Ｉｒｅｆの判断を繰り返す。ステップＳ１４では、現在設定されているドレイン電圧Ｖｄの設定値を当該高電圧ＨＶｎのときのブレークダウン電圧Ｖｂｄ（ＨＶｎ）に設定して次の処理（Ｓ２）に進む。

以上の処理（Ｓ１）では、例えばＭＯＳトランジスタＱ１０などの高電圧トランジスタ（ＨＶｎ）のブレークダウン電圧Ｖｂｄが測定される。なお、ウエハテストにおいては、ゲート電極Ｖｇ＝０Ｖとの組み合わせ条件でソース電流及び基板電流が測定される。

ロウデコーダのブレークダウン電圧検出処理（Ｓ２）において、例えばすべてのブロックが選択されていないときにはトランジスタＱ１のゲート電圧は０Ｖでドレインには高電圧Ｖｐｐが印加されているのでロウデコーダ２２すべてのトランジスタＱ１のブレークダウン電圧を測定できる（一番弱いトランジスタで決まる）。書き込み電圧Ｖｗｗは例えばＶｗｗ＝Ｖｂｄ（ＨＶｎ）−３Ｖに設定される。ステップＳ２１で被測定トランジスタＱ１の電源電圧Ｖｐｐの設定値に初期値ＶＰｓｔａｒｔを設定して、図３のトランジスタテスト回路により検出電流Ｉｂｄ＞基準電流Ｉｒｅｆか否かが判断される。ＹＥＳのときはステップＳ２４に進む一方、ＮＯのときはステップＳ２３に進み、電源電圧Ｖｐｐの設定値を所定のステップ値Ｖｓｔｅｐだけ増大させて設定して図３のトランジスタテスト回路による検出電流Ｉｂｄ＞基準電流Ｉｒｅｆの判断を繰り返す。ステップＳ２４では、現在設定されている電源電圧Ｖｐｐの設定値を当該ロウデコーダのときのブレークダウン電圧Ｖｂｄ（Ｒｏｗ）に設定して次の処理（Ｓ３）に進む。

以上の処理（Ｓ２）では、ロウデコーダのブレークダウン電圧Ｖｂｄが測定される。この測定対象は、例えばロウデコーダの高電圧ディプレッション型ＮＭＯＳトランジスタである。ブロックが選択されていない条件では、接地電流が測定される。当該電流は、実施形態４、５などのように、ソース電流及び基板電流と組み合わせてもよい。

ワードラインドライバのブレークダウン電圧検出処理（Ｓ３）において、すべてのワードラインが選択されていないときはすべてのワードラインドライバトランジスタのゲートは０Ｖでドレインは書き込み電圧Ｖｗｗが印加されるのでロウデコーダ２２すべてのワードラインドライバトランジスタのブレークダウン電圧を測定できる（一番弱いトランジスタで決まる）。電源電圧Ｖｐｐは例えばＶｐｐ＝Ｖｂｄ（Ｒｏｗ）−１Ｖに設定される。ステップＳ３１でワードラインドライバの書き込み電圧Ｖｗｗの設定値にＶｂｄ（ＨＶｎ）−２Ｖを設定して、図３のトランジスタテスト回路により検出電流Ｉｂｄ＞基準電流Ｉｒｅｆか否かが判断される。ＹＥＳのときはステップＳ３４に進む一方、ＮＯのときはステップＳ３３に進み、書き込み電圧Ｖｗｗの設定値を所定のステップ値Ｖｓｔｅｐだけ増大させて設定して図３のトランジスタテスト回路による検出電流Ｉｂｄ＞基準電流Ｉｒｅｆの判断を繰り返す。ステップＳ３４では、現在設定されている書き込み電圧Ｖｗｗの設定値を当該ワードラインドライバのときのブレークダウン電圧Ｖｂｄ（ＷＬＤＶ）に設定して当該モニタ及びテスト処理を終了する。

以上の処理（Ｓ３）では、ワードラインドライバのブレークダウン電圧Ｖｂｄが測定される。ゲート電極Ｖｇ＝０Ｖ及びドレイン電圧Ｖｄ＝Ｖｗｗの条件のもとで、実施形態４、５などのように、基板電流が測定される。

以上のロウデコーダやワードラインドライバの回路のブレークダウン電圧検出処理（Ｓ２,Ｓ３）であるが、評価としては、実際にブレークダウンを起こすようなレベルの電流でのブレークダウン電圧を検出する事は問題ないが、製品の出荷検査テストとしてのウエハテストでは問題がある。実際に破壊してしまう恐れがある。したがって、判定基準となる電流ｉｂｄおよびそれに対応する基準電流Ｉｒｅｆには、評価用としての基準値と検査用としての基準値の少なくとも2種類の値が適用される。

実施形態７．
図１６は実施形態７に係るトランジスタテスト回路の構成例を示す回路図である。実施形態７のトランジスタテスト回路は、図３のトランジスタテスト回路に比較して以下の点が異なる。
（１）基準バイアス電流発生回路５６及びコンパレータ回路５５に代えて、電流出力回路７０を備えたこと。電流出力回路７は、制御電圧Ｖｓｅｎｓｅ１がゲートに印加されるＭＯＳトランジスタＰ２と、テストパッド６０とを備え、制御電圧Ｖｓｅｎｓｅ１によってミラーされ電流Ｉｂｄに対応する測定電流Ｉｍｐをテストパッド６０に流す。測定電流Ｉｍｐはテストモードにおいてセレクタ回路（図示せず）を介して外部テスト装置に出力されて測定される。
（２）カレントミラー回路５８のＭＯＳトランジスタＱ１３，Ｑ１４のサイズ比を１：Ｎ（Ｎ≧１）に設定したこと。上記値Ｎを、１を超える値に設定することでサイズ比が１：１のときに比較して大きな測定電流Ｉｍｐを得ることができる。

実施形態８．
図１７は実施形態８に係るトランジスタテスト回路の構成例を示す回路図である。実施形態８に係るトランジスタテスト回路は、図３のトランジスタテスト回路に比較して以下の点が異なる。
（１）電流検出回路５３に代えて電流検出回路５３Ａを備え、ＭＯＳトランジスタＱ１３に代えて負荷抵抗Ｒ１を設けた。
（２）カレントミラー電圧出力回路５４に代えてカレントミラー電圧出力回路５４Ａを備える。ここで、ＭＯＳトランジスタＱ１４に代えて可変抵抗Ｒ２及び負荷抵抗Ｒ３を設けた。ＭＯＳトランジスタＰ１のドレイン電圧ＶＰＳが抵抗Ｒ２，Ｒ３により分圧され、当該分圧された電圧は差動増幅器５７の非反転入力端子に帰還される。ここで、可変抵抗Ｒ２の抵抗値を変化させることで上記電圧ＶＰＳを電流Ｉｂｄを正確にミラーするために最適な値に設定することができる。またＲ１、Ｒ３の抵抗値の値を適切に設定することによって次式のごとくミラー電流Ｉｍｉｒｒｏｒを適宜変化させることができる。

Ｉｍｉｒｒｏｒ＝Ｉｂｄ×Ｒ１／Ｒ３

以上の実施形態では、負荷抵抗Ｒ１を用いているが、本発明はこれに限らず、公知の通り、ダイオード接続されたディプレッション型トランジスタ、もしくは電流Ｉｂｄが流れた時にドレイン電圧である検出電圧Ｖｓｅｎｓｅが０Ｖ付近となるような所定のゲート電圧が印加されたエンハンスメント型ＭＯＳトランジスタ又はディプレッション型ＭＯＳトランジスタを用いてもよい。これらの変形例については、図２０Ａ〜図２０Ｄを参照して後述する。

実施形態９．
図１８は実施形態９に係るトランジスタテスト回路の構成例を示す回路図である。実施形態９に係るトランジスタテスト回路は、図３のトランジスタテスト回路に比較して以下の点が異なる。
カレントミラー電圧出力回路５４に代えて、カレントミラー電圧出力回路５４Ｂを備えた。ここで、カレントミラー電圧出力回路５４Ｂは、差動増幅器５７を備えず、以下の４つのミラー電流発生回路を備えたことを特徴としている。
（１）それぞれダイオード接続されたＭＯＳトランジスタＮ１４，Ｎ１５と、Ｐ１３の直列回路を備え、上記基準電流Ｉｒｅｆのミラー電流であるＩｍｉｒｒｏｒ２対応したミラー電流Ｉｍｉｒｒｏｒ１を流す第１のミラー電流発生回路。
（２）ＭＯＳトランジスタＰ１５，Ｎ１６の直列回路を備え、上記基準電流Ｉｒｅｆ対応するミラー電流Ｉｍｉｒｒｏｒ２を流す第２のミラー電流発生回路。
（３）ＭＯＳトランジスタＮ１２，Ｐ１２，Ｎ１３の直列回路を備え、上記基準電流Ｉｒｅｆに対応するミラー電流Ｉｍｉｒｒｏｒ３を流す第３のミラー電流発生回路。
（４）ＭＯＳトランジスタＰ１１，Ｎ１１，Ｑ１４の直列回路を備え、上記検出電流Ｉｂｄに対応するミラー電流Ｉｍｉｒｒｏｒ４を流す第４のミラー電流発生回路。
なお、基準バイアス電流発生回路５６からは基準電圧Ｖ＿ｒｅｆがＭＯＳトランジスタＮ１３，Ｎ１６及びＮ２の各ゲートに印加される。

以上のように構成されたトランジスタテスト回路において、上記ＭＯＳトランジスタＰ１３のソース電圧はＶｓｅｎｓｅ＋Ｖｔｐ（ＶｔｐはＰチャンネルトランジスタの閾値）となり、上記ＭＯＳトランジスタＮ１５のドレイン電圧はそれにＶｔｎ（ＶｔｎはＮチャンネルトランジスタの閾値）を加えて、Ｖｓｅｎｓｅ＋Ｖｔｐ＋Ｖｔｎとなる。また、上記ＭＯＳトランジスタＮ１２のゲート電圧は上記ＭＯＳトランジスタＮ１４のゲート電圧と共通なので、Ｎ１２のソース電圧はＮ１４のソース電圧と同様にＶｓｅｎｓｅ＋Ｖｔｐ＋Ｖｔｎとなり、上記ＭＯＳトランジスタＰ１２のドレイン電圧はそれからＶｔｐを減じたＶｓｅｎｓｅ＋Ｖｔｎとなる。そして上記ＭＯＳトランジスタＮ１１のソース電圧はさらにＶｔｎを減じたＶｓｅｎｓｅとなるので、検出電流Ｉｂｄに対応してミラー電流Ｉｍｉｒｒｏｒ４が流れ、当該ミラー電流Ｉｍｉｒｒｏｒ４に対応してＭＯＳトランジスタＰ１１のドレインにおいてミラー電圧Ｖｓｅｎｓｅ２が発生する。すなわち、検出電流Ｉｂｄに対応するミラー電圧Ｖｓｅｎｓｅ２がＭＯＳトランジスタＰ２のゲートに印加される。従って、コンパレータ回路５５は実施形態１と同様に、検出電流Ｉｂｄを基準電流Ｉｒｅｆと比較して反転された比較結果信号Ｖｊｕｄｇｅを出力する。

実施形態１０．
図１９は実施形態１０に係るトランジスタテスト回路の構成例を示す回路図である。実施形態１０に係るトランジスタテスト回路は、図３のトランジスタテスト回路に比較して、以下の点が異なる。
（１）カレントミラー電圧出力回路５４に代えて、カレントミラー電圧出力回路５４Ｃを備えた。具体的には、ＰＭＯＳトランジスタＰ１のドレインは、ミラー電流Ｉｍｉｒｒｏｒを調整する可変抵抗Ｒ２を介してＭＯＳトランジスタＱ１４のドレイン及び差動増幅器５７の非反転入力端子に接続される。

以上のように構成された実施形態１０によれば、実施形態１に係るトランジスタテスト回路の作用効果に加えて、可変抵抗Ｒ２により検出電流Ｉｂｄに対応するミラー電流Ｉｍｉｒｒｏｒを調整することができる。

変形例．
図２０Ａは図３、図１６及び図１９のカレントミラー回路５８の構成例を示す回路図である。図２０Ｂは変形例１に係るカレントミラー回路５８Ａの構成例を示す回路図である。変形例１に係るカレントミラー回路５８Ａは、図２０Ａに比較して、ＭＯＳトランジスタＱ１３，Ｑ１４に代えてそれぞれ、負荷抵抗Ｒ１１，Ｒ１２を備えたことを特徴とし、負荷抵抗Ｒ１１，Ｒ１２の抵抗値を調整することで、検出電流Ｉｂｄとミラー電流Ｉｍｉｒｒｏｒとの関係を調整することができる。

図２０Ｃは変形例２に係るカレントミラー回路５８Ｂの構成例を示す回路図である。変形例２に係るカレントミラー回路５８Ｂは、図２０Ａのカレントミラー回路５８に比較して、ＭＯＳトランジスタＱ１３，Ｑ１４の各ゲートに対して、検出電流Ｉｂｄ及びミラー電流Ｉｍｉｒｒｏｒがそれぞれ所定電流値となるように、所定のゲート電圧Ｖｇ１を印加したことを特徴とする。

図２０Ｄは変形例３に係るカレントミラー回路５８Ｃの構成例を示す回路図である。変形例３に係るカレントミラー回路５８Ｃは、図２０Ｃのカレントミラー回路５８Ｂに比較して、ディプレッション型ＭＯＳトランジスタＱ１３，Ｑ１４に代えて、エンハンスメント型ＭＯＳトランジスタＱ１３Ｅ，Ｑ１４Ｅを備えたことを特徴とする。ここで、ＭＯＳトランジスタＱ１３Ｅ，Ｑ１４Ｅの各ゲートに対して、検出電流Ｉｂｄ及びミラー電流Ｉｍｉｒｒｏｒがそれぞれ所定電流値となるように、所定のゲート電圧Ｖｇ２を印加する。

以上の実施形態においては、フラッシュメモリなどの半導体不揮発性記憶装置のための内部電源電圧発生回路について説明しているが、本発明はこれに限らず、ＤＲＡＭ、ＳＤＲＡＭなどの半導体揮発性記憶装置などの種々の半導体記憶装置、及びプロセッサなどを備えた半導体集積回路などの半導体装置に適用することができる。また、フラッシュメモリはＮＡＮＤ型に限らず、ＮＯＲ型フラッシュメモリにも適用できる。さらに、実施形態６〜９は実施形態１〜５にも適用することができる。

以上詳述したように、本発明に係るトランジスタテスト回路等によれば、半導体装置に設けられたトランジスタをテストするトランジスタテスト回路において、半導体装置に含まれるトランジスタのブレークダウン電圧を高精度で測定して評価することができる。

１０…基準電圧発生回路、
１１…内部電源電圧発生回路、
１２…高電圧及び中間電圧発生及び制御回路、
２０…メモリセルアレイ、
２０ｂ…メモリセルアレイブロック、
２１…ページバッファ、
２２…ロウデコーダ、
２２Ｓ…ロウデコーダの基板タップ、
２３…ステータスレジスタ、
２４…レベルシフタ、
２４Ｓ…レベルシフタの基板タップ、
２５…ブロック選択信号発生回路、
２６Ｓ…ワードラインドライバの基板タップ、
３１…入出力バッファ、
３２…コマンドデコーダ、
３３…アドレスバッファ、
３５…コントロールロジック、
３６…パワーオンリセット回路、
４１…入出力端子、
４２…Ｒ／Ｂ信号端子、
４３…制御信号端子、
４４…外部電源電圧端子、
５０…テストコントローラ、
５１，５１ａ，５１ｂ，５１ｃ，５１Ａ…被測定トランジスタ回路、
５２…高電圧保護回路、
５３，５３Ａ…電流検出回路、
５４，５４Ａ，５４Ｂ，５４Ｃ…カレントミラー電圧出力回路、
５５…コンパレータ回路、
５６…基準バイアス電流発生回路、
５６ａ…基準電流源、
５７…差動増幅器、
５８，５８Ａ…カレントミラー回路、
５９…インバータ、
６０…テストパッド、
６１，６２…レベルシフタ、
７０…電流出力回路、
１００…Ｐ型半導体基板、
１０１…Ｎウェル、
１０２…Ｐウェル、
１０３…Ｐウェルタップ、
１０４…基板タップ、
Ｎ１〜Ｎ１６，Ｐ１〜Ｐ１５，Ｑ１〜Ｑ６３…ＭＯＳトランジスタ、
Ｒ１，Ｒ３，Ｒ１１，Ｒ１２…負荷抵抗、
Ｒ２…可変抵抗、
ＷＤ０〜ＷＤ３１…ワードラインドライバトランジスタ。

Claims (27)

1. 半導体チップに設けられ、ＭＯＳトランジスタのブレークダウン電圧を測定するトランジスタテスト回路であって、
   上記ＭＯＳトランジスタのドレイン、ソース及びゲートのうちの少なくとも１つに所定のテスト電圧を印加する電圧印加手段と、
   上記テスト電圧が印加されたときに、上記ＭＯＳトランジスタから負荷回路に流れる検出電流を検出する電流検出手段と、
   上記検出された検出電流に対応するミラー電流を発生して出力する電流発生手段とを備えたことを特徴とするトランジスタテスト回路。
2. 上記ミラー電流を所定の基準電流と比較して比較結果信号を出力する比較手段をさらに備えたことを特徴とする請求項１記載のトランジスタテスト回路。
3. 上記ミラー電流を外部回路に出力するテストパッドをさらに備えたことを特徴とする請求項１記載のトランジスタテスト回路。
4. 上記電流発生手段は、上記検出された検出電流を１：Ｎ（Ｎは１以上である）で対応するミラー電流を発生して出力することを特徴とする請求項１〜３のうちのいずれか１つに記載のトランジスタテスト回路。
5. 上記ＭＯＳトランジスタのソース、ドレイン、ゲート、ウェルタップ及び基板タップを含む複数のトランジスタ端子のうちの少なくとも１つを負荷回路に接続するスイッチ回路をさらに備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載のトランジスタテスト回路。
6. 上記スイッチ回路は、上記負荷回路に接続されていない複数のトランジスタ端子の少なくとも１つに所定の印加電圧を印加することを特徴とする請求項５記載のトランジスタテスト回路。
7. 上記印加電圧は、所定値又は接地電圧であることを特徴とする請求項６記載のトランジスタテスト回路。
8. 上記負荷回路は、負荷抵抗、ダイオード接続されたディプレッション型トランジスタ、所定のゲート電圧が印加されたエンハンスメント型トランジスタ、又はディプレッション型トランジスタであることを特徴とする請求項１〜７のうちのいずれか１つに記載のトランジスタテスト回路。
9. 上記ＭＯＳトランジスタと上記負荷回路との間に挿入された、該負荷回路に高電圧を通さないための高電圧保護回路をさらに備えたことを特徴とする請求項１〜８のうちのいずれか１つに記載のトランジスタテスト回路。
10. 上記高電圧保護回路は、高電圧の耐圧電圧を有するディプレッション型トランジスタと、所定のゲート電圧ＳＷが印加されたエンハンスメント型トランジスタとを備えたことを特徴とする請求項９記載のトランジスタテスト回路。
11. 所定のテスト信号に応答して所定の高電圧を上記テスト電圧として出力し又は出力しないように動作するレベルシフタをさらに備えたことを特徴とする請求項１〜１０のうちのいずれか１つに記載のトランジスタテスト回路。
12. 半導体チップの、所定のテスト対象回路の電流検出ノードと接地ノードとの間に設けられ、当該テスト対象回路のブレークダウン電圧を測定するトランジスタテスト回路であって、
    上記テスト対象回路に所定のテスト電圧を印加する電圧印加手段と、
    上記テスト電圧が印加されたときに、上記テスト対象回路から負荷回路に流れる検出電流を検出する電流検出手段と、
    上記検出された検出電流に対応するミラー電流を発生して出力する電流発生手段とを備えたことを特徴とするトランジスタテスト回路。
13. 上記ミラー電流を所定の基準電流と比較して比較結果信号を出力する比較手段をさらに備えたことを特徴とする請求項１２記載のトランジスタテスト回路。
14. 上記ミラー電流を外部回路に出力するテストパッドをさらに備えたことを特徴とする請求項１２記載のトランジスタテスト回路。
15. 上記電流検出ノードを上記負荷回路に接続するか否かを選択的に切り替えるスイッチ手段をさらに備えたことを特徴とする請求項１２〜１４のうちのいずれか１つに記載のトランジスタテスト回路。
16. 上記テスト対象回路は、ロウデコーダであることを特徴とする請求項１２〜１５のうちのいずれか１つに記載のトランジスタテスト回路。
17. 上記電流検出ノードは、上記ロウデコーダの接地側電源ラインと、上記ロウデコーダの基板タップ又はウェルタップのうち少なくとも１つに接続されたことを特徴とする請求項１６記載のトランジスタテスト回路。
18. 上記テスト対象回路は、ワードラインドライバであることを特徴とする請求項１２〜１５のうちのいずれか１つに記載のトランジスタテスト回路。
19. 上記電流検出ノードは、上記テスト対象回路のＭＯＳトランジスタのソース、基板タップ、及びウェルタップのうちの少なくとも１つに接続されたことを特徴とする請求項１８記載のトランジスタテスト回路。
20. 上記負荷回路は、負荷抵抗、ダイオード接続されたディプレッション型トランジスタ、所定のゲート電圧が印加されたエンハンスメント型トランジスタ、又はディプレッション型トランジスタであることを特徴とする請求項１２〜１９のうちのいずれか１つに記載のトランジスタテスト回路。
21. 上記電流検出ノードと上記負荷回路との間に挿入された、該負荷回路に高電圧を通さないための高電圧保護回路をさらに備えたことを特徴とする請求項１２〜２０のうちのいずれか１つに記載のトランジスタテスト回路。
22. 上記高電圧保護回路は、高電圧の耐圧電圧を有するディプレッション型トランジスタと、所定のゲート電圧ＳＷが印加されたエンハンスメント型トランジスタとを備えたことを特徴とする請求項２１記載のトランジスタテスト回路。
23. 請求項１〜２２のうちのいずれか１つに記載のトランジスタテスト回路を備えたことを特徴とする半導体記憶装置。
24. 請求項１〜２２のうちのいずれか１つに記載のトランジスタテスト回路を備えたことを特徴とする半導体装置。
25. 半導体チップに設けられ、ＭＯＳトランジスタのブレークダウン電圧を測定するトランジスタテスト回路によって実行されるトランジスタテスト方法であって、
    上記ＭＯＳトランジスタのドレイン及びゲートの少なくとも１つに所定のテスト電圧を印加するステップと、
    上記テスト電圧が印加されたときに、上記ＭＯＳトランジスタから負荷回路に流れる検出電流を検出するステップと、
    上記検出された検出電流に対応するミラー電流を発生して出力するステップとを含むことを特徴とするトランジスタテスト方法。
26. 上記ミラー電流を所定の基準電流と比較して比較結果信号を出力するステップをさらに含むことを特徴とする請求項２５記載のトランジスタテスト方法。
27. 上記ミラー電流をテストタップを介して外部回路に出力するステップをさらに含むことを特徴とする請求項２５記載のトランジスタテスト方法。

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