TW201628013A - 電晶體測試電路及方法、半導體記憶裝置以及半導體裝置 - Google Patents

電晶體測試電路及方法、半導體記憶裝置以及半導體裝置 Download PDF

Info

Publication number
TW201628013A
TW201628013A TW104125411A TW104125411A TW201628013A TW 201628013 A TW201628013 A TW 201628013A TW 104125411 A TW104125411 A TW 104125411A TW 104125411 A TW104125411 A TW 104125411A TW 201628013 A TW201628013 A TW 201628013A
Authority
TW
Taiwan
Prior art keywords
circuit
transistor
voltage
current
test
Prior art date
Application number
TW104125411A
Other languages
English (en)
Other versions
TWI592939B (zh
Inventor
小川曉
Original Assignee
力晶科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力晶科技股份有限公司 filed Critical 力晶科技股份有限公司
Publication of TW201628013A publication Critical patent/TW201628013A/zh
Application granted granted Critical
Publication of TWI592939B publication Critical patent/TWI592939B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G01R31/2623—Circuits therefor for testing field effect transistors, i.e. FET's for measuring break-down voltage therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Read Only Memory (AREA)

Abstract

本發明提供可對每個晶片高準確度地測定半導體裝置中所含的電晶體的擊穿電壓的電晶體測試電路等。電晶體測試電路，其設置於半導體晶片，測定MOS電晶體的擊穿電壓，該電晶體測試電路包括：電壓施加裝置，對所述MOS電晶體的汲極、源極及閘極中的至少其中之一施加預定的測試電壓；電流檢測電路，當施加所述測試電壓時，對從所述MOS電晶體流至負載電路的電流進行檢測；電流鏡電壓輸出電路，產生與檢測出的所述電流對應的鏡像電流並輸出；以及比較器電路，將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。

Description

電晶體測試電路及方法、半導體記憶裝置以及半導體裝置
本發明是有關於一種例如藉由評估金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)電晶體(transistor)等電晶體的擊穿(breakdown)電壓而測試(test)該電晶體的電晶體測試電路及方法、具備所述電晶體測試電路的半導體記憶裝置、以及具備所述電晶體測試電路的半導體裝置。
例如反及(NAND)型快閃記憶體(flash memory)或反或(NOR)型快閃記憶體等快閃記憶體需要用於程式化(program)(資料(data)寫入)或資料抹除的高電壓(High Voltage，HV)。例如在一例中，使用最大30V的高電壓，將例如最大25V的高電壓施加至記憶胞電晶體的閘極(gate)。
圖2是顯示習知例的NAND型快閃記憶體的列解碼器(row decoder)22的結構例的電路圖。在圖2中，列解碼器22 具備高電壓輸出電路，該高電壓輸出電路包含MOS電晶體Q1~Q6，對字元線(word line)驅動器(driver)電晶體WD0~WD31的各閘極輸出用於程式化或資料抹除的高電壓Vpp(例如30V)。另外，在圖2中，HVND表示一般空乏型(normally depletion)N通道(channel)MOS電晶體，HVNdl及HVNds表示偏置閘極(offset gate)型N通道MOS電晶體，Vww表示例如25V的寫入電壓，而且，WP為寫入控制電源電壓，SELB為選擇訊號，WLEN為字元線致能(enable)訊號，並且後續說明書與圖式中相同的符號代表相同的元件。
現有技術文獻
專利文獻
專利文獻1：日本特開平10-178073號公報
專利文獻2：日本特開2003-307549號公報
專利文獻3：美國專利申請案公開第2012/0074973號說明書
然而，所述高電壓的最大電壓相較於高電壓電晶體的擊穿電壓(V_BD)為低約2V至3V左右，並不具有充足的餘量(margin)。因而，有可能會因製程(process)變動造成程式化或抹除的開始電壓變高，或者擊穿電壓下降，從而導致良率下降，或者會因反覆進行程式化及抹除而反覆擊穿，導致電晶體特性發生劣化，從而引起程式化及抹除的場失效(field failure)。
一般而言，高電壓電晶體的性能是在形成於劃線(scribe line)上的特性檢查(check)用電晶體受到檢查，但並不會對所有的批次(lot)及所有的晶圓(wafer)進行檢查，已通過(pass)晶圓測試的半導體晶片所使用的高電壓的最大值有可能超過擊穿電壓。即，晶圓測試是用於去除具有缺陷而不滿足預定性能的半導體晶片的檢查點(checkpoint)，但存在下述問題，即，半導體晶片所使用的高電壓的最大值並非是基於各個半導體晶片內的電晶體的擊穿電壓而設定的。
另外，在專利文獻1及專利文獻3，僅僅將檢查區域(Test Element Group，測試元件群組)安裝於半導體晶片上，雖可檢查與各個半導體晶片對應的電晶體的性能，但必須連接於具備電流電壓測定電路的外部裝置，因而測定需要花費長時間。而且，無法測定該半導體晶片內的數千~數十萬電晶體的性能。
本發明的目的在於解決以上的問題，提供一種藉由對設置於半導體裝置的電晶體進行測試的電晶體測試電路，可高準確度地測定並評估半導體裝置所含的電晶體的擊穿電壓的電晶體測試電路及方法以及半導體記憶裝置，以及提供一種可高準確度地測定並評估半導體裝置所含的電晶體的擊穿電壓的半導體裝置。
本發明一實施型態的電晶體測試電路設置於半導體晶片，測定MOS電晶體的擊穿電壓，所述電晶體測試電路的特徵在 於包括：電壓施加裝置，對所述MOS電晶體的汲極(drain)、源極(source)及閘極(gate)中的至少其中之一施加預定的測試電壓；電流檢測電路，當施加所述測試電壓時，對從所述MOS電晶體流至負載電路的檢測電流進行檢測；以及電流鏡電壓輸出電路，產生與所述檢測電流對應的鏡像電流(mirror current)並輸出。
在所述電晶體測試電路中，更包括：比較電路，將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。
而且，在所述電晶體測試電路中，更包括：測試焊墊(test pad)，將所述鏡像電流輸出至外部電路。
進而，在所述電晶體測試電路中，所述電流鏡電壓輸出電路產生與所述檢測電流以N：1(N為1以上)對應的鏡像電流並輸出。
進而，在所述電晶體測試電路中，更包括：開關(switch)電路，將包含所述MOS電晶體的源極、汲極、閘極、井分接頭(well tap)及基板分接頭的多個電晶體端子中的至少其中之一連接至負載電路。
此處，所述開關電路對未連接於所述負載電路的多個電晶體端子中的至少其中之一施加預定的施加電壓。
而且，所述施加電壓為預定值或接地電壓。
在所述電晶體測試電路中，所述負載電路為負載電阻、 經二極體(diode)連接的空乏型MOS電晶體、被施加預定的閘極電壓的增強型MOS電晶體或者空乏型MOS電晶體。
而且，在所述電晶體測試電路中，更包括：高電壓保護電路，被插入至所述MOS電晶體與所述負載電路之間。
此處，在所述電晶體測試電路中，所述高電壓保護電路包括：具有高電壓的耐壓電壓的空乏型MOS電晶體；以及被施加預定的閘極電壓的增強型MOS電晶體。
進而，在所述電晶體測試電路中，更包括：位準偏移器(level shifter)，回應預定的測試訊號而進行動作，以將預定的高電壓作為所述測試電壓而輸出或不輸出。
本發明一實施型態的電晶體測試電路設置在半導體晶片的預定的測試對象電路的電流檢測節點(node)與接地節點之間，測定所述測試對象電路的擊穿電壓，所述電晶體測試電路的特徵在於包括：電壓施加裝置，對所述測試對象電路施加預定的測試電壓；電流檢測電路，當施加所述測試電壓時，對從所述測試對象電路流至負載電路的檢測電流進行檢測；以及電流鏡電壓輸出電路，產生與所述檢測電流對應的鏡像電流並輸出。
在所述電晶體測試電路中，更包括：比較電路，將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。
而且，在所述電晶體測試電路中，更包括：測試焊墊， 將所述鏡像電流輸出至外部電路。
進而，在所述電晶體測試電路中，更包括：開關電路，選擇性地切換是否將所述電流檢測節點連接至所述負載電路。
進而，在所述電晶體測試電路中，所述測試對象電路為列解碼器。
此處，所述電流檢測節點連接於所述列解碼器的接地側電源線、所述列解碼器的基板分接頭或井分接頭中的至少其中之一。
進而，在所述電晶體測試電路中，所述測試對象電路為字元線驅動器(word line driver)。
此處，所述電流檢測節點連接於所述測試對象電路的MOS電晶體的源極、基板分接頭及井分接頭中的至少其中之一。
在所述電晶體測試電路中，所述負載電路為負載電阻、經二極體連接的空乏型MOS電晶體、被施加預定的閘極電壓的增強型MOS電晶體或被施加預定的閘極電壓的空乏型MOS電晶體。
而且，在所述電晶體測試電路中，更包括：高電壓保護電路，被插入至所述電流檢測節點與所述負載電路之間。
此處，所述高電壓保護電路包括：具有高電壓的耐壓電壓的空乏型MOS電晶體；以及被施加預定的閘極電壓的增強型MOS電晶體。
本發明一實施型態的半導體記憶裝置的特徵在於包括所述電晶體測試電路。
本發明一實施型態的半導體裝置的特徵在於包括所述電晶體測試電路。
本發明一實施型態的電晶體測試方法是由電晶體測試電路所執行，所述電晶體測試電路設置於半導體晶片，測定MOS電晶體的擊穿電壓，所述電晶體測試方法的特徵在於包括如下步驟：對所述MOS電晶體的汲極及閘極中的至少其中之一施加預定的測試電壓；當施加所述測試電壓時，對從所述MOS電晶體流至負載電路的檢測電流進行檢測；以及產生與所述檢測電流對應的鏡像電流並輸出。
在所述電晶體測試方法中，更包括如下步驟：將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。
而且，在所述電晶體測試方法中，更包括如下步驟：將所述鏡像電流經由測試分接頭而輸出至外部電路。
因而，根據本發明的電晶體測試電路等，藉由對設置於半導體裝置的電晶體進行測試的電晶體測試電路，提供可高準確度地測定並評估半導體裝置所含的電晶體的擊穿電壓的電晶體測試電路及方法以及半導體記憶裝置，以及提供可高準確度地測定並評估半導體裝置所含的電晶體的擊穿電壓的半導體裝置。
10‧‧‧基準電壓產生電路
11‧‧‧內部電源電壓產生電路
12‧‧‧高電壓及中間電壓產生及控制電路
20‧‧‧記憶胞陣列
20b‧‧‧記憶胞陣列區塊
21‧‧‧頁面緩衝器
22‧‧‧列解碼器
22S‧‧‧列解碼器的基板分接頭
23‧‧‧狀態暫存器
24‧‧‧位準偏移器
24S‧‧‧位準偏移器的基板分接頭
25‧‧‧區塊選擇訊號產生電路
26S‧‧‧字元線驅動器的基板分接頭
31‧‧‧輸入/輸出緩衝器
32‧‧‧指令解碼器
33‧‧‧位址緩衝器
35‧‧‧控制邏輯
36‧‧‧電源接通重置電路
41‧‧‧輸入/輸出端子
42‧‧‧R/B訊號端子
43‧‧‧控制訊號端子
44‧‧‧外部電源電壓端子
50‧‧‧測試控制器
51、51a、51A、51b、51c、51d、51e‧‧‧被測定電晶體電路
52‧‧‧高電壓保護電路
53、53A‧‧‧電流檢測電路
54、54A、54B、54C‧‧‧電流鏡電壓輸出電路
55‧‧‧比較器電路
56‧‧‧基準偏壓電流產生電路
56a‧‧‧基準電流源
57‧‧‧差動放大器
58、58A、58B、58C‧‧‧電流鏡電路
59‧‧‧反相器
60‧‧‧測試焊墊
61、62‧‧‧位準偏移器
70‧‧‧電流輸出電路
100‧‧‧P型半導體基板
101‧‧‧N井
102‧‧‧P井
103‧‧‧P井分接頭
104‧‧‧基板分接頭
N1~N16、P1~P15、Q1~Q63、HVMOS‧‧‧MOS電晶體
R1、R3、R11、R12‧‧‧負載電阻
R2‧‧‧可變電阻
WD0~WD31‧‧‧字元線驅動器電晶體
Block Add‧‧‧區塊位址指定及附加訊號
EN‧‧‧致能訊號
ERS‧‧‧資料抹除訊號
HV‧‧‧高電壓
HVmax‧‧‧最大的高電壓、最大值
HVND‧‧‧一般空乏型N通道MOS電晶體
HVNdl、HVNds‧‧‧偏置閘極型N通道MOS電晶體
Ibd‧‧‧電流
Imirror、Imirror2、Imirror3、Imirror4‧‧‧鏡像電流
Imp‧‧‧測定電流
INV1‧‧‧反相器
Iref‧‧‧基準電流
Isub‧‧‧基板電流
PGM‧‧‧資料程式化訊號
Q10p‧‧‧PMOS電晶體
Q13E、Q14E‧‧‧增強型MOS電晶體
Read‧‧‧資料讀出訊號
S11~S14、S21~S24、S31~S34‧‧‧步驟
SELB‧‧‧選擇訊號
SELHV‧‧‧區塊選擇訊號
SW‧‧‧閘極電壓
SW1、SW2、SW1B、SW2B、SWBA、SWBB、SWGA、SWGB、SWP、SWQ、SWR、 SWSA、SWSB‧‧‧切換控制訊號
T_BD、T_BG‧‧‧測試訊號
V_BD‧‧‧擊穿電壓
V_ref、VREF‧‧‧基準電壓
VCC‧‧‧外部電源電壓
Vd‧‧‧輸出電壓(汲極電壓)
Vg‧‧‧輸出電壓(閘極電壓)
Vdd、Vp、Vpp、WP‧‧‧電源電壓
Vm‧‧‧電源電壓(電源電壓端子)
VDD‧‧‧內部電源電壓
VDDREF‧‧‧內部電源電壓用基準電壓
Vg1、Vg2‧‧‧閘極電壓
Vjudge‧‧‧比較結果訊號
VPS‧‧‧汲極電壓
Vstart、VPstart‧‧‧初始值
Vstep‧‧‧步驟值
Vbd(HVn)‧‧‧高電壓時的擊穿電壓
Vbd(Row)‧‧‧列解碼器時 的擊穿電壓
Vbd(WLDV)‧‧‧字元線驅動器時的擊穿電壓
Vsense‧‧‧檢測電壓
Vsense1‧‧‧控制電壓
Vsense2‧‧‧鏡像電壓
Vss‧‧‧源極側電源節點、源極側電源線、接地側電源節點、接地側電源線
VGCLMP、VSS‧‧‧電壓
Vtn‧‧‧N通道電晶體的臨界值
VWL‧‧‧字元線電壓
Vww‧‧‧寫入電壓
WL Add‧‧‧字元線位址指定及附加訊號
WLEN‧‧‧字元線致能訊號
WP‧‧‧寫入控制電源電壓
圖1是顯示本發明的實施型態1的非揮發性記憶裝置的結構的方塊圖。
圖2是顯示習知例的NAND型快閃記憶體的列解碼器22的結構例的電路圖。
圖3是顯示實施型態1的電晶體測試電路的結構的電路圖。
圖4是顯示圖3的電晶體測試電路的動作的圖表。
圖5A(a)至圖5A(e)是實施型態2的電晶體測試電路的被測定電晶體電路51的結構例，圖5A(a)是顯示實施例1的被測定電晶體電路51a的結構例的電路圖，圖5A(b)是顯示實施例2的被測定電晶體電路51b的結構例的電路圖，圖5A(c)是顯示實施例3的被測定電晶體電路51c的結構例的電路圖，圖5A(d)是顯示實施例4的被測定電晶體電路51d的結構例的電路圖，圖5A(e)是顯示實施例5的被測定電晶體電路51e的結構例的電路圖。
圖5B是顯示圖5A(c)的被測定電晶體電路51c的MOS電晶體的結構的縱剖面圖。
圖5C是顯示圖5A(c)的被測定電晶體電路51c的MOS電晶體的結構的平面圖。
圖5D是關於圖5C的A-A'線的縱剖面圖。
圖6是顯示實施型態2的電晶體測試電路的合體切換型被測 定電晶體電路51A的結構例的電路圖。
圖7A是顯示實施型態3的具備高電壓位準偏移器61的被測定電晶體電路51的結構例的電路圖。
圖7B是顯示實施型態3的變形例的具備高電壓位準偏移器61、62的被測定電晶體電路51的結構例的電路圖。
圖8是顯示圖7A及圖7B的高電壓位準偏移器61、62的結構例的電路圖。
圖9是顯示圖7A及圖7B的被測定電晶體電路51的動作的電壓表。
圖10是顯示實施型態4的電晶體測試電路的結構例的電路圖。
圖11是顯示圖10的電晶體測試電路的擊穿電壓的測定方法的圖表。
圖12是顯示實施型態5的NOR型快閃記憶體的字元線驅動器的結構例的方塊圖。
圖13是顯示圖12的字元線驅動器的動作的電源電壓表。
圖14是顯示圖12的字元線驅動器的電晶體測試電路的結構例的電路圖。
圖15是顯示實施型態6的晶圓測試中的監控(monitor)及測試處理的流程圖。
圖16是顯示實施型態7的電晶體測試電路的結構例的電路圖。
圖17是顯示實施型態8的電晶體測試電路的結構例的電路圖。
圖18是顯示實施型態9的電晶體測試電路的結構例的電路圖。
圖19是顯示實施型態10的電晶體測試電路的結構例的電路圖。
圖20A是顯示圖3、圖16及圖19的電流鏡(current mirror)電路58的結構例的電路圖。
圖20B是顯示變形例1的電流鏡電路58A的結構例的電路圖。
圖20C是顯示變形例2的電流鏡電路58B的結構例的電路圖。
圖20D是顯示變形例3的電流鏡電路58C的結構例的電路圖。
以下，參照圖式來說明本發明的實施型態。另外，在以下各實施型態，對於同樣的構成要素標註相同的標號。
實施型態1.
圖1是顯示本發明的實施型態1的非揮發性記憶裝置的結構的方塊圖。實施型態1的非揮發性記憶裝置例如為NAND型快閃記憶體，其特徵在於，將電晶體測試電路作為列解碼器22的周邊電路，如圖3所示，將對高電壓電晶體Q10的擊穿電壓進行測定的電晶體測試電路安裝於記憶體晶片上。
在圖1中，非揮發性記憶裝置包括： (1)做為快閃記憶體陣列的記憶胞陣列(memory cell array)20，例如用以儲存資料；(2)頁面緩衝器(page buffer)21，在以頁面為單位對記憶胞陣列20寫入來自輸入/輸出緩衝器31的資料，或者以頁面為單位讀出來自記憶胞陣列的資料並輸出至輸入/輸出緩衝器31時使用；(3)列解碼器22，用於回應指定位址(address)來指定記憶胞陣列20的區塊(block)及字元線；(4)狀態暫存器(status register)23，基於來自控制邏輯(logic)35的訊號來暫時地儲存該非揮發性記憶裝置的狀態並輸出至輸入/輸出緩衝器31，產生可用/忙碌(ready/busy)訊號(R/B訊號)並輸出至R/B訊號端子42；(5)輸入/輸出緩衝器31，暫時儲存經由輸入/輸出端子41而輸入/輸出的資料；(6)指令解碼器(command decoder)32，對來自輸入/輸出緩衝器31的指令進行解碼，以將所解碼的指令資料輸出至控制邏輯35；(7)位址緩衝器33，暫時儲存來自輸入/輸出緩衝器31的指定位址；(8)電源接通(power on)重置電路36，在基於外部電源電壓VCC而電源接通時，輸出用於重置該半導體晶片(chip)的動作的重置訊號； (9)基準電壓產生電路10，基於經由外部電源電壓端子44而施加的外部電源電壓VCC，產生預定的內部電源電壓用基準電壓VDDREF與預定的基準電壓VREF；(10)內部電源電壓產生電路11，基於所述基準電壓VDDREF產生內部電源電壓VDD，並供給至各電路；(11)高電壓與中間電壓產生及控制電路12，基於所述基準電壓VREF產生並輸出進行資料的寫入(程式化)及抹除所需的高電壓(HV)及中間電壓(Medium Voltage，MV)；以及(12)控制邏輯35，基於來自指令解碼器32的指令資料、經由控制訊號端子43而輸入的控制訊號、及/或來自電源接通重置電路36的重置訊號，對該非揮發性記憶裝置內的各電路(包括基準電壓產生電路10、內部電源電壓產生電路11、高電壓與中間電壓產生及控制電路12、頁面緩衝器21、狀態暫存器23)進行預定的控制。
圖3是顯示實施型態1的電晶體測試電路的結構的電路圖。在圖3中，電晶體測試電路是具備被測定電晶體電路51、高電壓保護電路52、電流檢測電路53、電流鏡電壓輸出電路54、比較器電路55及基準偏壓電流產生電路56而構成的。
被測定電晶體電路51被安裝於該非揮發性記憶裝置的半導體晶片上，且具備作為被測定對象的複製模型(replica)的MOS電晶體Q10，該MOS電晶體Q10是以與高電壓動作的MOS電晶體(HVMOS)相同的製程所製作且安裝於該半導體晶片。此 處設定為：來自圖1的高電壓與中間電壓產生及控制電路12的預定的測試用高電壓HV被施加至該MOS電晶體Q10的汲極，對閘極例如施加接地電壓的電壓VSS，該MOS電晶體Q10在晶圓測試中受到測試，基於測試結果，如後文所詳述決定最佳的高電壓的最大值。高電壓保護電路52是由2個MOS電晶體Q11、Q12串聯連接而構成的，是為了保護該電晶體測試電路不受高電壓破壞而設置。此處，MOS電晶體Q11例如為具有高耐壓電壓的空乏型電晶體(被施加電壓VGCLMP)，MOS電晶體Q12為被施加預定的閘極電壓SW的增強型電晶體。
電流檢測電路53具備經二極體連接的負載電路即MOS電晶體Q13，對從被測定電晶體電路51經由高電壓保護電路52而流動的電流Ibd進行檢測。電流鏡電壓輸出電路54例如具備由運算放大器(operational amplifier)構成的差動放大器57以及MOS電晶體P1、Q14而構成，差動放大器57構成電壓隨耦器(voltage follower)電路，對由流至電流檢測電路53的電流Ibd所產生的電壓Vsense進行檢測，並產生施加至所述MOS電晶體P1的閘極以使所述MOS電晶體P1的汲極電壓與電壓Vsense相等的控制電壓Vsense1，而使與電流Ibd對應的鏡像電流Imirror流動，並將控制電壓Vsense1從差動放大器57的輸出端子輸出至比較器電路55的MOS電晶體P2的閘極。此處，空乏型MOS電晶體Q13、Q14構成電流鏡電路58，若MOS電晶體Q13、Q14的尺寸比為1：1，則有Imirror=Ibd的鏡像電流Imirror流動，若MOS電晶體Q13、 Q14的尺寸比為1：N，則有Imirror=N×Ibd的鏡像電流Imirror流動。藉此，例如可將數十nA的Ibd設為數百nA~數μA的Imirror。
基準偏壓電流產生電路56具備使基準電流Iref流動的基準電流源56a以及經二極體連接的MOS電晶體N1，且產生基準電流Iref，藉此產生與該基準電流Iref對應的基準電壓V_ref。比較器電路55是具備MOS電晶體P2、N2以及反相器59而構成，將與根據控制電壓Vsense1而被所述MOS電晶體P2鏡映的電流Ibd對應的電流，同與根據基準電壓V_ref而被所述MOS電晶體N2鏡映的基準電流Iref對應的電流進行比較，並藉由反相器59來使作為比較結果的二元數位訊號(binary digital signal)反相並作為比較結果訊號Vjudge而輸出。另外，基準電流Iref是以與擊穿電壓V_BD對應的方式而設定的。
圖4是顯示圖3的電晶體測試電路的動作的圖表。如圖4所示，檢測電壓Vsense及鏡像電流Imirror是與流經被測定電晶體電路51的MOS電晶體Q10的電流Ibd成比例地變大，若電流Ibd的值超過基準電流Iref，則比較器電路55將比較結果訊號Vjudge由預定的高位準切換為預定的低位準並輸出。當然，比較器的用於輸出準位切換的電流Ibd的值亦可設定為，根據電路內的各電流鏡的鏡映比而成為基準電流Iref的N倍或1/N倍(N≧1)。
如上所述，將預定的高電壓HV施加至被測定電晶體電路51的MOS電晶體Q10的汲極，使用電流檢測電路53及電流鏡電壓輸出電路54來測定其源極電流Ibd，並使用比較器電路55來 將根據控制電壓Vsense1而鏡映的且與電流Ibd對應的電流，同根據基準電壓V_ref而鏡映的且與基準電流Iref對應的電流進行比較，藉此，將檢測出的源極電流Ibd與基準電流Iref進行比較，從而可獲得用於測定並評估擊穿電壓V_BD的比較結果訊號Vjudge。
另外，為了將檢測電壓Vsense保持為約0V附近，使用空乏型MOS電晶體Q13、Q14來構成電流鏡電路58。
實施型態2.
圖5A(a)至圖5A(e)是實施型態2的電晶體測試電路的被測定電晶體電路51的結構例，圖5A(a)是顯示實施例1的被測定電晶體電路51a的結構例的電路圖，圖5A(b)是顯示實施例2的被測定電晶體電路51b的結構例的電路圖，圖5A(c)是顯示實施例3的被測定電晶體電路51c的結構例的電路圖。而且，圖5A(d)是顯示實施例4的被測定電晶體電路51d的結構例的電路圖，圖5A(e)是顯示實施例5的被測定電晶體電路51e的結構例的電路圖。進而，圖5B是顯示圖5A(c)的被測定電晶體電路51c的MOS電晶體的結構的縱剖面圖。圖5C是顯示圖5A(c)的被測定電晶體電路51c的MOS電晶體的結構的平面圖，圖5D是關於圖5C的A-A'線的縱剖面圖。
在實施型態2，以下顯示各別地測定被測定電晶體電路51的MOS電晶體Q10的各種擊穿電壓V_BD的電路。
(測定A)具有與實施型態1同樣的被測定電晶體電路51的 結構的圖5A(a)中，在閘極電壓Vg=0V時，利用實施型態1的電晶體測試電路來測定電流Ibd，即，穿透(punch through)電流或因基板電流效果產生的汲極/源極電流。
(測定B)在圖5A(b)中，利用實施型態1的電晶體測試電路來測定汲極-閘極電流。
(測定C)顯示具有圖5B、圖5C及圖5D的結構的MOS電晶體的圖5A(c)中，利用實施型態1的電晶體測試電路來測定接合漏電流(閘極偏壓感應汲極漏電流(Gate-induced-drain Leakage，GIDL)：是指在從源極向閘極施加逆向的偏壓電壓時，即便不施加閘極電壓Vg亦會有汲極電流流動的現象)以及因能帶間穿隧(band-to-band tunneling)、衝擊電離(impact ionization)等而流動的汲極-基板電流。此處，作為基板端子，有以下兩種情況。
(測定C-1)將圖5B的三井(triple well)結構中的P井分接頭103設為基板端子。在圖5B中，在P型矽基板100中，藉由注入例如磷等N型雜質而形成N井101。而且，藉由在N井101的上側注入例如硼等P型雜質而形成P井102，進而形成該P井分接頭103。即，在圖5B中，被測定對象MOS電晶體具備包含多個電晶體端子，即，源極、汲極、閘極、井分接頭(P井分接頭103等)及基板分接頭104。
(測定C-2)例如亦可將圖5D的MOS電晶體的P型矽基板100的基板分接頭104設為基板端子。在圖5D中，基板分接頭以 包圍成為測定對象的電晶體的方式而配置，對於因產生在成為測定對象的電晶體的擊穿而流入基板的電流，可經由該基板分接頭而利用電流檢測電路來檢測其大部分。
(測定D)在圖5A(d)中，利用實施型態1的電晶體測試電路來測定PMOS電晶體Q10p的汲極電流，該PMOS電晶體Q10p的閘極、源極及基板被施加高電壓HV。
(測定E)在圖5A(e)中，利用實施型態1的電晶體測試電路來測定PMOS電晶體Q10p的閘極的電流，該PMOS電晶體Q10p具有被施加高電壓HV的源極及基板。
圖6是顯示實施型態2的電晶體測試電路的合體切換型被測定電晶體電路51A的結構例的電路圖。
在圖6的被測定電晶體電路51A，
(1)被測定MOS電晶體Q10的閘極經由根據切換控制訊號SWGA受到控制的開關用MOS電晶體Q21而連接於高電壓保護電路52，並且經由根據切換控制訊號SWGB受到控制的開關用MOS電晶體Q22而接地。
(2)被測定MOS電晶體Q10的源極經由根據切換控制訊號SWSA受到控制的開關用MOS電晶體Q23而連接於高電壓保護電路52，並且經由根據切換控制訊號SWSB受到控制的開關用MOS電晶體Q24而接地。
(3)被測定MOS電晶體Q10的基板分接頭經由根據切換控制訊號SWBA受到控制的開關用MOS電晶體Q25而連接於高電 壓保護電路52，並且經由根據切換控制訊號SWBB受到控制的開關用MOS電晶體Q26而接地。
此處，切換控制訊號SWGA、SWGB、SWSA、SWSB、SWBA、SWBB例如是從安裝於半導體晶片的測試控制器50或外部測試裝置輸入。在所述測定A時，將MOS電晶體Q22、Q23、Q26設為導通，將其他的MOS電晶體Q21、Q24、Q25設為斷開，從而可對被測定MOS電晶體Q10的源極-汲極電流進行測定。而且，在所述測定B時，將MOS電晶體Q21、Q26設為導通，將其他的MOS電晶體Q22、Q23、Q24、Q25設為斷開，從而可對被測定MOS電晶體Q10的汲極-閘極電流進行測定。進而，在所述測定C時，將MOS電晶體Q22、Q24、Q25設為導通，將其他的MOS電晶體Q21、Q23、Q26設為斷開，從而可對被測定MOS電晶體Q10的汲極-基板電流進行測定。另外，電流值的測定及擊穿電壓V_BD的測定與實施型態1相同。
如上所述，根據實施型態2，對於被測定MOS電晶體Q10，可測定基於三種電流的擊穿電壓V_BD。
實施型態3.
圖7A是顯示實施型態3的具備高電壓位準偏移器61的被測定電晶體電路51的結構例的電路圖。
在針對被測定電晶體電路51的被測定MOS電晶體Q10而進行的擊穿電壓V_BD的測定中，被測定MOS電晶體Q10有可能受到破壞。若受到破壞，則在測試模式以外的用戶模式(user mode)中，亦須避免因施加汲極電壓、閘極電壓而可能發生的預期外的電流流動。在本實施型態，經由根據測試訊號T_BD受到控制的高電壓位準偏移器61來施加高電壓電壓HV，藉此來避免上述預期外的現象。在圖7A中，高電壓位準偏移器61回應測試訊號T_BD而導通或斷開，從而以對MOS電晶體Q10的汲極施加或不施加預定的高電壓HV的方式進行控制。
圖7B是顯示實施型態3的變形例的具備高電壓位準偏移器61的被測定電晶體電路51的結構例的電路圖。在圖7B的結構例，與圖7A的結構例相比，其特徵在於更具備高電壓位準偏移器62。在圖7B中，高電壓位準偏移器61回應測試訊號T_BD而導通或斷開，從而以對MOS電晶體Q10的汲極施加或不施加預定的高電壓HV的方式進行控制。而且，高電壓位準偏移器62回應測試訊號T_BG而導通或斷開，從而以對MOS電晶體Q10的閘極施加或不施加預定的高電壓HV的方式進行控制。藉此，對閘極施加高電壓來測定源極電流或基板電流，藉此，可探測因閘極絕緣膜的缺陷等造成的擊穿電壓。
圖8是顯示圖7A及圖7B的高電壓位準偏移器61、62的結構例的電路圖。在圖8中，高電壓位準偏移器61、62是具備構成位準偏移器的MOS電晶體Q31、Q32、構成高電壓保護電路的MOS電晶體Q33、Q34以及構成致能開關用反相器的MOS電晶體Q35、Q36而構成。此處，WP為預定的電源電壓，EN為致能訊號。
圖9是顯示圖7A及圖7B的被測定電晶體電路51的動作的電壓表。在圖9中，在圖7A及圖7B的測試訊號T_BD、T_BG為電源電壓Vdd時，輸出電壓Vd、Vg為接地電壓(0V)，另一方面，在測試訊號T_BD、T_BG為接地電壓(0V)時，輸出電壓Vd、Vg為預定的高電壓HV。
如上所述，根據實施型態3，高電壓位準偏移器61、62回應測試訊號T_BD、T_BG而導通或斷開，從而以對MOS電晶體Q10的汲極、閘極施加或不施加預定的高電壓HV的方式進行控制。藉此，在針對被測定電晶體電路51的被測定MOS電晶體Q10而進行的擊穿電壓V_BD的測定以外的情況下，可避免有預期外的電流流至被測定MOS電晶體Q10。
實施型態4.
圖10是顯示實施型態4的電晶體測試電路的結構例的電路圖。此處，測試對象電路為列解碼器22及字元線驅動器的電晶體WD0~WD31。
在圖10中，藉由實施型態1的電晶體測試電路來測定流至列解碼器22的源極側電源節點(node)Vss或源極側電源線Vss(電流檢測節點)的電流Ibd。在晶圓測試中，所述電流Ibd可在選擇列解碼器22的所有區塊的模式或者在不選擇所有區塊的模式下進行測定。源極側電源節點Vss或源極側電源線Vss經由根據切換控制訊號SW1受到控制的MOS電晶體Q41，並經由實施型態1的高電壓保護電路52及電流檢測電路53而連接於接地 節點，並且經由根據切換控制訊號SW1B受到控制的MOS電晶體Q42而接地。例如亦可將列解碼器22的基板分接頭22S連接於例如接地節點Vss來測定電流Ibd。另外，在圖10中，將多個區塊的源極側電源節點Vss或源極側電源線Vss與基板分接頭22S予以連接，將連接端作為電流檢測節點來檢測電流。而且，源極側電源節點Vss或源極側電源線Vss亦可為接地側電源節點Vss或接地側電源線Vss。另外，切換控制訊號SW1、SW1B是與實施型態3同樣地從測試控制器50或外部測試裝置輸入，切換控制訊號SW1B是切換控制訊號SW1的反相訊號。另外，在圖10中，未經由實施型態1的高電壓保護電路52而連接於電流檢測電路53，這樣做是因為，從電路以及測定範圍的觀點，高電壓到達至該源極側電源節點Vss或源極側電源線Vss的可能性小。當然，電流檢測電路53亦可經由高電壓保護電路52來連接。
而且，列解碼器22的多個區塊是根據來自區塊選擇訊號產生電路25的區塊選擇訊號SELB(低主動(low active))而選擇的，從列解碼器22產生的區塊選擇訊號SELHV(高電壓HV)連接於所選擇的記憶胞區塊20b的字元線驅動器電晶體WD0~WD31的各閘極。此處，為了對流至形成有字元線驅動器電晶體WD0~WD31的矽基板的基板分接頭26S的基板電流Isub進行測定，該基板分接頭26S經由根據切換控制訊號SW2受到控制的MOS電晶體Q43而連接於實施型態1的電流檢測電路53，並且經由根據切換控制訊號SW2的反相訊號即切換控制訊號SW2B受到 控制的MOS電晶體Q44而接地。另外，切換控制訊號SW2、SW2B是與實施型態3同樣地從測試控制器50或外部測試裝置輸入。
另外，在圖10中，對字元線驅動器WD0~WD31的基板分接頭26S的電流進行了測定，但根據字元線驅動器電路的結構，亦可測定P井分接頭或MOS電晶體的源極的電流。另外，若字元線驅動器電晶體WD0~WD31的電晶體為圖5B的結構，則為對P井分接頭的電流的測定，並且由於高電壓可能降下來，因此較佳為經由高電壓保護電路52而連接於電流檢測電路53。
圖11是顯示圖10的電晶體測試電路的擊穿電壓的測定方法的圖表。在圖11中，隨著對被測定MOS電晶體Q10施加的汲極電壓Vd或閘極電壓Vg接近擊穿電壓V_BD，例如流至圖10的基板分接頭26S的基板電流Isub呈指數函數地增大。因而，藉由測定基板電流lsub，可對被測定MOS電晶體即字元線驅動器電晶體WD0~WD31的擊穿電壓進行測定，基此，可決定最大的高電壓Hvmax(是指較擊穿電壓V_BD下降了預定餘量的可允許最大電壓值)。
在以上述方式構成的電晶體測試電路，藉由將MOS電晶體Q41設為導通，以對流至列解碼器22的源極側電源節點Vss或源極側電源線Vss的電流Ibd進行檢測，從而可測定列解碼器22的被測定電晶體電路的擊穿電壓V_BD。而且，藉由在字元線驅動器電晶體WD0~WD31的例如P井分接頭測定基板電流Isub，從而可決定被測定MOS電晶體即字元線驅動器電晶體WD0 ~WD31的最大的高電壓Hvmax(較擊穿電壓V_BD下降了預定餘量的可允許最大電壓值)。
實施型態5.
圖12是顯示實施型態5的NOR型快閃記憶體的字線驅動器的結構例的方塊圖。此處，字線驅動器為測試對象電路。
在NOR型快閃記憶體，為了程式化(資料寫入)及資料抹除而使用正電壓及負電壓，為了實現更高的讀出性能而減少該電壓值，並且削薄閘極氧化膜。在圖12中，NOR型快閃記憶體的字元線驅動器是具備列解碼器22以及被供給電源電壓Vp、Vm的位準偏移器24而構成的。另外，輸入至列解碼器22的訊號如下所述。
(1)Block Add：區塊位址指定及附加訊號。
(2)WL Add：字元線位址指定及附加訊號。
(3)Read：資料讀出訊號。
(4)PGM：資料程式化訊號。
(5)ERS：資料抹除訊號。
圖13是顯示圖12的字元線驅動器的動作的電源電壓表。如圖13所示，根據資料讀出(Read)、資料程式化(PGM)、資料抹除(ERS)，如圖13般設定電源電壓Vp、Vm。
圖14是顯示圖12的字元線驅動器的電晶體測試電路的結構例的電路圖。在圖14中，位準偏移器24包含MOS電晶體Q51~Q54。來自列解碼器22的字元線選擇訊號由反相器INV1予 以反相，該反相訊號被輸入至位準偏移器24，以控制該位準偏移器24的動作。此處，MOS電晶體Q53為高電壓阻斷電晶體，MOS電晶體Q54是為了使用高電壓Vp來上拉針對MOS電晶體Q51的閘極電壓而設置的。電源電壓端子Vm經由根據切換控制訊號SWP受到控制的開關用MOS電晶體Q61而連接於-10V，並經由根據切換控制訊號SWQ受到控制的開關用MOS電晶體Q62而接地，且經由根據切換控制訊號SWR受到控制的開關用MOS電晶體Q63，並經由高電壓保護電路52而連接於實施型態1的電晶體測試電路。
在程式化模式下，當在位準偏移器24不選擇所有字元線時，將MOS電晶體Q51設為斷開且將MOS電晶體Q52設為導通，從而字元線電壓VWL為0V，對PMOS電晶體Q51的源極-汲極間施加10V的電壓。另一方面，當選擇所有字元線時，將MOS電晶體Q51設為導通且將MOS電晶體Q52設為斷開，從而字元線電壓VWL為10V，對NMOS電晶體Q52的源極-汲極間施加10V的電壓。即，字元線驅動器的漏電流流至電源電壓Vm的線路。因而，藉由將實施型態1的電流檢測電路53連接於電源電壓Vm線路，從而與NAND型快閃記憶體同樣地，可對程式化模式下的字元線驅動器的PMOS電晶體或NMOS電晶體的擊穿電壓進行測定，從而可基於此而決定高電壓的最大值HVmax。
在以上述方式構成的電晶體測試電路，在資料抹除時，藉由設定電源電壓Vp=0V且僅使三個MOS電晶體Q61~Q63中 的MOS電晶體Q61導通，從而可將字元線驅動器設定為資料抹除模式。而且，在資料讀出或資料程式化時，分別設Vp=3V或10V且僅使三個MOS電晶體Q61~Q63中的MOS電晶體Q62導通，藉此可將字元線驅動器設定為各個模式。進而，在電晶體測試時，藉由僅使三個MOS電晶體Q61~Q63中的MOS電晶體Q63導通，從而連接於實施型態1的電晶體測試電路，藉此可進行預定的電流檢測以進行擊穿電壓V_BD等的測定。
在圖14中，對來自位準偏移器24的源極側線路的電源電壓Vm的端子的電流進行了測定，但本發明並不限於此，亦可將位準偏移器24的基板分接頭24S連接於MOS電晶體Q63的汲極來進行電晶體測試。
實施型態6.
圖15是顯示實施型態6的晶圓測試中的監控及測試處理的流程圖。在圖15中，監控及測試處理是具備：(1)高電壓電晶體的擊穿電壓檢測處理(S1)、(2)列解碼器的擊穿電壓檢測處理(S2)、及(3)字元線驅動器的擊穿電壓檢測處理(S3)而構成。另外，各處理S1~S3亦可各別地執行。
在圖15的流程中，對晶圓測試中的擊穿電壓V_BD進行測定。並且，根據所測定出的擊穿電壓V_BD，來決定實際使用的寫入電壓Vww及電源電壓Vpp。
在高電壓電晶體的擊穿電壓檢測處理(S1)中，在步驟 S11中對被測定電晶體Q10的汲極電壓Vd的設定值設定初始值Vstart，由圖3的電晶體測試電路判定是否為檢測電流Ibd>基準電流Iref。為“是(YES)”時，前進至步驟S14，另一方面，為“否(NO)”時前進至步驟S13，使汲極電壓Vd的設定值增大預定的步驟值Vstep而進行設定，並反覆進行圖3的電晶體測試電路對檢測電流Ibd>基準電流Iref的判斷。在步驟S14中，將當前設定的汲極電壓Vd的設定值設定為該高電壓電晶體HVn時的擊穿電壓Vbd(HVn)並前進至下個處理(S2)。
在以上的處理(S1)中，例如對MOS電晶體Q10等高電壓電晶體(HVn)的擊穿電壓Vbd進行測定。另外，在晶圓測試中，在與閘極電壓Vg=0V的組合條件下測定源極電流及基板電流。
在列解碼器的擊穿電壓檢測處理(S2)中，例如當不選擇所有區塊時，電晶體Q1的閘極電壓為0V，對汲極施加高電壓Vpp，因此可對列解碼器22的所有電晶體Q1的擊穿電壓進行測定(由最弱的電晶體所決定)。寫入電壓Vww例如被設定為Vww=Vbd(HVn)-3V。步驟S21中，對被測定電晶體Q1的電源電壓Vpp的設定值設定初始值VPstart，由圖3的電晶體測試電路來判斷是否為檢測電流Ibd>基準電流Iref。為“是”時前進至步驟S24，另一方面，為“否”時前進至步驟S23，使電源電壓Vpp的設定值增大預定的步驟值Vstep而進行設定，並反覆進行圖3的電晶體測試電路對檢測電流Ibd>基準電流Iref的判斷。步驟 S24中，將當前設定的電源電壓Vpp的設定值設定為該列解碼器時的擊穿電壓Vbd(Row)並前進至下個處理(S3)。
以上的處理(S2)中，對列解碼器的擊穿電壓Vbd進行測定。該測定對象例如為列解碼器的高電壓空乏型NMOS電晶體。在不選擇區塊的條件下，測定接地電流。該電流如實施型態4、實施型態5所述，亦可與源極電流及基板電流進行組合。
在字元線驅動器的擊穿電壓檢測處理(S3)中，當不選擇所有字元線時，所有字元線驅動器電晶體的閘極為0V，汲極被施加寫入電壓Vww，因此可對列解碼器22的所有字元線驅動器電晶體的擊穿電壓進行測定(由最弱的電晶體所決定)。電源電壓Vpp例如被設定為Vpp=Vbd(Row)-1V。步驟S31中，對字元線驅動器的寫入電壓Vww的設定值設定Vbd(HVn)-2V，並由圖3的電晶體測試電路來判定是否為檢測電流Ibd>基準電流Iref。為“是”時前進至步驟S34，另一方面，為“否”時前進至步驟S33，使寫入電壓Vww的設定值增大預定的步驟值Vstep而進行設定，並反覆進行圖3的電晶體測試電路對檢測電流Ibd>基準電流Iref的判斷。步驟S34中，將當前設定的寫入電壓Vww的設定值設定為該字元線驅動器時的擊穿電壓Vbd(WLDV)，從而結束該監控及測試處理。
以上的處理(S3)中，對字元線驅動器的擊穿電壓Vbd進行測定。基於閘極電壓Vg=0V及汲極電壓Vd=Vww的條件，如實施型態4、實施型態5等般測定基板電流。
雖為以上的列解碼器及字元線驅動器的電路的擊穿電壓檢測處理(S2、S3)，但作為評估，實際上對如引起擊穿的位準的電流下的擊穿電壓進行檢測並無問題，但問題是在作為製品的出貨檢查測試的晶圓測試中。實際上有可能會造成破壞。因此，對於成為判定基準的電流Ibd及與此對應的基準電流Iref，適用作為評估用的基準值與作為檢查用的基準值的至少兩種值。
實施型態7.
圖16是顯示實施型態7的電晶體測試電路的結構例的電路圖。實施型態7的電晶體測試電路與圖3的電晶體測試電路相比，以下方面不同。
(1)利用具備電流輸出電路70以取代基準偏壓電流產生電路56及比較器電路55。電流輸出電路70具備閘極被施加控制電壓Vsense1的MOS電晶體P2以及測試焊墊60，使與根據控制電壓Vsense1而鏡映的電流Ibd對應的測定電流Imp流至測試焊墊60。測定電流Imp是在測試模式下，經由選擇器(selector)電路(未圖示)而輸出至外部測試裝置進行測定。
(2)將電流鏡電路58的MOS電晶體Q13、Q14的尺寸比設定為1：N(N≧1)。藉由將所述值N設定為超過1的值，可獲得比尺寸比為1：1時大的測定電流Imp。
實施型態8.
圖17是顯示實施型態8的電晶體測試電路的結構例的電路圖。實施型態8的電晶體測試電路與圖3的電晶體測試電路相比， 以下方面不同。
(1)利用具備電流檢測電路53A以取代電流檢測電路53，並且設置負載電阻R1以取代MOS電晶體Q13。
(2)利用具備電流鏡電壓輸出電路54A以取代電流鏡電壓輸出電路54。此處，設置可變電阻R2及負載電阻R3以取代MOS電晶體Q14。MOS電晶體P1的汲極電壓VPS經電阻R2、R3分壓，該經分壓的電壓被回饋至差動放大器57的非反相輸入端子。此處，藉由改變可變電阻R2的電阻值，可將所述電壓VPS設定為對於準確地鏡映電流Ibd而言最佳的值。而且，藉由適當地設定R1、R3的電阻值的值，從而可如下式般適當改變鏡像電流Imirror。
Imirror=Ibd×R1/R3
在以上的實施型態，使用了負載電阻R1，但本發明並不限於此，亦可使用如公知技術經二極體連接的空乏型電晶體、或者被施加預定的閘極電壓的增強型MOS電晶體或空乏型MOS電晶體，所述預定的閘極電壓使得在有電流Ibd流動時汲極電壓即檢測電壓Vsense為約0V附近。針對該些變形例，參照圖20A~圖20D而後述。
實施型態9.
圖18是顯示實施型態9的電晶體測試電路的結構例的電路圖。實施型態9的電晶體測試電路與圖3的電晶體測試電路相比， 以下方面不同。
取代電流鏡電壓輸出電路54而具備電流鏡電壓輸出電路54B。此處，其特徵在於，電流鏡電壓輸出電路54B不具備差動放大器57，而具備以下的四個鏡像電流產生電路。
(1)第1鏡像電流產生電路，分別具備經二極體連接的MOS電晶體N14、N15以及P13的串聯電路，使與所述基準電流Iref的鏡像電流即Imirror2對應的鏡像電流Imirror1流動。
(2)第2鏡像電流產生電路，具備MOS電晶體P15、N16的串聯電路，使與所述基準電流Iref對應的鏡像電流lmirror2流動。
(3)第3鏡像電流產生電路，具備MOS電晶體N12、P12、N13的串聯電路，使與所述基準電流Iref對應的鏡像電流Imirror3流動。
(4)第4鏡像電流產生電路，具備MOS電晶體P11、N11、Q14的串聯電路，使與所述檢測電流Ibd對應的鏡像電流Imirror4流動。
另外，從基準偏壓電流產生電路56將基準電壓V_ref施加至MOS電晶體N13、N16及N2的各閘極。
在以上述方式構成的電晶體測試電路，所述MOS電晶體P13的源極電壓為Vsense+Vtp(Vtp為P通道電晶體的臨界值)，所述MOS電晶體P13的源極電壓是將其加上Vtn(Vtn為N通道電晶體的臨界值)，使MOS電晶體N15的汲極電壓為 Vsense+Vtp+Vtn。而且，所述MOS電晶體N12的閘極電壓是與所述MOS電晶體N14的閘極電壓共用，因此N12的源極電壓也與N14的源極電壓同樣為Vsense+Vtp+Vtn，所述MOS電晶體P12的汲極電壓係藉由減去Vtp而為Vsense+Vtn。並且，所述MOS電晶體N11的源極電壓係為再減去Vtn而為Vsense，與檢測電流Ibd對應地有鏡像電流Imirror4流動，且與該鏡像電流Imirror4對應地在MOS電晶體P11的汲極產生鏡像電壓Vsense2。即，與檢測電流Ibd對應的鏡像電壓Vsense2被施加至MOS電晶體P2的閘極。因此，如實施型態1所述，比較器電路55亦同為將檢測電流Ibd與基準電流Iref進行比較並輸出受到反相的比較結果訊號Vjudge。
實施型態10.
圖19是顯示實施型態10的電晶體測試電路的結構例的電路圖。實施型態10的電晶體測試電路與圖3的電晶體測試電路相比，以下方面不同。
(1)利用具備電流鏡電壓輸出電路54C以取代電流鏡電壓輸出電路54。具體而言，PMOS電晶體P1的汲極經由調整鏡像電流Imirror的可變電阻R2而連接於MOS電晶體Q14的汲極及差動放大器57的非反相輸入端子。
根據以上述方式構成的實施型態10，除了實施型態1的電晶體測試電路的作用效果以外，亦可藉由可變電阻R2來調整與檢測電流Ibd對應的鏡像電流Imirror。
變形例.
圖20A是顯示圖3、圖16及圖19的電流鏡電路58的結構例的電路圖。圖20B是顯示變形例1的電流鏡電路58A的結構例的電路圖。變形例1的電流鏡電路58A與圖20A相比，其特徵在於，利用具備負載電阻R11、R12以分別取代MOS電晶體Q13、Q14，藉由調整負載電阻R11、R12的電阻值，從而可調整檢測電流Ibd與鏡像電流Imirror的關係。
圖20C是顯示變形例2的電流鏡電路58B的結構例的電路圖。變形例2的電流鏡電路58B與圖20A的電流鏡電路58相比，其特徵在於，對MOS電晶體Q13、Q14的各閘極施加預定的閘極電壓Vg1，以使檢測電流Ibd及鏡像電流Imirror分別成為預定電流值。
圖20D是顯示變形例3的電流鏡電路58C的結構例的電路圖。變形例3的電流鏡電路58C與圖20C的電流鏡電路58B相比，其特徵在於，利用具備增強型MOS電晶體Q13E、Q14E以取代空乏型MOS電晶體Q13、Q14。此處，對MOS電晶體Q13E、Q14E的各閘極施加預定的閘極電壓Vg2，以使檢測電流Ibd及鏡像電流Imirror分別成為預定電流值。
在以上的實施型態，對用於快閃記憶體等半導體非揮發性記憶裝置的內部電源電壓產生電路進行了說明，但本發明並不限於此，亦可適用於動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory，SDRAM)等半導體揮發性記憶裝置等各種半導體記憶裝置、及具備處理器(processor)等的半導體積體電路等半導體裝置。而且，快閃記憶體並不限於NAND型，亦可適用於NOR型快閃記憶體。進而，實施型態6~實施型態9亦可適用於實施型態1~實施型態5。
[產業上之可利用性]
如以上所詳述般，根據本發明的電晶體測試電路等，在對設置於半導體裝置的電晶體進行測試的電晶體測試電路，可高準確度地測定並評估半導體裝置所含的電晶體的擊穿電壓。
51‧‧‧被測定電晶體電路
52‧‧‧高電壓保護電路
53‧‧‧電流檢測電路
54‧‧‧電流鏡電壓輸出電路
55‧‧‧比較器電路
56‧‧‧基準偏壓電流產生電路
56a‧‧‧基準電流源
57‧‧‧差動放大器
58‧‧‧電流鏡電路
59‧‧‧反相器
N1、N2、P1、P2、Q10~Q14、HVMOS‧‧‧MOS電晶體
HV‧‧‧高電壓
HVND‧‧‧一般空乏型N通道MOS電晶體
HVNds‧‧‧偏置閘極型N通道MOS電晶體
Ibd‧‧‧電流
Imirror‧‧‧鏡像電流
Iref‧‧‧基準電流
SW‧‧‧閘極電壓
V_ref‧‧‧基準電壓
VCC‧‧‧外部電源電壓
Vjudge‧‧‧比較結果訊號
Vsense‧‧‧檢測電壓
Vsense1‧‧‧控制電壓
VGCLMP、VSS‧‧‧電壓

Claims (27)

  1. 一種電晶體測試電路，其設置於半導體晶片，測定金屬氧化物半導體電晶體的擊穿電壓，所述電晶體測試電路的特徵在於包括：電壓施加裝置，對所述金屬氧化物半導體電晶體的汲極、源極及閘極中的至少其中之一施加預定的測試電壓；電流檢測電路，當施加所述測試電壓時，對從所述金屬氧化物半導體電晶體流至負載電路的檢測電流進行檢測；以及電流鏡電壓輸出電路，產生與所述檢測電流對應的鏡像電流並輸出。
  2. 如申請專利範圍第1項所述之電晶體測試電路，更包括：比較電路，將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。
  3. 如申請專利範圍第1項所述之電晶體測試電路，更包括：測試焊墊，將所述鏡像電流輸出至外部電路。
  4. 如申請專利範圍第1項所述之電晶體測試電路，其中所述電流鏡電壓輸出電路產生與所述檢測電流以N：1對應的所述鏡像電流並輸出，其中N為1以上。
  5. 如申請專利範圍第1項所述之電晶體測試電路，更包括：開關電路，將包含所述金屬氧化物半導體電晶體的源極、汲極、閘極、井分接頭及基板分接頭的多個電晶體端子中的至少其中之一連接至負載電路。
  6. 如申請專利範圍第5項所述之電晶體測試電路，其中所述開關電路對未連接於所述負載電路的所述多個電晶體端子中的至少其中之一施加預定的施加電壓。
  7. 如申請專利範圍第6項所述之電晶體測試電路，其中所述施加電壓為預定值或接地電壓。
  8. 如申請專利範圍第1項所述之電晶體測試電路，其中所述負載電路為負載電阻、經二極體連接的空乏型金屬氧化物半導體電晶體、被施加預定的閘極電壓的增強型金屬氧化物半導體電晶體或被施加預定的閘極電壓的空乏型金屬氧化物半導體電晶體。
  9. 如申請專利範圍第1項所述之電晶體測試電路，更包括：高電壓保護電路，被插入至所述金屬氧化物半導體電晶體與所述負載電路之間，用於使高電壓不通過所述負載電路。
  10. 如申請專利範圍第9項所述之電晶體測試電路，其中所述高電壓保護電路包括：具有高電壓的耐壓電壓的空乏型金屬氧化物半導體電晶體；以及被施加預定的閘極電壓的增強型金屬氧化物半導體電晶體。
  11. 如申請專利範圍第1項所述之電晶體測試電路，更包括：位準偏移器，回應預定的測試訊號而進行動作，以將預定的高電壓作為所述測試電壓而輸出或不輸出。
  12. 一種電晶體測試電路，設置在半導體晶片的預定的測試對象電路的電流檢測節點與接地節點之間，測定所述測試對象電路 的擊穿電壓，所述電晶體測試電路的特徵在於包括：電壓施加裝置，對所述測試對象電路施加預定的測試電壓；電流檢測電路，當施加所述測試電壓時，對從所述測試對象電路流至負載電路的檢測電流進行檢測；以及電流鏡電壓輸出電路，產生與所述檢測電流對應的鏡像電流並輸出。
  13. 如申請專利範圍第12項所述之電晶體測試電路，更包括：比較電路，將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。
  14. 如申請專利範圍第12項所述之電晶體測試電路，更包括：測試焊墊，將所述鏡像電流輸出至外部電路。
  15. 如申請專利範圍第12項所述之電晶體測試電路，更包括：開關電路，選擇性地切換是否將所述電流檢測節點連接至所述負載電路。
  16. 如申請專利範圍第12項所述之電晶體測試電路，其中所述測試對象電路為列解碼器。
  17. 如申請專利範圍第16項所述之電晶體測試電路，其中所述電流檢測節點連接於所述列解碼器的接地側電源線、所述列解碼器的基板分接頭或井分接頭中的至少其中之一。
  18. 如申請專利範圍第12項所述之電晶體測試電路，其中所述測試對象電路為字元線驅動器。
  19. 如申請專利範圍第18項所述之電晶體測試電路，其中 所述電流檢測節點連接於所述測試對象電路的金屬氧化物半導體電晶體的源極、基板分接頭及井分接頭中的至少其中之一。
  20. 如申請專利範圍第12項所述之電晶體測試電路，其中所述負載電路為負載電阻、經二極體連接的空乏型金屬氧化物半導體電晶體、被施加預定的閘極電壓的增強型金屬氧化物半導體電晶體或被施加預定的閘極電壓的空乏型金屬氧化物半導體電晶體。
  21. 如申請專利範圍第12項所述之電晶體測試電路，更包括：高電壓保護電路，被插入至所述電流檢測節點與所述負載電路之間，用於使高電壓不通過所述負載電路。
  22. 如申請專利範圍第21項所述之電晶體測試電路，其中所述高電壓保護電路包括：具有高電壓的耐壓電壓的空乏型金屬氧化物半導體電晶體；以及被施加預定的閘極電壓的增強型金屬氧化物半導體電晶體。
  23. 一種半導體記憶裝置，其特徵在於包括如申請專利範圍第1項所述的電晶體測試電路。
  24. 一種半導體裝置，其特徵在於包括如申請專利範圍第1項所述的電晶體測試電路。
  25. 一種電晶體測試方法，是由電晶體測試電路所執行，所述電晶體測試電路設置於半導體晶片，測定金屬氧化物半導體電晶體的擊穿電壓，所述電晶體測試方法的特徵在於包括如下步驟：對所述金屬氧化物半導體電晶體的汲極及閘極中的至少其中 之一施加預定的測試電壓；當施加所述測試電壓時，對從所述金屬氧化物半導體電晶體流至負載電路的檢測電流進行檢測；以及產生與所述檢測電流對應的鏡像電流並輸出。
  26. 如申請專利範圍第25項所述之電晶體測試方法，更包括如下步驟：將所述鏡像電流與預定的基準電流進行比較並輸出比較結果訊號。
  27. 如申請專利範圍第25項所述之電晶體測試方法，更包括如下步驟：將所述鏡像電流經由測試分接頭而輸出至外部電路。
TW104125411A 2015-01-22 2015-08-05 電晶體測試電路及方法、半導體記憶裝置以及半導體裝置 TWI592939B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015010516A JP6132860B2 (ja) 2015-01-22 2015-01-22 トランジスタテスト回路及び方法、半導体記憶装置、並びに半導体装置

Publications (2)

Publication Number Publication Date
TW201628013A true TW201628013A (zh) 2016-08-01
TWI592939B TWI592939B (zh) 2017-07-21

Family

ID=56433998

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104125411A TWI592939B (zh) 2015-01-22 2015-08-05 電晶體測試電路及方法、半導體記憶裝置以及半導體裝置

Country Status (4)

Country Link
US (1) US20160216313A1 (zh)
JP (1) JP6132860B2 (zh)
CN (1) CN105825889B (zh)
TW (1) TWI592939B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI628448B (zh) * 2017-03-07 2018-07-01 慧榮科技股份有限公司 電路測試方法
CN113848370A (zh) * 2021-09-24 2021-12-28 无锡市晶源微电子有限公司 Mos管输出电流测量电路
TWI830323B (zh) * 2022-03-17 2024-01-21 日商鎧俠股份有限公司 半導體裝置及半導體裝置的測試方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106646176A (zh) * 2016-10-19 2017-05-10 珠海格力电器股份有限公司 一种筛选晶体管的方法及装置
TWI634340B (zh) * 2016-12-30 2018-09-01 友達光電股份有限公司 積體電路結構、顯示器件模組及其檢測方法
US10659045B2 (en) * 2017-06-27 2020-05-19 Silicon Laboratories Inc. Apparatus with electronic circuitry having reduced leakage current and associated methods
US10782334B2 (en) * 2017-08-16 2020-09-22 Infineon Technologies Ag Testing MOS power switches
US10475677B2 (en) * 2017-08-22 2019-11-12 Globalfoundries Inc. Parallel test structure
KR102413192B1 (ko) * 2017-11-03 2022-06-24 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로
CN107957541B (zh) * 2017-11-21 2019-11-08 华北电力大学 一种功率半导体模块内部并联芯片筛选方法及系统
JP7005380B2 (ja) * 2018-02-23 2022-01-21 新電元工業株式会社 サージ試験装置、及び、サージ試験方法
CN110838335B (zh) * 2018-08-17 2021-08-03 北京兆易创新科技股份有限公司 一种Nand型快闪存储器的漏电测试方法
CN110824326A (zh) * 2019-11-15 2020-02-21 南京宏泰半导体科技有限公司 一种mosfet的测试方法
CN113433378B (zh) * 2020-03-23 2022-04-26 中车株洲电力机车研究所有限公司 用于igbt的ce电压检测装置及方法
JP7367295B2 (ja) * 2020-03-31 2023-10-24 メルセデス・ベンツ グループ アクチェンゲゼルシャフト 電動作業車両
CN111477134B (zh) * 2020-04-30 2022-10-04 合肥鑫晟光电科技有限公司 一种显示用基板的检测方法
US11567128B2 (en) * 2020-05-14 2023-01-31 Micron Technology, Inc. Measurement of internal wire delay
CN115174431B (zh) * 2022-06-30 2023-09-05 无锡融卡科技有限公司 一种简易的swp全双工逻辑信号采集装置及方法
CN116203373B (zh) * 2023-03-03 2023-11-07 中山大学 一种多功能半导体场效应晶体管测试电路与方法
CN116699340A (zh) * 2023-08-07 2023-09-05 成都高投芯未半导体有限公司 一种半导体器件测试设备及方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178073A (ja) * 1996-12-18 1998-06-30 Hitachi Ltd 検査方法および半導体装置の製造方法
JP3001564B1 (ja) * 1999-01-26 2000-01-24 広島日本電気株式会社 半導体メモリテスト回路
EP1258975B1 (fr) * 2001-05-18 2015-09-30 EM Microelectronic-Marin SA Circuit de régulation pour un générateur haute tension
US6602729B2 (en) * 2001-07-13 2003-08-05 Infineon Technologies Ag Pulse voltage breakdown (VBD) technique for inline gate oxide reliability monitoring
JP4401178B2 (ja) * 2004-01-27 2010-01-20 Ｎｅｃエレクトロニクス株式会社 出力トランジスタの電流制限回路
US7332924B2 (en) * 2005-11-15 2008-02-19 Agere Systems, Inc. Embedded test circuitry and a method for testing a semiconductor device for breakdown, wearout or failure
US8582266B2 (en) * 2006-02-17 2013-11-12 Broadcom Corporation Current-monitoring apparatus
JP5128177B2 (ja) * 2007-05-21 2013-01-23 ルネサスエレクトロニクス株式会社 半導体集積回路およびそのテスト方法
JP4702403B2 (ja) * 2008-06-06 2011-06-15 ミツミ電機株式会社 充電制御用半導体集積回路
KR101643762B1 (ko) * 2009-10-29 2016-08-11 페어차일드코리아반도체 주식회사 역률 보상 회로 및 역률보상 회로의 구동 방법
JP5667946B2 (ja) * 2011-08-24 2015-02-12 株式会社東芝 ハイサイドスイッチ回路
KR101999764B1 (ko) * 2012-08-24 2019-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치
CN103675636B (zh) * 2012-09-20 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种晶体管阈值电压的测试电路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI628448B (zh) * 2017-03-07 2018-07-01 慧榮科技股份有限公司 電路測試方法
US10859630B2 (en) 2017-03-07 2020-12-08 Silicon Motion, Inc. Test methods for packaged integrated circuits
CN113848370A (zh) * 2021-09-24 2021-12-28 无锡市晶源微电子有限公司 Mos管输出电流测量电路
TWI830323B (zh) * 2022-03-17 2024-01-21 日商鎧俠股份有限公司 半導體裝置及半導體裝置的測試方法
US11892503B2 (en) 2022-03-17 2024-02-06 Toshiba Tec Kabushiki Kaisha Semiconductor device and test method of semiconductor device

Also Published As

Publication number Publication date
TWI592939B (zh) 2017-07-21
CN105825889B (zh) 2019-11-12
CN105825889A (zh) 2016-08-03
JP6132860B2 (ja) 2017-05-24
JP2016134603A (ja) 2016-07-25
US20160216313A1 (en) 2016-07-28

Similar Documents

Publication Publication Date Title
TWI592939B (zh) 電晶體測試電路及方法、半導體記憶裝置以及半導體裝置
KR100226597B1 (ko) 셀임계치분포 검지회로 및 셀임계치 분포 검지방법
US7831872B2 (en) Test circuit and method for multilevel cell flash memory
JP3688899B2 (ja) 半導体集積回路装置
US5889702A (en) Read circuit for memory adapted to the measurement of leakage currents
US4860261A (en) Leakage verification for flash EPROM
US20080151661A1 (en) Semiconductor integrated circuit device comprising mos transistor having charge storage layer and method for testing semiconductor memory device
JP2008176830A (ja) 半導体微少電流判定方法および手段、半導体メモリ
US6434068B1 (en) Nonvolatile semiconductor memory with testing circuit
CN111933210B (zh) 半导体存储装置
KR100558188B1 (ko) 비휘발성 반도체 기억장치 및 행라인 단락 불량 검출방법
JPH0467280B2 (zh)
CN115588455A (zh) 检测nvm阵列中的字线漏电和工艺缺陷的电路和方法
US10255987B1 (en) Margin test for one-time programmable memory (OTPM) array with common mode current source
US10446239B1 (en) Memory array including distributed reference cells for current sensing
JP5486948B2 (ja) 不良検出回路を有する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の不良検出方法
JP4805733B2 (ja) 半導体記憶装置及びそのテスト方法
US5397946A (en) High-voltage sensor for integrated circuits
KR100596330B1 (ko) 플래쉬 메모리의 사이클링 불량을 검출하는 방법 및 그 장치
US5297101A (en) PROM IC with a margin test function
JP6589320B2 (ja) 不揮発性記憶装置、ドライバー、電気光学装置、電子機器及び不揮発性記憶装置の検査方法
US9564181B2 (en) Memory device comprising double cascode sense amplifiers
US6657904B2 (en) Semiconductor device
US20070019480A1 (en) Test circuitry and testing methods
US5561635A (en) PROM IC enabling a stricter memory cell margin test