CN105825889B - 晶体管测试电路及方法、半导体记忆装置以及半导体装置 - Google Patents

晶体管测试电路及方法、半导体记忆装置以及半导体装置 Download PDF

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Abstract

晶体管测试电路及方法、半导体记忆装置以及半导体装置。本发明提供可对每个芯片高准确度地测定半导体装置中所含的晶体管的击穿电压的晶体管测试电路等。晶体管测试电路，其设置于半导体芯片，测定MOS晶体管的击穿电压，该晶体管测试电路包括：电压施加装置，对所述MOS晶体管的漏极、源极及栅极中的至少其中之一施加预定的测试电压；电流检测电路，当施加所述测试电压时，对从所述MOS晶体管流至负载电路的电流进行检测；电流镜电压输出电路，产生与检测出的所述电流对应的镜像电流并输出；以及比较器电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。

Description

晶体管测试电路及方法、半导体记忆装置以及半导体装置
技术领域
本发明涉及一种例如藉由评估金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管(transistor)等晶体管的击穿(breakdown)电压而测试(test)该晶体管的晶体管测试电路及方法、具备所述晶体管测试电路的半导体记忆装置、以及具备所述晶体管测试电路的半导体装置。
背景技术
例如与非(NAND)型快闪存储器(flash memory)或或非(NOR)型快闪存储器等快闪存储器需要用于编程(program)(数据(data)写入)或数据抹除的高电压(High Voltage，HV)。例如在一例中，使用最大30V的高电压，将例如最大25V的高电压施加至记忆胞晶体管的栅极(gate)。
图2是显示已知例的NAND型快闪存储器的行解码器(row decoder)22的结构例的电路图。在图2中，行解码器22具备高电压输出电路，该高电压输出电路包含MOS晶体管Q1～Q6，对字线(word line)驱动器(driver)晶体管WD0～WD31的各栅极输出用于编程或数据抹除的高电压Vpp(例如30V)。另外，在图2中，HVND表示一般耗尽型(normally depletion)N通道(channel)MOS晶体管，HVNdl及HVNds表示偏置栅极(offset gate)型N通道MOS晶体管，Vww表示例如25V的写入电压，而且，WP为写入控制电源电压，SELB为选择信号，WLEN为字线致能(enable)信号，并且后续说明书与附图中相同的符号代表相同的元件。
现有技术文献
专利文献
专利文献1：日本特开平10-178073号公报
专利文献2：日本特开2003-307549号公报
专利文献3：美国专利申请案公开第2012/0074973号说明书
[发明所欲解决的问题]
然而，所述高电压的最大电压相较于高电压晶体管的击穿电压(V_BD)为低约2V至3V左右，并不具有充足的余量(margin)。因而，有可能会因工艺(process)变动造成编程或抹除的开始电压变高，或者击穿电压下降，从而导致良率下降，或者会因反复进行编程及抹除而反复击穿，导致晶体管特性发生劣化，从而引起编程及抹除的场失效(fieldfailure)。
一般而言，高电压晶体管的性能是在形成于划线(scribe line)上的特性检查(check)用晶体管受到检查，但并不会对所有的批次(lot)及所有的晶圆(wafer)进行检查，已通过(pass)晶圆测试的半导体芯片所使用的高电压的最大值有可能超过击穿电压。即，晶圆测试是用于去除具有缺陷而不满足预定性能的半导体芯片的检查点(checkpoint)，但存在下述问题，即，半导体芯片所使用的高电压的最大值并非是基于各个半导体芯片内的晶体管的击穿电压而设定的。
另外，在专利文献1及专利文献3，仅仅将检查区域(Test Element Group，测试元件群组)安装于半导体芯片上，虽可检查与各个半导体芯片对应的晶体管的性能，但必须连接于具备电流电压测定电路的外部装置，因而测定需要花费长时间。而且，无法测定该半导体芯片内的数千～数十万晶体管的性能。
发明内容
本发明的目的在于解决以上的问题，提供一种藉由对设置于半导体装置的晶体管进行测试的晶体管测试电路，可高准确度地测定并评估半导体装置所含的晶体管的击穿电压的晶体管测试电路及方法以及半导体记忆装置，以及提供一种可高准确度地测定并评估半导体装置所含的晶体管的击穿电压的半导体装置。
[解决问题的技术手段]
本发明一实施形态的晶体管测试电路设置于半导体芯片，测定MOS晶体管的击穿电压，所述晶体管测试电路的特征在于包括：
电压施加装置，对所述MOS晶体管的漏极(drain)、源极(source)及栅极(gate)中的至少其中之一施加预定的测试电压；
电流检测电路，当施加所述测试电压时，对从所述MOS晶体管流至负载电路的检测电流进行检测；以及
电流镜电压输出电路，产生与所述检测电流对应的镜像电流(mirror current)并输出。
在所述晶体管测试电路中，还包括：比较电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。
而且，在所述晶体管测试电路中，还包括：测试焊垫(test pad)，将所述镜像电流输出至外部电路。
进而，在所述晶体管测试电路中，所述电流镜电压输出电路产生与所述检测电流以N：1(N为1以上)对应的镜像电流并输出。
进而，在所述晶体管测试电路中，还包括：开关(switch)电路，将包含所述MOS晶体管的源极、漏极、栅极、井分接头(well tap)及基板分接头的多个晶体管端子中的至少其中之一连接至负载电路。
此处，所述开关电路对未连接于所述负载电路的多个晶体管端子中的至少其中之一施加预定的施加电压。
而且，所述施加电压为预定值或接地电压。
在所述晶体管测试电路中，所述负载电路为负载电阻、经二极管(diode)连接的耗尽型MOS晶体管、被施加预定的栅极电压的增强型MOS晶体管或者耗尽型MOS晶体管。
而且，在所述晶体管测试电路中，还包括：高电压保护电路，被插入至所述MOS晶体管与所述负载电路之间。
此处，在所述晶体管测试电路中，所述高电压保护电路包括：具有高电压的耐压电压的耗尽型MOS晶体管；以及被施加预定的栅极电压的增强型MOS晶体管。
进而，在所述晶体管测试电路中，还包括：电平偏移器(level shifter)，回应预定的测试信号而进行动作，以将预定的高电压作为所述测试电压而输出或不输出。
本发明一实施形态的晶体管测试电路设置在半导体芯片的预定的测试对象电路的电流检测节点(node)与接地节点之间，测定所述测试对象电路的击穿电压，所述晶体管测试电路的特征在于包括：
电压施加装置，对所述测试对象电路施加预定的测试电压；
电流检测电路，当施加所述测试电压时，对从所述测试对象电路流至负载电路的检测电流进行检测；以及
电流镜电压输出电路，产生与所述检测电流对应的镜像电流并输出。
在所述晶体管测试电路中，还包括：比较电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。
而且，在所述晶体管测试电路中，还包括：测试焊垫，将所述镜像电流输出至外部电路。
进而，在所述晶体管测试电路中，还包括：开关电路，选择性地切换是否将所述电流检测节点连接至所述负载电路。
进而，在所述晶体管测试电路中，所述测试对象电路为行解码器。
此处，所述电流检测节点连接于所述行解码器的接地侧电源线、所述行解码器的基板分接头或井分接头中的至少其中之一。
进而，在所述晶体管测试电路中，所述测试对象电路为字线驱动器(word linedriver)。
此处，所述电流检测节点连接于所述测试对象电路的MOS晶体管的源极、基板分接头及井分接头中的至少其中之一。
在所述晶体管测试电路中，所述负载电路为负载电阻、经二极管连接的耗尽型MOS晶体管、被施加预定的栅极电压的增强型MOS晶体管或被施加预定的栅极电压的耗尽型MOS晶体管。
而且，在所述晶体管测试电路中，还包括：高电压保护电路，被插入至所述电流检测节点与所述负载电路之间。
此处，所述高电压保护电路包括：具有高电压的耐压电压的耗尽型MOS晶体管；以及被施加预定的栅极电压的增强型MOS晶体管。
本发明一实施形态的半导体记忆装置的特征在于包括所述晶体管测试电路。
本发明一实施形态的半导体装置的特征在于包括所述晶体管测试电路。
本发明一实施形态的晶体管测试方法是由晶体管测试电路所执行，所述晶体管测试电路设置于半导体芯片，测定MOS晶体管的击穿电压，所述晶体管测试方法的特征在于包括如下步骤：
对所述MOS晶体管的漏极及栅极中的至少其中之一施加预定的测试电压；
当施加所述测试电压时，对从所述MOS晶体管流至负载电路的检测电流进行检测；以及
产生与所述检测电流对应的镜像电流并输出。
在所述晶体管测试方法中，还包括如下步骤：将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。
而且，在所述晶体管测试方法中，还包括如下步骤：将所述镜像电流经由测试分接头而输出至外部电路。
(发明的效果)
因而，根据本发明的晶体管测试电路等，藉由对设置于半导体装置的晶体管进行测试的晶体管测试电路，提供可高准确度地测定并评估半导体装置所含的晶体管的击穿电压的晶体管测试电路及方法以及半导体记忆装置，以及提供可高准确度地测定并评估半导体装置所含的晶体管的击穿电压的半导体装置。
附图说明
图1是显示本发明的实施形态1的非易失性记忆装置的结构的方块图。
图2是显示已知例的NAND型快闪存储器的行解码器22的结构例的电路图。
图3是显示实施形态1的晶体管测试电路的结构的电路图。
图4是显示图3的晶体管测试电路的动作的图表。
图5A(a)至图5A(e)是实施形态2的晶体管测试电路的被测定晶体管电路51的结构例，图5A(a)是显示实施例1的被测定晶体管电路51a的结构例的电路图，图5A(b)是显示实施例2的被测定晶体管电路51b的结构例的电路图，图5A(c)是显示实施例3的被测定晶体管电路51c的结构例的电路图，图5A(d)是显示实施例4的被测定晶体管电路51d的结构例的电路图，图5A(e)是显示实施例5的被测定晶体管电路51e的结构例的电路图。
图5B是显示图5A(c)的被测定晶体管电路51c的MOS晶体管的结构的纵剖面图。
图5C是显示图5A(c)的被测定晶体管电路51c的MOS晶体管的结构的平面图。
图5D是关于图5C的A-A'线的纵剖面图。
图6是显示实施形态2的晶体管测试电路的合体切换型被测定晶体管电路51A的结构例的电路图。
图7A是显示实施形态3的具备高电压电平偏移器61的被测定晶体管电路51的结构例的电路图。
图7B是显示实施形态3的变形例的具备高电压电平偏移器61、62的被测定晶体管电路51的结构例的电路图。
图8是显示图7A及图7B的高电压电平偏移器61、62的结构例的电路图。
图9是显示图7A及图7B的被测定晶体管电路51的动作的电压表。
图10是显示实施形态4的晶体管测试电路的结构例的电路图。
图11是显示图10的晶体管测试电路的击穿电压的测定方法的图表。
图12是显示实施形态5的NOR型快闪存储器的字线驱动器的结构例的方块图。
图13是显示图12的字线驱动器的动作的电源电压表。
图14是显示图12的字线驱动器的晶体管测试电路的结构例的电路图。
图15是显示实施形态6的晶圆测试中的监控(monitor)及测试处理的流程图。
图16是显示实施形态7的晶体管测试电路的结构例的电路图。
图17是显示实施形态8的晶体管测试电路的结构例的电路图。
图18是显示实施形态9的晶体管测试电路的结构例的电路图。
图19是显示实施形态10的晶体管测试电路的结构例的电路图。
图20A是显示图3、图16及图19的电流镜(current mirror)电路58的结构例的电路图。
图20B是显示变形例1的电流镜电路58A的结构例的电路图。
图20C是显示变形例2的电流镜电路58B的结构例的电路图。
图20D是显示变形例3的电流镜电路58C的结构例的电路图。
【符号说明】
10：基准电压产生电路
11：内部电源电压产生电路
12：高电压及中间电压产生及控制电路
20：记忆胞阵列
20b：记忆胞阵列区块
21：页面缓冲器
22：行解码器
22S：行解码器的基板分接头
23：状态寄存器
24：电平偏移器
24S：电平偏移器的基板分接头
25：区块选择信号产生电路
26S：字线驱动器的基板分接头
31：输入/输出缓冲器
32：指令解码器
33：地址缓冲器
35：控制逻辑
36：电源接通重置电路
41：输入/输出端子
42：R/B信号端子
43：控制信号端子
44：外部电源电压端子
50：测试控制器
51、51a、51A、51b、51c、51d、51e：被测定晶体管电路
52：高电压保护电路
53、53A：电流检测电路
54、54A、54B、54C：电流镜电压输出电路
55：比较器电路
56：基准偏压电流产生电路
56a：基准电流源
57：差动放大器
58、58A、58B、58C：电流镜电路
59：反相器
60：测试焊垫
61、62：电平偏移器
70：电流输出电路
100：P型半导体基板
101：N井
102：P井
103：P井分接头
104：基板分接头
N1～N16、P1～P15、Q1～Q63、HVMOS：MOS晶体管
R1、R3、R11、R12：负载电阻
R2：可变电阻
WD0～WD31：字线驱动器晶体管
Block Add：区块地址指定及附加信号
EN：致能信号
ERS：数据抹除信号
HV：高电压
HVmax：最大的高电压、最大值
HVND：一般耗尽型N通道MOS晶体管
HVNdl、HVNds：偏置栅极型N通道MOS晶体管
Ibd：电流
Imirror、Imirror2、Imirror3、Imirror4：镜像电流
Imp：测定电流
INV1：反相器
Iref：基准电流
Isub：基板电流
PGM：数据编程信号
Q10p：PMOS晶体管
Q13E、Q14E：增强型MOS晶体管
Read：数据读出信号
S11～S14、S21～S24、S31～S34：步骤
SELB：选择信号
SELHV：区块选择信号
SW：栅极电压
SW1、SW2、SW1B、SW2B、SWBA、SWBB、SWGA、SWGB、SWP、SWQ、SWR、SWSA、SWSB：切换控制信号
T_BD、T_BG：测试信号
V_BD：击穿电压
V_ref、VREF：基准电压
VCC：外部电源电压
Vd：输出电压(漏极电压)
Vg：输出电压(栅极电压)
Vdd、Vp、Vpp、WP：电源电压
Vm：电源电压(电源电压端子)
VDD：内部电源电压
VDDREF：内部电源电压用基准电压
Vg1、Vg2：栅极电压
Vjudge：比较结果信号
VPS：漏极电压
Vstart、VPstart：初始值
Vstep：步骤值
Vbd(HVn)：高电压时的击穿电压
Vbd(Row)：行解码器时的击穿电压
Vbd(WLDV)：字线驱动器时的击穿电压
Vsense：检测电压
Vsense1：控制电压
Vsense2：镜像电压
Vss：源极侧电源节点、源极侧电源线、接地侧电源节点、接地侧电源线
VGCLMP、VSS：电压
Vtn：N通道晶体管的临界值
VWL：字线电压
Vww：写入电压
WL Add：字线地址指定及附加信号
WLEN：字线致能信号
WP：写入控制电源电压
具体实施方式
以下，参照附图来说明本发明的实施形态。另外，在以下各实施形态，对于同样的构成要素标注相同的标号。
实施形态1.
图1是显示本发明的实施形态1的非易失性记忆装置的结构的方块图。实施形态1的非易失性记忆装置例如为NAND型快闪存储器，其特征在于，将晶体管测试电路作为行解码器22的外围电路，如图3所示，将对高电压晶体管Q10的击穿电压进行测定的晶体管测试电路安装于存储器芯片上。
在图1中，非易失性记忆装置包括：
(1)做为快闪存储器阵列的记忆胞阵列(memory cell array)20，例如用以存储数据；
(2)页面缓冲器(page buffer)21，在以页面为单位对记忆胞阵列20写入来自输入/输出缓冲器31的数据，或者以页面为单位读出来自记忆胞阵列的数据并输出至输入/输出缓冲器31时使用；
(3)行解码器22，用于回应指定地址(address)来指定记忆胞阵列20的区块(block)及字线；
(4)状态寄存器(status register)23，基于来自控制逻辑(logic)35的信号来暂时地存储该非易失性记忆装置的状态并输出至输入/输出缓冲器31，产生可用/忙碌(ready/busy)信号(R/B信号)并输出至R/B信号端子42；
(5)输入/输出缓冲器31，暂时存储经由输入/输出端子41而输入/输出的数据；
(6)指令解码器(command decoder)32，对来自输入/输出缓冲器31的指令进行解码，以将所解码的指令数据输出至控制逻辑35；
(7)地址缓冲器33，暂时存储来自输入/输出缓冲器31的指定地址；
(8)电源接通(power on)重置电路36，在基于外部电源电压VCC而电源接通时，输出用于重置该半导体芯片(chip)的动作的重置信号；
(9)基准电压产生电路10，基于经由外部电源电压端子44而施加的外部电源电压VCC，产生预定的内部电源电压用基准电压VDDREF与预定的基准电压VREF；
(10)内部电源电压产生电路11，基于所述基准电压VDDREF产生内部电源电压VDD，并供给至各电路；
(11)高电压与中间电压产生及控制电路12，基于所述基准电压VREF产生并输出进行数据的写入(编程)及抹除所需的高电压(HV)及中间电压(Medium Voltage，MV)；以及
(12)控制逻辑35，基于来自指令解码器32的指令数据、经由控制信号端子43而输入的控制信号、和/或来自电源接通重置电路36的重置信号，对该非易失性记忆装置内的各电路(包括基准电压产生电路10、内部电源电压产生电路11、高电压与中间电压产生及控制电路12、页面缓冲器21、状态寄存器23)进行预定的控制。
图3是显示实施形态1的晶体管测试电路的结构的电路图。在图3中，晶体管测试电路是具备被测定晶体管电路51、高电压保护电路52、电流检测电路53、电流镜电压输出电路54、比较器电路55及基准偏压电流产生电路56而构成的。
被测定晶体管电路51被安装于该非易失性记忆装置的半导体芯片上，且具备作为被测定对象的复制模型(replica)的MOS晶体管Q10，该MOS晶体管Q10是以与高电压动作的MOS晶体管(HVMOS)相同的工艺所制作且安装于该半导体芯片。此处设定为：来自图1的高电压与中间电压产生及控制电路12的预定的测试用高电压HV被施加至该MOS晶体管Q10的漏极，对栅极例如施加接地电压的电压VSS，该MOS晶体管Q10在晶圆测试中受到测试，基于测试结果，如后文所详述决定最佳的高电压的最大值。高电压保护电路52是由2个MOS晶体管Q11、Q12串联连接而构成的，是为了保护该晶体管测试电路不受高电压破坏而设置。此处，MOS晶体管Q11例如为具有高耐压电压的耗尽型晶体管(被施加电压VGCLMP)，MOS晶体管Q12为被施加预定的栅极电压SW的增强型晶体管。
电流检测电路53具备经二极管连接的负载电路即MOS晶体管Q13，对从被测定晶体管电路51经由高电压保护电路52而流动的电流Ibd进行检测。电流镜电压输出电路54例如具备由运算放大器(operational amplifier)构成的差动放大器57以及MOS晶体管P1、Q14而构成，差动放大器57构成电压跟随器(voltage follower)电路，对由流至电流检测电路53的电流Ibd所产生的电压Vsense进行检测，并产生施加至所述MOS晶体管P1的栅极以使所述MOS晶体管P1的漏极电压与电压Vsense相等的控制电压Vsense1，而使与电流Ibd对应的镜像电流Imirror流动，并将控制电压Vsense1从差动放大器57的输出端子输出至比较器电路55的MOS晶体管P2的栅极。此处，耗尽型MOS晶体管Q13、Q14构成电流镜电路58，若MOS晶体管Q13、Q14的尺寸比为1：1，则有Imirror＝Ibd的镜像电流Imirror流动，若MOS晶体管Q13、Q14的尺寸比为1：N，则有Imirror＝N×Ibd的镜像电流Imirror流动。藉此，例如可将数十nA的Ibd设为数百nA～数μA的Imirror。
基准偏压电流产生电路56具备使基准电流Iref流动的基准电流源56a以及经二极管连接的MOS晶体管N1，且产生基准电流Iref，藉此产生与该基准电流Iref对应的基准电压V_ref。比较器电路55是具备MOS晶体管P2、N2以及反相器59而构成，将与根据控制电压Vsense1而被所述MOS晶体管P2镜映的电流Ibd对应的电流，同与根据基准电压V_ref而被所述MOS晶体管N2镜映的基准电流Iref对应的电流进行比较，并藉由反相器59来使作为比较结果的二元数字信号(binary digital signal)反相并作为比较结果信号Vjudge而输出。另外，基准电流Iref是以与击穿电压V_BD对应的方式而设定的。
图4是显示图3的晶体管测试电路的动作的图表。如图4所示，检测电压Vsense及镜像电流Imirror是与流经被测定晶体管电路51的MOS晶体管Q10的电流Ibd成比例地变大，若电流Ibd的值超过基准电流Iref，则比较器电路55将比较结果信号Vjudge由预定的高电平切换为预定的低电平并输出。当然，比较器的用于输出电平切换的电流Ibd的值也可设定为，根据电路内的各电流镜的镜映比而成为基准电流Iref的N倍或1/N倍(N≧1)。
如上所述，将预定的高电压HV施加至被测定晶体管电路51的MOS晶体管Q10的漏极，使用电流检测电路53及电流镜电压输出电路54来测定其源极电流Ibd，并使用比较器电路55来将根据控制电压Vsense1而镜映的且与电流Ibd对应的电流，同根据基准电压V_ref而镜映的且与基准电流Iref对应的电流进行比较，藉此，将检测出的源极电流Ibd与基准电流Iref进行比较，从而可获得用于测定并评估击穿电压V_BD的比较结果信号Vjudge。
另外，为了将检测电压Vsense保持为约0V附近，使用耗尽型MOS晶体管Q13、Q14来构成电流镜电路58。
实施形态2.
图5A(a)至图5A(e)是实施形态2的晶体管测试电路的被测定晶体管电路51的结构例，图5A(a)是显示实施例1的被测定晶体管电路51a的结构例的电路图，图5A(b)是显示实施例2的被测定晶体管电路51b的结构例的电路图，图5A(c)是显示实施例3的被测定晶体管电路51c的结构例的电路图。而且，图5A(d)是显示实施例4的被测定晶体管电路51d的结构例的电路图，图5A(e)是显示实施例5的被测定晶体管电路51e的结构例的电路图。进而，图5B是显示图5A(c)的被测定晶体管电路51c的MOS晶体管的结构的纵剖面图。图5C是显示图5A(c)的被测定晶体管电路51c的MOS晶体管的结构的平面图，图5D是关于图5C的A-A'线的纵剖面图。
在实施形态2，以下显示各别地测定被测定晶体管电路51的MOS晶体管Q10的各种击穿电压V_BD的电路。
(测定A)具有与实施形态1同样的被测定晶体管电路51的结构的图5A(a)中，在栅极电压Vg＝0V时，利用实施形态1的晶体管测试电路来测定电流Ibd，即，穿透(punchthrough)电流或因基板电流效果产生的漏极/源极电流。
(测定B)在图5A(b)中，利用实施形态1的晶体管测试电路来测定漏极-栅极电流。
(测定C)显示具有图5B、图5C及图5D的结构的MOS晶体管的图5A(c)中，利用实施形态1的晶体管测试电路来测定接合漏电流(栅极偏压感应漏极漏电流(Gate-induced-drainLeakage，GIDL)：是指在从源极向栅极施加逆向的偏压电压时，即便不施加栅极电压Vg亦会有漏极电流流动的现象)以及因能带间穿隧(band-to-band tunneling)、冲击电离(impactionization)等而流动的漏极-基板电流。此处，作为基板端子，有以下两种情况。
(测定C-1)将图5B的三井(triple well)结构中的P井分接头103设为基板端子。在图5B中，在P型硅基板100中，藉由注入例如磷等N型杂质而形成N井101。而且，藉由在N井101的上侧注入例如硼等P型杂质而形成P井102，进而形成该P井分接头103。即，在图5B中，被测定对象MOS晶体管具备包含多个晶体管端子，即，源极、漏极、栅极、井分接头(P井分接头103等)及基板分接头104。
(测定C-2)例如也可将图5D的MOS晶体管的P型硅基板100的基板分接头104设为基板端子。在图5D中，基板分接头以包围成为测定对象的晶体管的方式而配置，对于因产生在成为测定对象的晶体管的击穿而流入基板的电流，可经由该基板分接头而利用电流检测电路来检测其大部分。
(测定D)在图5A(d)中，利用实施形态1的晶体管测试电路来测定PMOS晶体管Q10p的漏极电流，该PMOS晶体管Q10p的栅极、源极及基板被施加高电压HV。
(测定E)在图5A(e)中，利用实施形态1的晶体管测试电路来测定PMOS晶体管Q10p的栅极的电流，该PMOS晶体管Q10p具有被施加高电压HV的源极及基板。
图6是显示实施形态2的晶体管测试电路的合体切换型被测定晶体管电路51A的结构例的电路图。
在图6的被测定晶体管电路51A，
(1)被测定MOS晶体管Q10的栅极经由根据切换控制信号SWGA受到控制的开关用MOS晶体管Q21而连接于高电压保护电路52，并且经由根据切换控制信号SWGB受到控制的开关用MOS晶体管Q22而接地。
(2)被测定MOS晶体管Q10的源极经由根据切换控制信号SWSA受到控制的开关用MOS晶体管Q23而连接于高电压保护电路52，并且经由根据切换控制信号SWSB受到控制的开关用MOS晶体管Q24而接地。
(3)被测定MOS晶体管Q10的基板分接头经由根据切换控制信号SWBA受到控制的开关用MOS晶体管Q25而连接于高电压保护电路52，并且经由根据切换控制信号SWBB受到控制的开关用MOS晶体管Q26而接地。
此处，切换控制信号SWGA、SWGB、SWSA、SWSB、SWBA、SWBB例如是从安装于半导体芯片的测试控制器50或外部测试装置输入。在所述测定A时，将MOS晶体管Q22、Q23、Q26设为导通，将其他的MOS晶体管Q21、Q24、Q25设为断开，从而可对被测定MOS晶体管Q10的源极-漏极电流进行测定。而且，在所述测定B时，将MOS晶体管Q21、Q26设为导通，将其他的MOS晶体管Q22、Q23、Q24、Q25设为断开，从而可对被测定MOS晶体管Q10的漏极-栅极电流进行测定。进而，在所述测定C时，将MOS晶体管Q22、Q24、Q25设为导通，将其他的MOS晶体管Q21、Q23、Q26设为断开，从而可对被测定MOS晶体管Q10的漏极-基板电流进行测定。另外，电流值的测定及击穿电压V_BD的测定与实施形态1相同。
如上所述，根据实施形态2，对于被测定MOS晶体管Q10，可测定基于三种电流的击穿电压V_BD。
实施形态3.
图7A是显示实施形态3的具备高电压电平偏移器61的被测定晶体管电路51的结构例的电路图。
在针对被测定晶体管电路51的被测定MOS晶体管Q10而进行的击穿电压V_BD的测定中，被测定MOS晶体管Q10有可能受到破坏。若受到破坏，则在测试模式以外的用户模式(user mode)中，亦须避免因施加漏极电压、栅极电压而可能发生的预期外的电流流动。在本实施形态，经由根据测试信号T_BD受到控制的高电压电平偏移器61来施加高电压电压HV，藉此来避免上述预期外的现象。在图7A中，高电压电平偏移器61回应测试信号T_BD而导通或断开，从而以对MOS晶体管Q10的漏极施加或不施加预定的高电压HV的方式进行控制。
图7B是显示实施形态3的变形例的具备高电压电平偏移器61的被测定晶体管电路51的结构例的电路图。在图7B的结构例，与图7A的结构例相比，其特征在于更具备高电压电平偏移器62。在图7B中，高电压电平偏移器61回应测试信号T_BD而导通或断开，从而以对MOS晶体管Q10的漏极施加或不施加预定的高电压HV的方式进行控制。而且，高电压电平偏移器62回应测试信号T_BG而导通或断开，从而以对MOS晶体管Q10的栅极施加或不施加预定的高电压HV的方式进行控制。藉此，对栅极施加高电压来测定源极电流或基板电流，藉此，可探测因栅极绝缘膜的缺陷等造成的击穿电压。
图8是显示图7A及图7B的高电压电平偏移器61、62的结构例的电路图。在图8中，高电压电平偏移器61、62是具备构成电平偏移器的MOS晶体管Q31、Q32、构成高电压保护电路的MOS晶体管Q33、Q34以及构成致能开关用反相器的MOS晶体管Q35、Q36而构成。此处，WP为预定的电源电压，EN为致能信号。
图9是显示图7A及图7B的被测定晶体管电路51的动作的电压表。在图9中，在图7A及图7B的测试信号T_BD、T_BG为电源电压Vdd时，输出电压Vd、Vg为接地电压(0V)，另一方面，在测试信号T_BD、T_BG为接地电压(0V)时，输出电压Vd、Vg为预定的高电压HV。
如上所述，根据实施形态3，高电压电平偏移器61、62回应测试信号T_BD、T_BG而导通或断开，从而以对MOS晶体管Q10的漏极、栅极施加或不施加预定的高电压HV的方式进行控制。藉此，在针对被测定晶体管电路51的被测定MOS晶体管Q10而进行的击穿电压V_BD的测定以外的情况下，可避免有预期外的电流流至被测定MOS晶体管Q10。
实施形态4.
图10是显示实施形态4的晶体管测试电路的结构例的电路图。此处，测试对象电路为行解码器22及字线驱动器的晶体管WD0～WD31。
在图10中，藉由实施形态1的晶体管测试电路来测定流至行解码器22的源极侧电源节点(node)Vss或源极侧电源线Vss(电流检测节点)的电流Ibd。在晶圆测试中，所述电流Ibd可在选择行解码器22的所有区块的模式或者在不选择所有区块的模式下进行测定。源极侧电源节点Vss或源极侧电源线Vss经由根据切换控制信号SW1受到控制的MOS晶体管Q41，并经由实施形态1的高电压保护电路52及电流检测电路53而连接于接地节点，并且经由根据切换控制信号SW1B受到控制的MOS晶体管Q42而接地。例如也可将行解码器22的基板分接头22S连接于例如接地节点Vss来测定电流Ibd。另外，在图10中，将多个区块的源极侧电源节点Vss或源极侧电源线Vss与基板分接头22S予以连接，将连接端作为电流检测节点来检测电流。而且，源极侧电源节点Vss或源极侧电源线Vss也可为接地侧电源节点Vss或接地侧电源线Vss。另外，切换控制信号SW1、SW1B是与实施形态3同样地从测试控制器50或外部测试装置输入，切换控制信号SW1B是切换控制信号SW1的反相信号。另外，在图10中，未经由实施形态1的高电压保护电路52而连接于电流检测电路53，这样做是因为，从电路以及测定范围的观点，高电压到达至该源极侧电源节点Vss或源极侧电源线Vss的可能性小。当然，电流检测电路53也可经由高电压保护电路52来连接。
而且，行解码器22的多个区块是根据来自区块选择信号产生电路25的区块选择信号SELB(低主动(low active))而选择的，从行解码器22产生的区块选择信号SELHV(高电压HV)连接于所选择的记忆胞区块20b的字线驱动器晶体管WD0～WD31的各栅极。此处，为了对流至形成有字线驱动器晶体管WD0～WD31的硅基板的基板分接头26S的基板电流Isub进行测定，该基板分接头26S经由根据切换控制信号SW2受到控制的MOS晶体管Q43而连接于实施形态1的电流检测电路53，并且经由根据切换控制信号SW2的反相信号即切换控制信号SW2B受到控制的MOS晶体管Q44而接地。另外，切换控制信号SW2、SW2B是与实施形态3同样地从测试控制器50或外部测试装置输入。
另外，在图10中，对字线驱动器WD0～WD31的基板分接头26S的电流进行了测定，但根据字线驱动器电路的结构，也可测定P井分接头或MOS晶体管的源极的电流。另外，若字线驱动器晶体管WD0～WD31的晶体管为图5B的结构，则为对P井分接头的电流的测定，并且由于高电压可能降下来，因此较佳为经由高电压保护电路52而连接于电流检测电路53。
图11是显示图10的晶体管测试电路的击穿电压的测定方法的图表。在图11中，随着对被测定MOS晶体管Q10施加的漏极电压Vd或栅极电压Vg接近击穿电压V_BD，例如流至图10的基板分接头26S的基板电流Isub呈指数函数地增大。因而，藉由测定基板电流lsub，可对被测定MOS晶体管即字线驱动器晶体管WD0～WD31的击穿电压进行测定，基此，可决定最大的高电压Hvmax(是指较击穿电压V_BD下降了预定余量的可允许最大电压值)。
在以上述方式构成的晶体管测试电路，藉由将MOS晶体管Q41设为导通，以对流至行解码器22的源极侧电源节点Vss或源极侧电源线Vss的电流Ibd进行检测，从而可测定行解码器22的被测定晶体管电路的击穿电压V_BD。而且，藉由在字线驱动器晶体管WD0～WD31的例如P井分接头测定基板电流Isub，从而可决定被测定MOS晶体管即字线驱动器晶体管WD0～WD31的最大的高电压Hvmax(较击穿电压V_BD下降了预定余量的可允许最大电压值)。
实施形态5.
图12是显示实施形态5的NOR型快闪存储器的字线驱动器的结构例的方块图。此处，字线驱动器为测试对象电路。
在NOR型快闪存储器，为了编程(数据写入)及数据抹除而使用正电压及负电压，为了实现更高的读出性能而减少该电压值，并且削薄栅极氧化膜。在图12中，NOR型快闪存储器的字线驱动器是具备行解码器22以及被供给电源电压Vp、Vm的电平偏移器24而构成的。另外，输入至行解码器22的信号如下所述。
(1)Block Add：区块地址指定及附加信号。
(2)WL Add：字线地址指定及附加信号。
(3)Read：数据读出信号。
(4)PGM：数据编程信号。
(5)ERS：数据抹除信号。
图13是显示图12的字线驱动器的动作的电源电压表。如图13所示，根据数据读出(Read)、数据编程(PGM)、数据抹除(ERS)，如图13般设定电源电压Vp、Vm。
图14是显示图12的字线驱动器的晶体管测试电路的结构例的电路图。在图14中，电平偏移器24包含MOS晶体管Q51～Q54。来自行解码器22的字线选择信号由反相器INV1予以反相，该反相信号被输入至电平偏移器24，以控制该电平偏移器24的动作。此处，MOS晶体管Q53为高电压阻断晶体管，MOS晶体管Q54是为了使用高电压Vp来上拉针对MOS晶体管Q51的栅极电压而设置的。电源电压端子Vm经由根据切换控制信号SWP受到控制的开关用MOS晶体管Q61而连接于-10V，并经由根据切换控制信号SWQ受到控制的开关用MOS晶体管Q62而接地，且经由根据切换控制信号SWR受到控制的开关用MOS晶体管Q63，并经由高电压保护电路52而连接于实施形态1的晶体管测试电路。
在编程模式下，当在电平偏移器24不选择所有字线时，将MOS晶体管Q51设为断开且将MOS晶体管Q52设为导通，从而字线电压VWL为0V，对PMOS晶体管Q51的源极-漏极间施加10V的电压。另一方面，当选择所有字线时，将MOS晶体管Q51设为导通且将MOS晶体管Q52设为断开，从而字线电压VWL为10V，对NMOS晶体管Q52的源极-漏极间施加10V的电压。即，字线驱动器的漏电流流至电源电压Vm的线路。因而，藉由将实施形态1的电流检测电路53连接于电源电压Vm线路，从而与NAND型快闪存储器同样地，可对编程模式下的字线驱动器的PMOS晶体管或NMOS晶体管的击穿电压进行测定，从而可基于此而决定高电压的最大值HVmax。
在以上述方式构成的晶体管测试电路，在数据抹除时，藉由设定电源电压Vp＝0V且仅使三个MOS晶体管Q61～Q63中的MOS晶体管Q61导通，从而可将字线驱动器设定为数据抹除模式。而且，在数据读出或数据编程时，分别设Vp＝3V或10V且仅使三个MOS晶体管Q61～Q63中的MOS晶体管Q62导通，藉此可将字线驱动器设定为各个模式。进而，在晶体管测试时，藉由仅使三个MOS晶体管Q61～Q63中的MOS晶体管Q63导通，从而连接于实施形态1的晶体管测试电路，藉此可进行预定的电流检测以进行击穿电压V_BD等的测定。
在图14中，对来自电平偏移器24的源极侧线路的电源电压Vm的端子的电流进行了测定，但本发明并不限于此，也可将电平偏移器24的基板分接头24S连接于MOS晶体管Q63的漏极来进行晶体管测试。
实施形态6.
图15是显示实施形态6的晶圆测试中的监控及测试处理的流程图。在图15中，监控及测试处理是具备：
(1)高电压晶体管的击穿电压检测处理(S1)、
(2)行解码器的击穿电压检测处理(S2)、及
(3)字线驱动器的击穿电压检测处理(S3)而构成。另外，各处理S1～S3也可各别地执行。
在图15的流程中，对晶圆测试中的击穿电压V_BD进行测定。并且，根据所测定出的击穿电压V_BD，来决定实际使用的写入电压Vww及电源电压Vpp。
在高电压晶体管的击穿电压检测处理(S1)中，在步骤S11中对被测定晶体管Q10的漏极电压Vd的设定值设定初始值Vstart，由图3的晶体管测试电路判定是否为检测电流Ibd＞基准电流Iref。为“是(YES)”时，前进至步骤S14，另一方面，为“否(NO)”时前进至步骤S13，使漏极电压Vd的设定值增大预定的步骤值Vstep而进行设定，并反复进行图3的晶体管测试电路对检测电流Ibd＞基准电流Iref的判断。在步骤S14中，将当前设定的漏极电压Vd的设定值设定为该高电压晶体管HVn时的击穿电压Vbd(HVn)并前进至下个处理(S2)。
在以上的处理(S1)中，例如对MOS晶体管Q10等高电压晶体管(HVn)的击穿电压Vbd进行测定。另外，在晶圆测试中，在与栅极电压Vg＝0V的组合条件下测定源极电流及基板电流。
在行解码器的击穿电压检测处理(S2)中，例如当不选择所有区块时，晶体管Q1的栅极电压为0V，对漏极施加高电压Vpp，因此可对行解码器22的所有晶体管Q1的击穿电压进行测定(由最弱的晶体管所决定)。写入电压Vww例如被设定为Vww＝Vbd(HVn)-3V。步骤S21中，对被测定晶体管Q1的电源电压Vpp的设定值设定初始值VPstart，由图3的晶体管测试电路来判断是否为检测电流Ibd＞基准电流Iref。为“是”时前进至步骤S24，另一方面，为“否”时前进至步骤S23，使电源电压Vpp的设定值增大预定的步骤值Vstep而进行设定，并反复进行图3的晶体管测试电路对检测电流Ibd＞基准电流Iref的判断。步骤S24中，将当前设定的电源电压Vpp的设定值设定为该行解码器时的击穿电压Vbd(Row)并前进至下个处理(S3)。
以上的处理(S2)中，对行解码器的击穿电压Vbd进行测定。该测定对象例如为行解码器的高电压耗尽型NMOS晶体管。在不选择区块的条件下，测定接地电流。该电流如实施形态4、实施形态5所述，也可与源极电流及基板电流进行组合。
在字线驱动器的击穿电压检测处理(S3)中，当不选择所有字线时，所有字线驱动器晶体管的栅极为0V，漏极被施加写入电压Vww，因此可对行解码器22的所有字线驱动器晶体管的击穿电压进行测定(由最弱的晶体管所决定)。电源电压Vpp例如被设定为Vpp＝Vbd(Row)-1V。步骤S31中，对字线驱动器的写入电压Vww的设定值设定Vbd(HVn)-2V，并由图3的晶体管测试电路来判定是否为检测电流Ibd＞基准电流Iref。为“是”时前进至步骤S34，另一方面，为“否”时前进至步骤S33，使写入电压Vww的设定值增大预定的步骤值Vstep而进行设定，并反复进行图3的晶体管测试电路对检测电流Ibd＞基准电流Iref的判断。步骤S34中，将当前设定的写入电压Vww的设定值设定为该字线驱动器时的击穿电压Vbd(WLDV)，从而结束该监控及测试处理。
以上的处理(S3)中，对字线驱动器的击穿电压Vbd进行测定。基于栅极电压Vg＝0V及漏极电压Vd＝Vww的条件，如实施形态4、实施形态5等般测定基板电流。
虽为以上的行解码器及字线驱动器的电路的击穿电压检测处理(S2、S3)，但作为评估，实际上对如引起击穿的电平的电流下的击穿电压进行检测并无问题，但问题是在作为制品的出货检查测试的晶圆测试中。实际上有可能会造成破坏。因此，对于成为判定基准的电流Ibd及与此对应的基准电流Iref，适用作为评估用的基准值与作为检查用的基准值的至少两种值。
实施形态7.
图16是显示实施形态7的晶体管测试电路的结构例的电路图。实施形态7的晶体管测试电路与图3的晶体管测试电路相比，以下方面不同。
(1)利用具备电流输出电路70以取代基准偏压电流产生电路56及比较器电路55。电流输出电路70具备栅极被施加控制电压Vsense1的MOS晶体管P2以及测试焊垫60，使与根据控制电压Vsense1而镜映的电流Ibd对应的测定电流Imp流至测试焊垫60。测定电流Imp是在测试模式下，经由选择器(selector)电路(未图示)而输出至外部测试装置进行测定。
(2)将电流镜电路58的MOS晶体管Q13、Q14的尺寸比设定为1：N(N≧1)。藉由将所述值N设定为超过1的值，可获得比尺寸比为1：1时大的测定电流Imp。
实施形态8.
图17是显示实施形态8的晶体管测试电路的结构例的电路图。实施形态8的晶体管测试电路与图3的晶体管测试电路相比，以下方面不同。
(1)利用具备电流检测电路53A以取代电流检测电路53，并且设置负载电阻R1以取代MOS晶体管Q13。
(2)利用具备电流镜电压输出电路54A以取代电流镜电压输出电路54。此处，设置可变电阻R2及负载电阻R3以取代MOS晶体管Q14。MOS晶体管P1的漏极电压VPS经电阻R2、R3分压，该经分压的电压被回馈至差动放大器57的非反相输入端子。此处，藉由改变可变电阻R2的电阻值，可将所述电压VPS设定为对于准确地镜映电流Ibd而言最佳的值。而且，藉由适当地设定R1、R3的电阻值的值，从而可如下式般适当改变镜像电流Imirror。
Imirror＝Ibd×R1/R3
在以上的实施形态，使用了负载电阻R1，但本发明并不限于此，也可使用如公知技术经二极管连接的耗尽型晶体管、或者被施加预定的栅极电压的增强型MOS晶体管或耗尽型MOS晶体管，所述预定的栅极电压使得在有电流Ibd流动时漏极电压即检测电压Vsense为约0V附近。针对这些变形例，参照图20A～图20D而后述。
实施形态9.
图18是显示实施形态9的晶体管测试电路的结构例的电路图。实施形态9的晶体管测试电路与图3的晶体管测试电路相比，以下方面不同。
取代电流镜电压输出电路54而具备电流镜电压输出电路54B。此处，其特征在于，电流镜电压输出电路54B不具备差动放大器57，而具备以下的四个镜像电流产生电路。
(1)第1镜像电流产生电路，分别具备经二极管连接的MOS晶体管N14、N15以及P13的串联电路，使与所述基准电流Iref的镜像电流即Imirror2对应的镜像电流Imirror1流动。
(2)第2镜像电流产生电路，具备MOS晶体管P15、N16的串联电路，使与所述基准电流Iref对应的镜像电流lmirror2流动。
(3)第3镜像电流产生电路，具备MOS晶体管N12、P12、N13的串联电路，使与所述基准电流Iref对应的镜像电流Imirror3流动。
(4)第4镜像电流产生电路，具备MOS晶体管P11、N11、Q14的串联电路，使与所述检测电流Ibd对应的镜像电流Imirror4流动。
另外，从基准偏压电流产生电路56将基准电压V_ref施加至MOS晶体管N13、N16及N2的各栅极。
在以上述方式构成的晶体管测试电路，所述MOS晶体管P13的源极电压为Vsense+Vtp(Vtp为P通道晶体管的临界值)，所述MOS晶体管P13的源极电压是将其加上Vtn(Vtn为N通道晶体管的临界值)，使MOS晶体管N15的漏极电压为Vsense+Vtp+Vtn。而且，所述MOS晶体管N12的栅极电压是与所述MOS晶体管N14的栅极电压共用，因此N12的源极电压也与N14的源极电压同样为Vsense+Vtp+Vtn，所述MOS晶体管P12的漏极电压藉由减去Vtp而为Vsense+Vtn。并且，所述MOS晶体管N11的源极电压为再减去Vtn而为Vsense，与检测电流Ibd对应地有镜像电流Imirror4流动，且与该镜像电流Imirror4对应地在MOS晶体管P11的漏极产生镜像电压Vsense2。即，与检测电流Ibd对应的镜像电压Vsense2被施加至MOS晶体管P2的栅极。因此，如实施形态1所述，比较器电路55亦同为将检测电流Ibd与基准电流Iref进行比较并输出受到反相的比较结果信号Vjudge。
实施形态10.
图19是显示实施形态10的晶体管测试电路的结构例的电路图。实施形态10的晶体管测试电路与图3的晶体管测试电路相比，以下方面不同。
(1)利用具备电流镜电压输出电路54C以取代电流镜电压输出电路54。具体而言，PMOS晶体管P1的漏极经由调整镜像电流Imirror的可变电阻R2而连接于MOS晶体管Q14的漏极及差动放大器57的非反相输入端子。
根据以上述方式构成的实施形态10，除了实施形态1的晶体管测试电路的作用效果以外，也可藉由可变电阻R2来调整与检测电流Ibd对应的镜像电流Imirror。
变形例.
图20A是显示图3、图16及图19的电流镜电路58的结构例的电路图。图20B是显示变形例1的电流镜电路58A的结构例的电路图。变形例1的电流镜电路58A与图20A相比，其特征在于，利用具备负载电阻R11、R12以分别取代MOS晶体管Q13、Q14，藉由调整负载电阻R11、R12的电阻值，从而可调整检测电流Ibd与镜像电流Imirror的关系。
图20C是显示变形例2的电流镜电路58B的结构例的电路图。变形例2的电流镜电路58B与图20A的电流镜电路58相比，其特征在于，对MOS晶体管Q13、Q14的各栅极施加预定的栅极电压Vg1，以使检测电流Ibd及镜像电流Imirror分别成为预定电流值。
图20D是显示变形例3的电流镜电路58C的结构例的电路图。变形例3的电流镜电路58C与图20C的电流镜电路58B相比，其特征在于，利用具备增强型MOS晶体管Q13E、Q14E以取代耗尽型MOS晶体管Q13、Q14。此处，对MOS晶体管Q13E、Q14E的各栅极施加预定的栅极电压Vg2，以使检测电流Ibd及镜像电流Imirror分别成为预定电流值。
在以上的实施形态，对用于快闪存储器等半导体非易失性记忆装置的内部电源电压产生电路进行了说明，但本发明并不限于此，也可适用于动态随机存取存储器(DynamicRandom Access Memory，DRAM)、同步动态随机存取存储器(Synchronous Dynamic RandomAccess Memory，SDRAM)等半导体易失性记忆装置等各种半导体记忆装置、及具备处理器(processor)等的半导体集成电路等半导体装置。而且，快闪存储器并不限于NAND型，也可适用于NOR型快闪存储器。进而，实施形态6～实施形态9也可适用于实施形态1～实施形态5。
[产业上的可利用性]
如以上所详述般，根据本发明的晶体管测试电路等，在对设置于半导体装置的晶体管进行测试的晶体管测试电路，可高准确度地测定并评估半导体装置所含的晶体管的击穿电压。

Claims (24)

1.一种晶体管测试电路，其设置于半导体芯片，测定金属氧化物半导体晶体管的击穿电压，所述晶体管测试电路的特征在于包括：
电压施加装置，对所述金属氧化物半导体晶体管的漏极、源极及栅极中的至少其中之一施加预定的测试电压；
电流检测电路，当施加所述测试电压时，对从所述金属氧化物半导体晶体管流至负载电路的检测电流进行检测；
电流镜电压输出电路，产生与所述检测电流对应的镜像电流，以及
比较电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号，其中所述预定的基准电流是根据所述击穿电压设定的。
2.如权利要求1所述的晶体管测试电路，还包括：
测试焊垫，将所述镜像电流输出至外部电路。
3.如权利要求1所述的晶体管测试电路，其中
所述电流镜电压输出电路产生与所述检测电流以N：1对应的所述镜像电流并输出，其中N为1以上。
4.如权利要求1所述的晶体管测试电路，还包括：
开关电路，将包含所述金属氧化物半导体晶体管的源极、漏极、栅极、井分接头及基板分接头的多个晶体管端子中的至少其中之一连接至所述负载电路。
5.如权利要求4所述的晶体管测试电路，其中
所述开关电路对未连接于所述负载电路的所述多个晶体管端子中的至少其中之一施加预定的施加电压。
6.如权利要求5所述的晶体管测试电路，其中
所述施加电压为预定值或接地电压。
7.如权利要求1所述的晶体管测试电路，其中
所述负载电路为负载电阻、经二极管连接的耗尽型金属氧化物半导体晶体管、被施加预定的栅极电压的增强型金属氧化物半导体晶体管或被施加预定的栅极电压的耗尽型金属氧化物半导体晶体管。
8.如权利要求1所述的晶体管测试电路，还包括：
高电压保护电路，被插入至所述金属氧化物半导体晶体管与所述负载电路之间，用于使高电压不通过所述负载电路。
9.如权利要求8所述的晶体管测试电路，其中
所述高电压保护电路包括：具有高电压的耐压电压的耗尽型金属氧化物半导体晶体管；以及被施加预定的栅极电压的增强型金属氧化物半导体晶体管。
10.如权利要求1所述的晶体管测试电路，还包括：
电平偏移器，回应预定的测试信号而进行动作，以将预定的高电压作为所述测试电压而输出或不输出。
11.一种晶体管测试电路，设置在半导体芯片的预定的测试对象电路的电流检测节点与接地节点之间，测定所述测试对象电路的击穿电压，所述晶体管测试电路的特征在于包括：
电压施加装置，对所述测试对象电路施加预定的测试电压；
电流检测电路，当施加所述测试电压时，对从所述测试对象电路流至负载电路的检测电流进行检测；
电流镜电压输出电路，产生与所述检测电流对应的镜像电流，以及
比较电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号，其中所述预定的基准电流是根据所述击穿电压设定的。
12.如权利要求11所述的晶体管测试电路，还包括：
测试焊垫，将所述镜像电流输出至外部电路。
13.如权利要求11所述的晶体管测试电路，还包括：
开关电路，选择性地切换是否将所述电流检测节点连接至所述负载电路。
14.如权利要求11所述的晶体管测试电路，其中
所述测试对象电路为行解码器。
15.如权利要求14所述的晶体管测试电路，其中
所述电流检测节点连接于所述行解码器的接地侧电源线、所述行解码器的基板分接头或井分接头中的至少其中之一。
16.如权利要求11所述的晶体管测试电路，其中
所述测试对象电路为字线驱动器。
17.如权利要求16所述的晶体管测试电路，其中
所述电流检测节点连接于所述测试对象电路的金属氧化物半导体晶体管的源极、基板分接头及井分接头中的至少其中之一。
18.如权利要求11所述的晶体管测试电路，其中
所述负载电路为负载电阻、经二极管连接的耗尽型金属氧化物半导体晶体管、被施加预定的栅极电压的增强型金属氧化物半导体晶体管或被施加预定的栅极电压的耗尽型金属氧化物半导体晶体管。
19.如权利要求11所述的晶体管测试电路，还包括：
高电压保护电路，被插入至所述电流检测节点与所述负载电路之间，用于使高电压不通过所述负载电路。
20.如权利要求19所述的晶体管测试电路，其中
所述高电压保护电路包括：具有高电压的耐压电压的耗尽型金属氧化物半导体晶体管；以及被施加预定的栅极电压的增强型金属氧化物半导体晶体管。
21.一种半导体记忆装置，其特征在于包括如权利要求1所述的晶体管测试电路。
22.一种半导体装置，其特征在于包括如权利要求1所述的晶体管测试电路。
23.一种晶体管测试方法，是由晶体管测试电路所执行，所述晶体管测试电路设置于半导体芯片，测定金属氧化物半导体晶体管的击穿电压，所述晶体管测试方法的特征在于包括如下步骤：
对所述金属氧化物半导体晶体管的漏极及栅极中的至少其中之一施加预定的测试电压；
当施加所述测试电压时，对从所述金属氧化物半导体晶体管流至负载电路的检测电流进行检测；
产生与所述检测电流对应的镜像电流，以及
将所述镜像电流与预定的基准电流进行比较并输出比较结果信号，其中所述预定的基准电流是根据所述击穿电压设定的。
24.如权利要求23所述的晶体管测试方法，还包括如下步骤：
将所述镜像电流经由测试分接头而输出至外部电路。
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