CN104851461B - 一次编程存储电路及其操作方法 - Google Patents

Abstract

公开了一种一次编程存储电路及其操作方法。一次编程存储电路包括：存储单元，包括具有浮栅的第一存储晶体管和第二存储晶体管，分别用于存储不同的第一逻辑值和第二逻辑值；写入电路，包括第一晶体管和第二晶体管，分别与第一存储晶体管和第二存储晶体管相连接，用于分别对第一存储晶体管和第二存储晶体管进行编程；读取电路，包括第三晶体管和第四晶体管，用于将存储单元的第一逻辑值和第二逻辑值转换成不同电平的输出信号；以及第一开关和第二开关，分别连接在第一存储晶体管和第三晶体管之间以及第二存储晶体管和第三晶体管之间，用于在写入操作中断开读取电路，以及在读取操作中连接读取电路。该一次编程存储电路可以获得可靠的输出信号并且响应速度快。

Description

一次编程存储电路及其操作方法

技术领域

本发明涉及存储器件，更具体地，涉及一次编程存储电路及其操作方法。

背景技术

一次编程只读存储器(OTP read-only memory)是一种不可擦除的非易失性存储器。集成电路芯片例如采用OTP只读存储器来存储配置参数或代码，从而可以灵活地用于各种实际应用中。OTP存储单元可以具有多种结构和相应的操作方法。在一种现有的OTP结构中，OTP存储单元使用多晶硅或者金属熔丝作为存储元件，并且利用编程元件的电击穿进行编程。在另一种现有的OTP结构中，OTP存储单元使用金属-氧化物-半导体场效应晶体管(MOSFET)的浮栅作为存储元件，并且通过在MOSFET的源极和漏极之间施加电压，使得载流子注入至浮栅中进行编程。

与基于熔丝的OTP只读存储器相比，基于浮栅的OTP只读存储器由于兼容标准CMOS工艺，并且制造成本较低，芯片尺寸较小并且测试时间减小，因此获得了广泛的应用。在基于浮栅的OTP只读存储器中，采用一次性编程操作，在浮栅中注入电荷用于表示逻辑值。在读取操作中，将OPT存储单元的电流与基准偏置电流相比较，并且根据比较结果获得该逻辑值。然而，基准偏置电流不仅导致OTP存储电路的功耗增加，而且电流信号的比较导致电路复杂和响应速度慢。

因此，期望进一步提高OTP存储电路的响应速度、减小功耗和降低成本。

发明内容

本发明的目的在于提供一种采用两个存储晶体管以提高响应速度的一次编程存储电路及其操作方法。

根据本发明的一方面，提供一种一次编程存储电路，包括：存储单元，包括具有浮栅的第一存储晶体管和第二存储晶体管，分别用于存储不同的第一逻辑值和第二逻辑值；写入电路，包括第一晶体管和第二晶体管，分别与第一存储晶体管和第二存储晶体管相连接，用于分别对第一存储晶体管和第二存储晶体管进行编程；读取电路，包括第三晶体管和第四晶体管，用于将所述存储单元的第一逻辑值和第二逻辑值转换成不同电平的输出信号；以及第一开关和第二开关，分别连接在第一存储晶体管和第三晶体管之间以及第二存储晶体管和第三晶体管之间，用于在写入操作中断开存储单元和读取电路，以及在读取操作中连接存储单元和读取电路。

优选地，所述第一存储晶体管和所述第二存储晶体管的第二电流端共同连接至电源电压，所述第一晶体管的控制端接收第一写入信号，其第二电流端连接至所述第一存储晶体管的第一电流端，其第一电流端接地；所述第二晶体管的控制端接收第二写入信号，其第二电流端连接至所述第二存储晶体管的第一电流端，其第一电流端接地；以及所述第三晶体管和所述第四晶体管的控制端共同连接至第三晶体管的第二电流端且第一电流端共同接地，所述第三晶体管的第二电流端经由第一开关连接至所述第一存储晶体管的第一电流端，所述第四晶体管的第二电流端经由第二开关连接至所述第二存储晶体管的第一电流端，其中，所述第四晶体管的第二电流端提供所述读取电路的输出信号。

优选地，所述一次编程存储电路还包括：或门，所述或门的第一输入端和第二输入端分别接收第一写入信号和第二写入信号；以及选择电路，所述选择电路的输入端连接至所述或门的输出端，从而在写入操作期间从多个电源电压中选择一个作为编程电压。

优选地，所述一次编程存储电路还包括复位和锁存电路，用于在上电时复位所述读取电路的输出信号，以及在读取操作后锁存所述读取电路的输出信号。

优选地，所述复位和锁存电路包括：第一非门和第二非门，串联连接在所述第四晶体管的第二电流端和输出端之间；或非门，所述或非门的第一输入端连接至第一非门和第二非门的中间节点，第二输入端接收上电复位信号；以及传送门，连接在所述或非门的输出端和所述第四晶体管的第二电流端之间。

优选地，所述第一开关和所述第二开关分别为第五晶体管和第六晶体管，以及，所述一次编程电路还包括偏置电路，用于在写入操作期间断开第五晶体管和第六晶体管，以及在读取操作期间导通第五晶体管和第六晶体管。

优选地，所述偏置电路在写入操作中禁用所述读取电路，以及在读取操作中使能所述读取电路。

优选地，所述偏置电路包括：第七晶体管、电阻和第八晶体管，依次串联连接在电源电压和地之间，其中所述第八晶体管的控制端接收读取信号；第九晶体管，所述第九晶体管的控制端接收读取信号，其第二电流端连接至电源电压，其第一电流端连接至所述第七晶体管、第五晶体管和第六晶体管的控制端；第十晶体管，所述第十晶体管的第二电流端连接至所述第三晶体管和所述第四晶体管的控制端，其第一电流端接地；第三非门，将读取信号的反相信号提供于所述第十晶体管的控制端。

优选地，所述第一开关和所述第二开关分别为P型MOSFET，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管分别为N型MOSFET，以及其中所述P型MOSFET的控制端、第一电流端和第二电流端分别为栅极、漏极和源极，所述N型MOSFET的控制端、第一电流端和第二电流端分别为栅极、源极和漏极。

优选地，所述第七晶体管和所述第九晶体管分别为P型MOSFET，所述第八晶体管、所述第十晶体管分别为N型MOSFET，以及其中所述P型MOSFET的控制端、第一电流端和第二电流端分别为栅极、漏极和源极，所述N型MOSFET的控制端、第一电流端和第二电流端分别为栅极、源极和漏极。

根据本发明的另一方面，提供一种用于上述所述的一次编程存储电路的操作方法，包括：在写入操作期间，在所述第一晶体管的控制端提供第一写入信号，以及在所述第二晶体管的控制端提供第二写入信号，其中，如果写入第一逻辑值，则第一写入信号为第一脉冲宽度的脉冲信号，第二写入信号维持低电平，以及如果写入第二逻辑值，则第一写入信号维持低电平，第二写入信号为第一脉冲宽度的脉冲信号。

优选地，在写入操作期间，从多个电源电压中选择一个作为编程电压，所述编程电压大于正常的电源电压。

优选地，所述第一开关和所述第二开关分别为第五晶体管和第六晶体管，所述方法包括：在写入操作期间断开第五晶体管和第六晶体管，以及在读取操作期间导通第五晶体管和第六晶体管。

优选地，在写入操作期间将第三晶体管和第四晶体管的控制端接地，以及在读取操作期间，将第三晶体管和第四晶体管的控制端与地断开。

优选地，在读取操作期间，所述第四晶体管的第二电流端提供所述读取电路的输出信号。

优选地，在读取操作期间，如果所述存储单元已经存储第一逻辑值，则所述第四晶体管导通，从而将所述第四晶体管的第二电流端接地，以及，如果所述存储单元已经存储第二逻辑值，则所述第四晶体管断开，经由所述第二存储晶体管和所述第二开关将所述第四晶体管的第二电流端连接至电源电压。

优选地，所述方法还包括在上电时复位所述第四晶体管的第二电流端的输出信号。

优选地，所述方法还包括在读取操作后锁存所述第四晶体管的第二电流端的输出信号。

根据本发明的一次编程存储电路，在写入操作中，通过两个写入信号的选择，分别改变两个不同的存储晶体管浮栅的载流子状态，从而表示不同的逻辑值。在读取操作中，采用两个存储晶体管的双端输入方式获取逻辑值并进行锁存。因而，该一次编程存储电路利用简单的电路获得了可靠的输出信号，并且响应速度快。

在上述的一次编程存储电路由于在写入操作和读取操作中均采用脉冲信号，只需要工作很短的持续时间。因此，可以有效地减小该部分电路的功耗，并保护存储晶体管，时间短，损耗小。

在一个优选的实施例中，采用抬高的编程电压是有利的，因为可以确保在存储晶体管的源漏极电压较大，使得沟道载流子可以激发到浮栅，从而存储逻辑值。

在另一个优选的实施例中，采用晶体管代替开关是有利的。由于晶体管自身的可以利用偏置电压调节的源漏电压，在读写切换时，可以减小存储晶体管的耐压要求。

在传统的模拟电路中，例如利用多晶硅作为熔丝编程或是TRIM保证电路参数的性能与指标，由于只能一位一位烧写(电流较大)，测试时间就会很长，尤其对于复杂的芯片系统更不适合。本发明的一次编程存储电路取代现有的芯片产品中大量使用的多晶硅或者金属熔丝电路，可以大大缩减测试的时间。在采用本发明作为电源管理芯片中需要大量编程参数时，可以有效地减小测试时间(一次编程完成)和减小芯片尺寸。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出根据本发明的第一实施例的OTP存储电路的示意性电路图；

图2示出根据本发明的第一实施例的OTP存储电路的写入操作的时序图；

图3示出根据本发明的第一实施例的OTP存储电路的读取操作的时序图；

图4示出根据本发明的第二实施例的OTP存储电路的示意性电路图；

图5示出根据本发明的第二实施例的OTP存储电路的写入操作的时序图；

图6示出根据本发明的第三实施例的OTP存储电路的示意性电路图；

图7示出在图6的OTP存储电路中使用的偏置电路的一个示例；

图8示出在图1、4和6的OTP存储电路中使用的复位和锁存电路的一个示例；

图9示出在OTP存储电路上电时产生的上电复位信号的波形图；以及

图10示出包含OTP存储电路的芯片系统的示意性框图。

具体实施方式

以下结合附图对本发明的几个优选实施例进行详细描述，但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精神和范围上做的替代、修改、等效方法以及方案。

为了使公众对本发明有彻底的了解，在以下本发明优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。

图1示出根据本发明的第一实施例的OTP存储电路100的示意性电路图。该OTP存储电路100包括存储单元101、写入电路102和读取电路103。

存储单元101包括存储晶体管MP1和MP2。存储晶体管MP1和MP2例如为P型MOSFET，其栅极浮置，其源极共同连接至电源VPP，其漏极分别直接连接写入电路102以及经由开关分别连接至读取电路103。

写入电路102包括晶体管MN1和MN2。晶体管MN1和MN2例如为N型MOSFET，其栅极分别接收写入信号W0和W1，其漏极分别连接至各自的存储晶体管的漏极，其源极分别接地。

读取电路103包括由晶体管MN3和MN4组成的比较器。晶体管MN3和MN4例如是共源共栅连接的两个N型MOSFET。晶体管MN3的漏极经由开关S1连接至存储晶体管MP1的漏极，晶体管MN4经由开关S2连接至存储晶体管MP2的漏极。开关在读取信号READ的控制下闭合或断开。晶体管MN3和MN4的源极共同接地，栅极共同连接至晶体管MN3的漏极。节点A为晶体管MN4的漏极，用于提供表示逻辑值的中间电压Va。

复位和锁存电路104用于锁存读取电路103的输出信号以及在上电时复位输出信号。

图2和3分别示出根据本发明的第一实施例的OTP存储电路的写入操作和读取操作的时序图。在OTP存储电路上电之后，供电电压为电源电压VPP。在该实施例中，在写入操作中电源电压VPP为编程电压，在读取操作中电源电压VPP为供电电压。

在写入操作中，读取信号READ维持低电平。由于读取信号READ维持低电平，开关S1和S2均断开，使得读取电路103与存储单元101之间断开。作为示例，在写入逻辑值0时，写入信号W0为一个有效脉冲宽度为T1的脉冲信号，写入信号W1维持低电平。晶体管MN1接收写入信号W0，在高电平期间导通，使得存储晶体管MP1的源漏电压VDS大致等于VPP，并且持续相应的时间T1。由于热载流子效应，存储晶体管MP1中的沟道载流子激发，从而注入晶体管MP1的浮栅中。写入信号W0或W1的有效脉冲宽度T1可以通过试验而获得，使得载流子可以激发至存储晶体管MP1或MP2的浮栅。晶体管MN2接收写入信号W1，由于写入信号W1维持低电平，存储晶体管MP2的浮栅始终未注入载流子。在写入逻辑值1时，写入信号W0维持低电平，W1为一个有效脉冲为T1的脉冲信号。在写入操作之后，已经编程的存储晶体管的浮栅包含载流子，从而导致阈值电压Vth显著变化。

因此，在未编程状态，存储晶体管MP1和MP2的浮栅均不包含载流子。在写入操作之后，如果存储单元101存储逻辑值0，则存储晶体管MP1的浮栅包含载流子，存储晶体管MP2的浮栅不包含载流子，如果存储单元101存储逻辑值1，则反之。

在读取操作中，读取信号READ为一个有效脉冲宽度为T2的脉冲信号。读取信号READ的有效脉冲宽度T2通常仅需微秒量级。在读取信号READ的高电平期间，开关S1和S2导通，从而将读取电路103与存储单元101之间相连接。晶体管MN5的栅极为低电平从而断开，使得晶体管MN3和MN4的栅极与晶体管MN3的漏极电压相等，读取电路103处于工作状态。如果存储单元101预先存储逻辑值0，则存储晶体管MP1的源漏电流IDS1，将远大于存储晶体管MP2的源漏电流IDS2。晶体管MN3和MN4的栅极为高电平从而导通，节点A经由导通的晶体管MN4接地，从而为低电平。如果存储单元101预先存储逻辑值1，则存储晶体管MP1的源漏电流IDS1，将远小于存储晶体管MP2的源漏电流IDS2。晶体管MN3和MN4的栅极为低电平从而断开，节点A经由导通的存储晶体管MP2连接至电源电压VPP，从而为高电平。

复位和锁存电路104保持节点A的中间电压Va的电平。即使在读取信号READ的高电平期间之后，复位和锁存电路104的输出信号OUTPUT仍然维持表示存储单元101中存储的逻辑值的相应电平。

根据该实施例的OTP存储电路，在写入操作中，通过两个写入信号W0和W1的选择，分别改变两个不同的存储晶体管浮栅的载流子状态，从而表示不同的逻辑值。在读取操作中，采用两个存储晶体管的双端输入方式获取逻辑值并进行锁存。因而，该OTP存储电路利用简单的电路获得了可靠的输出信号，并且响应速度快。

在上述的OTP存储电路由于在写入操作和读取操作中均采用脉冲信号，只需要工作很短的持续时间。因此，可以有效地减小该部分电路的功耗，并保护存储晶体管MP1和MP2，时间短，损耗小。

图4示出根据本发明的第二实施例的OTP存储电路200的示意性电路图。与根据第一实施例的OTP存储电路100不同，根据第二实施例的OTP存储电路200采用的编程电压高于读取电压。

如图4所示，OTP存储电路200采用两个电源电压VPP1和VPP2，并且包括或门I2和选择电路105，用于在写入操作和读取操作中选择不同的电源电压。或门I2的第一输入端接收写入信号W0，第二输入端接收写入信号W1，输出端与选择电路104的输入端相连接。选择电路105从两个电源电压VPP1和VPP2选择其一用于OTP存储电路200的供电。例如，在读取操作中，写入信号W0和W1均保持低电平，或门的输出信号为低电平，从而选择正常的电源电压VPP1。在写入操作中，只要写入信号W0或W1其中一个变为高电平有效状态，则选择较高的电源电压VPP2作为工作电压。

根据第二实施例的OTP存储电路200的其他方面与根据第一实施例的OTP存储电路100相同。

在根据第二实施例的OTP存储电路200中，采用抬高的编程电压是有利的，因为可以确保在存储晶体管MP1或MP2的源漏极电压VDS较大，使得沟道载流子可以激发到浮栅，从而存储逻辑值。

图5示出根据本发明的第二实施例的OTP存储电路200的写入操作的时序图。

如上所述，在写入操作中，为了写入逻辑值0或1，写入信号W0或W1中的一个为有效脉冲宽度T1的脉冲信号，另一个保持低电平。在有效脉冲宽度T1期间，或门I2的输出信号为高电平，从而选择电源电压VPP2作为编程电压。如图5所示，用作编程电压的电源电压VPP2高于用于读取操作的电源电压VPP1。也即，在写入操作中，将电源电压抬高至VPP2。

图6示出根据本发明的第三实施例的OTP存储电路300的示意性电路图。与根据第一实施例的OTP存储电路100不同，根据第三实施例的OTP存储电路300采用晶体管MP3和MP4代替开关S1和S2，并且包括相应的偏置电路106。

如图6所示，晶体管MP3连接在存储晶体管MP1和晶体管MN3之间，晶体管MP4连接在存储晶体管MP2和晶体管MN4之间。晶体管MP3和MP4例如为N型MOSFET。偏置电路106的输入端接收读取信号READ，第一输出端B连接到晶体管MP3和MP4二者的栅极，第二输出端G连接至晶体管MP3的漏极。

在写入操作中，偏置电路106的第一输出端B提供偏置电压Vbias，第二输出端G接地。由于栅源极的反向偏置电压小于晶体管的阈值电压，晶体管MP3和MP4均断开。偏置电路106的第二输出端接地，晶体管MN3和MN4均断开，从而在写入操作中禁用读取电路103。

在读取操作中，偏置电路106的第一输出端B提供偏置电压Vbias，第二输出端G与地之间断开。由于栅源极的反向偏置电压大于晶体管的阈值电压，晶体管MP3和MP4均导通。偏置电路106的第二输出端与地之间断开，在写入操作中启用读取电路103，使得读取电路103的输出信号与存储单元101存储的逻辑值相一致。

根据第三实施例的OTP存储电路300的其他方面与根据第一实施例的OTP存储电路100相同。

在根据第三实施例的OTP存储电路300中，采用晶体管MP3和MP4代替开关S1和S2是有利的。由于晶体管MP3和MP4自身的可以利用偏置电压Vbias调节的源漏电压，在读写切换时，可以减小存储晶体管MP1和MP2的耐压要求。

图7示出在图6的OTP存储电路中使用的偏置电路106的一个示例。偏置电压106包括反相器I1、晶体管MP5、MP6、MN5和MN6、以及电阻R1。晶体管MP5和MP6例如为P型MOSFET，晶体管MN5和MN6例如为N型MOSFET。

晶体管MP5、电阻R1和晶体管MN6依次串联连接在电源电压VPP和地VSS之间。晶体管MP6的漏极连接至晶体管MP5的栅极，其源极连接至电源电压VPP。晶体管MP6和MN6的栅极共同接收读取电压READ。晶体管MP6的漏极还与偏置电路106的第一输出端B相连接以提供偏置电压Vbias。

反相器I1的输入端接收读取信号READ，其输出端连接至晶体管MN5的栅极。晶体管MN5的源极接地，其漏极与偏置电路106的第二输出端G相连接。

在写入操作中，读取信号READ为低电平，因此，晶体管MP6导通，晶体管MN6断开。由于晶体管MP6导通，在晶体管MP6的漏极产生偏置电压Vbias。由于栅源极的反向偏置电压小于晶体管的阈值电压，因此晶体管MP5、MP3和MP4均断开。同时，非门I1的输出端为高电平，因此，晶体管MN5导通，使得偏置电路106的第二输出端G接地，从而禁用读取电路103。

在读取操作中，读取信号READ为从低电平转换为高电平，因此，晶体管MP6断开。晶体管MN6导通，从而与电阻R1一起组成晶体管MP5的放电路径，使得晶体管MP5的栅极电压减小。由于栅源极的反向偏置电压大于晶体管的阈值电压，因此晶体管MP5、MP3和MP4导通。同时，非门I1的输出端为低电平，因此，晶体管MN5断开，使得偏置电路106的第二输出端与地之间断开，从而使能读取电路103。

图8示出在图1、4和6的OTP存储电路中使用的复位和锁存电路104的一个示例。所述复位和锁存电路104包括非门I3和I4、或非门I5和传送门I6。

非门I3和I4串联连接在节点A和输出端OUTPUT之间，其中非门I3的输入端接收中间电压Va，非门I4的输出端提供输出信号。或非门I5的第一输入端连接至非门I3和I4之间的中间节点，第二输入端接入上电复位信号POR。传送门I6连接在节点A和或非门I5的输出端之间。

如上所述，读取信号READ为一个有效脉冲宽度T2的脉冲信号。当读取信号READ为高电平时，传送门I6不能通过。当读取信号READ为低电平时，传送门I6则能通过。在有效脉冲宽度T2之后，读取信号READ从高电平转换成低电平。

如果节点A的中间电压Va为高电平，则或非门I5的第一输入端和第二输入端的信号均为低电平，从而在或非门I5的输出端产生的输出信号为高电平。即使在有效脉冲宽度T2之后，或非门I5的输入信号经传送门I6将中间电压Va维持为高电平。

如果节点A的中间电压Va为低电平，则或非门I5的第一输入端的信号为高电平，第二输入端的信号为低电平，从而在或非门I5的输出端产生的输出信号为低电平。即使在有效脉冲宽度T2之后，或非门I5的输入信号经传送门I6将中间电压Va维持为低电平。因此，非门I3和I4、或非门I5和传送门I6共同作为锁存电路，在上电期间锁存读取操作中的输入信号。

上电复位信号POR与电源电压VPP的数值有关。当电源电压VPP开始升高时，POR给出一个尖脉冲信号，如图9所示。此时，读取信号READ为低电平，传送门I6可通过。因此，或非门I5的第一输入端和第二输入端的信号均为高电平，通过非门I3和I4、或非门I5和传送门I6构成的逻辑电路，将中间电压Va维持为低电平。因此，非门I3和I4、或非门I5和传送门I6共同作为复位电路，保证每次OTP电路开始编程前，输出端信号被复位清零。

图10示出包含OTP存储电路的芯片系统的示意性框图。

在该芯片系统中，OTP存储电路阵列11包括多个的OTP单元(Multiple OTPCircuit Cells)。每个OTP单元例如为根据上述实施例的OTP电路。

该芯片系统从外部管脚获取外部电源电压VIN。在编程操作中作为编程电压，以保证存储晶体管写入数据的可靠性。在正常工作阶段，采用低压差线性稳压器12从外部电源电压VIN产生内部电源电压。OTP存储电路阵列11的第一电源电压VPP1和第二电源电压VPP2分别对应于内部电源电压和外部电源电压。在编程操作时，OTP存储电路阵列11接到外部管脚(External Supply)，在正常工作，OTP存储电路阵列11则由内部LDO电压调节器12供电，以免外部电源噪声影响同时也可应用于外部高压供电时的芯片场合。

该芯片系统通过通信接口(通信I/O)14，将需要编程的数据传入OTP存储电路阵列11的多个OTP单元。在编程完成后，存储数据会输出到专门的寄存器(Registers)15保存。然后，根据需要，将存储数据提供给模拟电路(Analog Section)16使用。可选地，还可以将存储数据返回通信接口(通信I/O)14，以便检验存储数据正确与否。

该芯片系统仅仅作为示例。实际上，根据上述实施例的OTP存储电路可应用在各种高密度集成电路中，用于模拟参数编程等。

在上述各个实施例描述了具体电路和特定类型的晶体管，例如N型MOSFET和P型MOSFET的示例。然而，本领域的人员可以理解，在一次编程存储电路中使用的晶体管不限于特定类型。例如，在作为选择晶体管或开关管时，N型MOSFET和P型MOSFET可以互相替换，仅需要修改反转源极和漏极的连接及提供合适的偏置电压即可。此外，虽然描述存储晶体管为P型MOSFET，在写入操作中激发的载流子为空穴，然而，本领域的技术人员能够理解，存储晶体管也可以为N型MOSFET，在写入操作中激发的载流子为电子。在本申请中，采用晶体管统称不同类型的晶体管，所述晶体管具有第一电流端、第二电流端和控制端，在导通状态，电流从第二电流端流至第一电流端。例如，针对N型MOSFET，第一电流端和第二电流端分别指源极和漏极，针对P型MOSFET，第一电流端和第二电流端分别指漏极和源极。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (18)

1.一种一次编程存储电路，包括：

存储单元，包括具有浮栅的第一存储晶体管和第二存储晶体管，分别用于存储不同的第一逻辑值和第二逻辑值；

写入电路，包括第一晶体管和第二晶体管，分别与第一存储晶体管和第二存储晶体管相连接，用于分别对第一存储晶体管和第二存储晶体管进行编程；

读取电路，包括第三晶体管和第四晶体管，用于将所述存储单元的第一逻辑值和第二逻辑值转换成不同电平的输出信号；以及

第一开关和第二开关，分别连接在第一存储晶体管和第三晶体管之间以及第二存储晶体管和第四晶体管之间，用于在写入操作中断开存储单元和读取电路，以及在读取操作中连接存储单元和读取电路；

其中，所述第三晶体管和第四晶体管的控制端共同连接至所述第三晶体管的第二电流端且第一电流端共同接地，以在所述第四晶体管的第二电流端提供所述读取电路的输出信号；

所述第一晶体管的控制端接收第一写入信号，其第二电流端连接至所述第一存储晶体管的第一电流端，其第一电流端接地；

所述第二晶体管的控制端接收第二写入信号，其第二电流端连接至所述第二存储晶体管的第一电流端，其第一电流端接地。

2.根据权利要求1所述的一次编程存储电路，其中，所述第一存储晶体管和所述第二存储晶体管的第二电流端共同连接至电源电压，所述第三晶体管的第二电流端经由第一开关连接至所述第一存储晶体管的第一电流端，所述第四晶体管的第二电流端经由第二开关连接至所述第二存储晶体管的第一电流端。

3.根据权利要求2所述的一次编程存储电路，还包括：

或门，所述或门的第一输入端和第二输入端分别接收第一写入信号和第二写入信号；以及

选择电路，所述选择电路的输入端连接至所述或门的输出端，从而在写入操作期间从多个电源电压中选择一个作为编程电压。

4.根据权利要求2所述的一次编程存储电路，还包括复位和锁存电路，用于在上电时复位所述读取电路的输出信号，以及在读取操作后锁存所述读取电路的输出信号。

5.根据权利要求4所述的一次编程存储电路，其中，所述复位和锁存电路包括：

第一非门和第二非门，串联连接在所述第四晶体管的第二电流端和输出端之间；

或非门，所述或非门的第一输入端连接至第一非门和第二非门的中间节点，第二输入端接收上电复位信号；以及

传送门，连接在所述或非门的输出端和所述第四晶体管的第二电流端之间。

6.根据权利要求2所述的一次编程存储电路，其中，所述第一开关和所述第二开关分别为第五晶体管和第六晶体管，以及，所述一次编程电路还包括偏置电路，用于在写入操作期间断开第五晶体管和第六晶体管，以及在读取操作期间导通第五晶体管和第六晶体管。

7.根据权利要求6所述的一次编程存储电路，其中，所述偏置电路在写入操作中禁用所述读取电路，以及在读取操作中使能所述读取电路。

8.根据权利要求7所述的一次编程存储电路，其中，所述偏置电路包括：

第七晶体管、电阻和第八晶体管，依次串联连接在电源电压和地之间，其中所述第八晶体管的控制端接收读取信号；

第九晶体管，所述第九晶体管的控制端接收读取信号，其第二电流端连接至电源电压，其第一电流端连接至所述第七晶体管、第五晶体管和第六晶体管的控制端；

第十晶体管，所述第十晶体管的第二电流端连接至所述第三晶体管和所述第四晶体管的控制端，其第一电流端接地；

第三非门，将读取信号的反相信号提供于所述第十晶体管的控制端。

9.根据权利要求2所述的一次编程存储电路，其中，所述第一开关和所述第二开关分别为P型MOSFET，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管分别为N型MOSFET，以及

其中所述P型MOSFET的控制端、第一电流端和第二电流端分别为栅极、漏极和源极，所述N型MOSFET的控制端、第一电流端和第二电流端分别为栅极、源极和漏极。

10.根据权利要求8所述的一次编程存储电路，其中，所述第七晶体管和所述第九晶体管分别为P型MOSFET，所述第八晶体管、所述第十晶体管分别为N型MOSFET，以及

其中所述P型MOSFET的控制端、第一电流端和第二电流端分别为栅极、漏极和源极，所述N型MOSFET的控制端、第一电流端和第二电流端分别为栅极、源极和漏极。

11.一种用于根据权利要求1所述的一次编程存储电路的操作方法，包括：

如果写入第一逻辑值，则第一写入信号为第一脉冲宽度的脉冲信号，第二写入信号维持低电平，以及

如果写入第二逻辑值，则第一写入信号维持低电平，第二写入信号为第一脉冲宽度的脉冲信号。

12.根据权利要求11所述的方法，其中，在写入操作期间，从多个电源电压中选择一个作为编程电压，所述编程电压大于正常的电源电压。

13.根据权利要求11所述的方法，其中，所述第一开关和所述第二开关分别为第五晶体管和第六晶体管，所述方法包括：

在写入操作期间断开第五晶体管和第六晶体管，以及

在读取操作期间导通第五晶体管和第六晶体管。

14.根据权利要求13所述的方法，其中，在写入操作期间将第三晶体管和第四晶体管的控制端接地，以及在读取操作期间，将第三晶体管和第四晶体管的控制端与地断开。

15.根据权利要求11所述的方法，其中，在读取操作期间，所述第四晶体管的第二电流端提供所述读取电路的输出信号。

16.根据权利要求15所述的方法，其中，在读取操作期间，如果所述存储单元已经存储第一逻辑值，则所述第四晶体管导通，从而将所述第四晶体管的第二电流端接地，以及，

如果所述存储单元已经存储第二逻辑值，则所述第四晶体管断开，经由所述第二存储晶体管和所述第二开关将所述第四晶体管的第二电流端连接至电源电压。

17.根据权利要求15所述的方法，还包括在上电时复位所述第四晶体管的第二电流端的输出信号。

18.根据权利要求15所述的方法，还包括在读取操作后锁存所述第四晶体管的第二电流端的输出信号。

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