JP5667946B2

JP5667946B2 - ハイサイドスイッチ回路

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Inventors: 藤友貴佐; 見博幸鶴
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Description

本発明の実施形態は、ハイサイドスイッチ回路に関する。

従来、例えば、車載用の電源回路の出力をスイッチングするハイサイドスイッチ回路がある。

特開平３−２８３８０４

所定のスイッチング動作を実行しつつ、破壊耐性を向上することが可能なハイサイドスイッチ回路を提供する。

実施例に従ったハイサイドスイッチ回路は、電源電圧をスイッチングして出力するハイサイドスイッチ回路である。ハイサイドスイッチ回路は、電源電圧が印加される電源端子に一端が接続された第１の出力ＭＯＳトランジスタを備える。ハイサイドスイッチ回路は、前記第１の出力ＭＯＳトランジスタの他端に一端が接続され、電圧出力端子に他端が接続された第２の出力ＭＯＳトランジスタを備える。ハイサイドスイッチ回路は、前記第１の出力ＭＯＳトランジスタに流れる電流を検出し、この検出結果に基づいた検出信号を出力する電流検出回路を備える。ハイサイドスイッチ回路は、前記第１の出力ＭＯＳトランジスタが線形領域で動作するように、前記第１の出力ＭＯＳトランジスタのゲートに第１の制御電圧を印加する第１のゲートドライバを備える。ハイサイドスイッチ回路は、前記第２の出力ＭＯＳトランジスタが線形領域で動作するように、前記第２の出力ＭＯＳトランジスタのゲートに第２の制御電圧を印加する第２のゲートドライバを備える。前記第１のゲートドライバは、前記検出信号に応じて、前記第１の出力ＭＯＳトランジスタに流れる電流が予め設定された閾値を超えた場合に、前記第１の出力ＭＯＳトランジスタに流れる電流が制限されるように、前記第１の出力ＭＯＳトランジスタのゲートに前記第１の制御電圧を印加する。

図１は、第１の比較例に係るハイサイドスイッチ回路１００Ｘの回路構成を示す回路図である。図２は、比較例２に係るハイサイドスイッチ回路１００Ｙの回路構成を示す回路図である。図３は、第３の比較例に係るハイサイドスイッチ回路１００Ｚの回路構成を示す回路図である。図４は、実施例１に係るハイサイドスイッチ回路１００の構成を示すブロック図である。図５は、図４に示すハイサイドスイッチ回路１００の各ブロックの具体的な回路構成の一例を示す図である。図６は、図５に示す電流検出回路６のさらに具体的な回路構成の一例を示す図である。

（比較例）
以下、実施例の比較対象となる比較例について説明する。

例えば、車載用に適用される回路製品に対しては、地絡試験が実施される。

この地絡試験とは、回路製品の出力を接地に短絡した状態で電源を入れる、若しくは電源を入れた状態で回路製品の出力を接地に短絡する試験である。この地絡試験の厳しい条件の下でも、車載用に適用される回路製品は、破壊しないことが要求される。

ここで、図１は、第１の比較例に係るハイサイドスイッチ回路１００Ｘの回路構成を示す回路図である。

図１に示すように、ハイサイドスイッチ回路１００Ｘは、カスコード構造を有さない。

このハイサイドスイッチ回路１００Ｘにおいては、電源端子１と出力端子間にかかる全ての電圧がＤＭＯＳ（ＤｏｕｂｌｅｄｉｆｆｕｓｅｄＭＯＳ）トランジスタＭ１ａのドレインとソース間に掛かることとなる。このため、電源端子１に高電圧が加わるＬＤＴ（ＬｏａｄＤｕｍｐＴｅｓｔ）ではＭ１ａのドレインソース間の耐圧で破壊耐量が決定される。

また、ＤＭＯＳトランジスタにおいても、寄生バイポーラトランジスタ動作による２次降伏現象が発生する事が知られている。許容損失Ｐｄはドレイン−ソース間電圧とドレイン電流の積で示されるが、二次降伏現象のため、高いドレインソース電圧の領域においては、低いドレインソース電圧の領域よりも許容損失がより小さくなる。

すなわち、カスコード構造を有さないハイサイドスイッチ回路１００Ｘは、この２次降伏現象により、大きなドレイン−ソース間電圧が掛かった時に許容損失が低下し、破壊に繋がる可能性が高い。

次に、カスコード構成を有する第２の比較例に係るハイサイドスイッチ回路について説明する。図２は、比較例２に係るハイサイドスイッチ回路１００Ｙの回路構成を示す回路図である。

図２に示すハイサイドスイッチ回路１００Ｙは、２つのＤＭＯＳトランジスタＭ１ａ、Ｍ２ａのゲートとソース間の電圧を適当な値に固定し駆動している。

このハイサイドスイッチ回路１００Ｙの構造に対して、地絡試験を実施した時、ＤＭＯＳトランジスタＭ２ａのゲート電圧が固定されている状態でソースが接地に短絡されることになる。すなわち、ＤＭＯＳトランジスタＭ２ａのドレインとソース間に大きな電圧が掛かる。

ここで、ＤＭＯＳトランジスタは、ＳＯＡ（ＳａｆｅＯｐｅｒａｔｉｎｇＡｒｅａ）カーブを考慮すると、ドレインとソース間の電圧が大きいほどより少ない電流で破壊に至る。ＤＭＯＳトランジスタＭ１ａ、Ｍ２aをカスコード接続してはいるが、出力端子を地絡した場合に、ＤＭＯＳトランジスタＭ１aのドレインソース間電圧は小さいまま、ＤＭＯＳトランジスタＭ２aのドレインソース間電圧は大きくなるという事になり、ＤＭＯＳトランジスタＭ１a、Ｍ２aに流れる電流は同一である事から、ＤＭＯＳトランジスタＭ１aよりもＤＭＯＳトランジスタＭ２aで発生する損失が大きくなり、カスコード化したとしても、地絡時の損失が均等に分けられるわけではないという問題がある。

したがって、地絡試験によりＤＭＯＳトランジスタＭ２ａのドレインとソース間に大きな電圧が掛かり、ＤＭＯＳトランジスタＭ２ａが破壊してしまう可能性が高い。

次に、カスコード構成を有する第３の比較例に係るハイサイドスイッチ回路について説明する。図３は、第３の比較例に係るハイサイドスイッチ回路１００Ｚの回路構成を示す回路図である。

図３を示すハイサイドスイッチ回路１００Ｚは、破壊耐量を高めるために、ＤＭＯＳトランジスタＭ２ａのゲートを基準電圧Ｖｒｅｆで固定し、ＤＭＯＳトランジスタＭ２ａのソース電位を電源電圧のほぼ２分の１となるように固定している。

ハイサイドスイッチ回路１００Ｚの場合、上下のＤＭＯＳトランジスタＭ１ａ、Ｍ２ａのドレインとソース間の電圧は、ほぼ等しくなる。このため、破壊耐量を高めることが可能である。

しかし、このハイサイドスイッチ回路１００Ｚは、通常動作時も、同様にＤＭＯＳトランジスタＭ２ａのソース電位を電源電圧のほぼ２分の１となるように固定されてしまう。すなわち、このハイサイドスイッチ回路１００ｚは、通常動作時、出力は低下してしまい、要求される機能を満足することができない。

以上のように、比較例に係るハイサイドスイッチ回路１００Ｘないし１００Ｚでは、所定のスイッチング動作を実行しつつ、破壊耐性を向上することができない問題がある。

そこで、以下の各実施例では、所定のスイッチング動作を実行しつつ、破壊耐性を向上することが可能なハイサイドスイッチ回路について提案する。

以下、各実施例について、図面に基づいて説明する。

図４は、実施例１に係るハイサイドスイッチ回路１００の構成を示すブロック図である。

図４に示すように、ハイサイドスイッチ回路１００は、電源端子１と、電圧出力端子２と、第１のゲートドライバ４と、第２のゲートドライバ５と、電流検出回路６と、第１のクランプ回路７と、第２のクランプ回路８と、制御回路９と、第１の出力ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２の出力ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、を備える。

電源端子１は、電源（図示せず）が接続され、この電源から電源電圧Ｖｃｃが供給されるようになっている。

電圧出力端子２は、負荷（図示せず）が接続されるようになっている。

第１の出力ＭＯＳトランジスタＭ１は、電源電圧Ｖｃｃが印加される電源端子１に一端（ソース）が接続されている。この第１の出力ＭＯＳトランジスタＭ１は、例えば、ＤＭＯＳトランジスタである。

第２の出力ＭＯＳトランジスタＭ２は、第１の出力ＭＯＳトランジスタＭ１の他端（ドレイン）に一端（ソース）が接続され、電圧出力端子２に他端（ドレイン）が接続されている。この第２の出力ＭＯＳトランジスタＭ２は、例えば、ＤＭＯＳトランジスタである。

なお、この第２の出力ＭＯＳトランジスタＭ２のサイズは、例えば、第１の出力ＭＯＳトランジスタＭ１のサイズと等しくなるように設定されている。

電流検出回路６は、第１の出力ＭＯＳトランジスタＭ１に流れる電流を検出し、この検出結果に基づいた検出信号Ｓｄを出力するようになっている。例えば、電流検出回路６は、第１の出力ＭＯＳトランジスタＭ１に流れる電流が予め設定された閾値を超えたか否かの結果に基づいて、異なる検出信号Ｓｄを出力する。

第１のゲートドライバ４は、第１の出力ＭＯＳトランジスタＭ１が線形領域で動作するように、第１の出力ＭＯＳトランジスタＭ１のゲートに第１の制御電圧を印加するようになっている。

また、第１のゲートドライバ４は、検出信号Ｓｄに応じて、第１の出力ＭＯＳトランジスタＭ１に流れる電流が予め設定された閾値を超えた場合に、第１の出力ＭＯＳトランジスタＭ１に流れる電流が制限されるように、第１の出力ＭＯＳトランジスタＭ１のゲートに第１の制御電圧を印加する。

第２のゲートドライバ５は、第２の出力ＭＯＳトランジスタＭ２が線形領域で動作するように、第２の出力ＭＯＳトランジスタＭ２のゲートに第２の制御電圧を印加するようになっている。この第２のゲートドライバ５は、例えば、該第２の制御電圧を電源電圧Ｖｃｃの２分の１に設定する。

第１のクランプ回路７は、第１の出力ＭＯＳトランジスタＭ１の一端（ソース）とゲートとの間に接続されている。この第１のクランプ回路７は、第１の出力ＭＯＳトランジスタＭ１の一端（ソース）とゲートとの間の電圧を、第１の出力ＭＯＳトランジスタＭ１のゲート耐圧を超えないように、クランプするようになっている。

第２のクランプ回路８は、第２の出力ＭＯＳトランジスタＭ２の一端（ソース）とゲートとの間に接続されている。この第２のクランプ回路８は、第２の出力ＭＯＳトランジスタＭ２の一端（ソース）とゲートとの間の電圧を、第２の出力ＭＯＳトランジスタのゲート耐圧を超えないようにクランプするようになっている。

制御回路９は、第１および第２のゲートドライバ４、５の動作を、第１、第２の制御信号Ｓ１、Ｓ２により、制御するようになっている。

例えば、制御回路９は、スタンバイ時は、第１の制御信号Ｓ１により第１のゲートドライバ４を制御して、第１の出力ＭＯＳトランジスタＭ１をオフさせるとともに、第２の制御信号Ｓ２により第２のゲートドライバ５を制御して、第２の出力ＭＯＳトランジスタＭ２をオフさせる。

これにより、電源端子１と電圧出力端子２との間が遮断され、電源電圧Ｖｃｃが電圧出力端子２から出力されない。

一方、制御回路９は、例えば、スタンバイが解除された時は、第１の制御信号Ｓ１により第１のゲートドライバ４を制御して、第１の出力ＭＯＳトランジスタＭ１をオン（線形領域で動作）させるとともに、第２の制御信号Ｓ２により第２のゲートドライバ５を制御して、第２の出力ＭＯＳトランジスタＭ２をオン（線形領域で動作）させる。

これにより、電源端子１と電圧出力端子２との間が導通され、電源電圧Ｖｃｃが電圧出力端子２から出力される。

なお、この制御回路９は、ハイサイドスイッチ回路１００の外部に設けられていてもよい。

このように、ハイサイドスイッチ回路１００は、電源端子１に供給された電源電圧Ｖｃｃを、カスコード接続された２つのＭＯＳトランジスタＭ１、Ｍ２によりスイッチングして、電圧出力端子２に出力するようになっている。

ここで、図５は、図４に示すハイサイドスイッチ回路１００の各ブロックの具体的な回路構成の一例を示す図である。

図５に示すように、第１のクランプ回路７は、例えば、第１の出力ＭＯＳトランジスタＭ１の一端（ソース）にカソードが接続され、第１の出力ＭＯＳトランジスタＭ１のゲートにアノードが接続された第１のツェナ−ダイオードＤ１を含む。

また、第２のクランプ回路８は、例えば、第２の出力ＭＯＳトランジスタＭ２の一端（ソース）にカソードが接続され、第２の出力ＭＯＳトランジスタＭ２のゲートにアノードが接続された第２のツェナ−ダイオードＤ２を含む。

電流検出回路６は、検出抵抗６ａと、検出ＭＯＳトランジスタ６ｂと、基準電圧生成回路６ｃと、コンパレータ６ｄと、を有する。

検出抵抗６ａは、電源端子１に一端が接続されている。

検出ＭＯＳトランジスタ６ｂは、検出抵抗６ａの他端に一端が接続され、第１の出力ＭＯＳトランジスタＭ１の他端に他端が接続され、第１の出力ＭＯＳトランジスタＭ１のゲートにゲートが接続されている。

なお、この検出ＭＯＳトランジスタ６ｂは、ここでは、第１の出力ＭＯＳトランジスタＭ１と同じ導電型（すなわち、ｐＭＯＳトランジスタ）である。また、検出ＭＯＳトランジスタ６ｂは、例えば、第１の出力ＭＯＳトランジスタＭ１と同じ閾値電圧を有する。また、検出ＭＯＳトランジスタ６ｂのサイズは、検出のための消費電流を低減するために、第１の出力ＭＯＳトランジスタＭ１のサイズよりも小さく設定されている。

基準電圧生成回路６ｃは、電源端子１の電圧（電源電圧Ｖｃｃ）よりも所定値だけ低い基準電圧Ｖｒｅｆを生成するようになっている。

コンパレータ６ｄは、基準電圧Ｖｒｅｆと、検出抵抗６ａの他端と検出ＭＯＳトランジスタ６ｂの一端との間の検出電圧Ｖｄと、を比較し、この比較結果に応じた検出信号Ｓｄを出力するようになっている。

ここで、第１の出力ＭＯＳトランジスタＭ１に流れる電流に応じて、検出ＭＯＳトランジスタ（検出抵抗６ａ）に流れる電流も変化する。すなわち、第１の出力ＭＯＳトランジスタＭ１に流れる電流に応じて、検出電圧Ｖａも変化する。したがって、検出電圧Ｖｄを検出することにより、間接的に第１の出力ＭＯＳトランジスタＭ１に流れる電流を検出することができる。

そこで、基準電圧Ｖｒｅｆを既述の該閾値に基づいた値に設定する。これにより、基準電圧Ｖｒｅｆと検出電圧Ｖｄとを比較することにより、間接的に、該閾値と第１のＭＯＳトランジスタＭ１に流れる電流とを比較することができる。

すなわち、このコンパレータ６が出力する検出信号Ｓｄは、間接的に、該閾値と第１のＭＯＳトランジスタＭ１に流れる電流とを比較した結果を含む。

例えば、第１の出力ＭＯＳトランジスタＭ１に流れる電流が該閾値よりも大きい場合は、検出電圧Ｖｄが基準電圧Ｖｒｅｆより低くなる。一方、第１の出力ＭＯＳトランジスタＭ１に流れる電流が該閾値よりも小さい場合は、検出電圧Ｖｄが基準電圧Ｖｒｅｆより高くなる。

また、図５に示すように、第１のゲートドライバ４は、第１のダイオード４ａと、第１のスイッチ回路４ｂと、第２のスイッチ回路４ｃと、第１の定電流源４ｄと、を有する。

第１のダイオード４ａは、電源端子１と第１の出力ＭＯＳトランジスタＭ１のゲートとの間で順方向接続されている。

第１のスイッチ回路４ｂは、電源端子１と第１の出力ＭＯＳトランジスタＭ１のゲートとの間で第１のダイオードと直列に接続されている。この第１のスイッチ回路４ｂは、コンパレータ６ｄが出力する検出信号Ｓｄによりオン／オフが制御される。

例えば、第１のスイッチ回路４ｂは、第１の出力ＭＯＳトランジスタＭ１に流れる電流が予め設定された閾値を超えた場合、検出信号Ｓｄによりオンし、一方、第１の出力ＭＯＳトランジスタＭ１に流れる電流が予め設定された閾値を超えない場合は、検出信号Ｓｄによりオフする。

第１の定電流源４ｄは、第１の出力ＭＯＳトランジスタＭ１のゲートと接地との間に接続され、定電流を流すようになっている。

第２のスイッチ回路４ｃは、第１の出力ＭＯＳトランジスタＭ１のゲートと接地との間で、第１の定電流源４ｄと直列に接続されている。この第２のスイッチ回路４ｃは、オン／オフが制御回路９により制御されるようになっている。

なお、スタンバイ時、第２のスイッチ回路４ｃは、第１の制御信号Ｓ１により、オフする。一方、スタンバイが解除された時（通常動作時、地絡試験時）、第２のスイッチ回路４ｃは、第１の制御信号Ｓ１により、オンする。

また、図５に示すように、第２のゲートドライバ５は、第１の分圧抵抗５ａと、第２の分圧抵抗５ｂと、第１のダイオード５ｃと、第２のダイオード５ｄと、保護抵抗５ｅと、第３のスイッチ回路５ｆと、を有する。

第１の分圧抵抗５ａは、電源端子１に（第３のスイッチ回路５ａを介して）一端が接続され、第２の出力ＭＯＳトランジスタＭ２のゲートに（第１のダイオード５ｃ、保護抵抗５ｅを介して）他端が接続されている。

第２の分圧抵抗５ｂは、第１の分圧抵抗の他端に一端が接続され、接地に他端が接続されている。

第１のダイオード５ｃは、第１の分圧抵抗５ａの他端にアノードが接続されている。

第２のダイオード５ｄは、第１のダイオード５ｃのカソードにアノードが接続され、第２の分圧抵抗５ｂの一端にカソードが接続されている。

保護抵抗５ｅは、第１のダイオード５ｃのカソードに一端が接続され、第２の出力ＭＯＳトランジスタＭ２のゲートに他端が接続されている。

第３のスイッチ回路５ｆは、電源端子１と第１の分圧抵抗５ａの一端との間に接続されている。この第３のスイッチ回路５ｆは、オン／オフが制御回路９により制御されるようになっている。

なお、スタンバイ時、第３のスイッチ回路５ｆは、第２の制御信号Ｓ２により、オフする。一方、スタンバイが解除された時（通常動作時、地絡試験時）、第３のスイッチ回路５ｆは、第１の制御信号Ｓ２により、オンする。

ここで、図６は、図５に示す電流検出回路６のさらに具体的な回路構成の一例を示す図である。

図６に示すように、コンパレータ６ｄは、第１のバイポーラトランジスタＴｒ１と、第２のバイポーラトランジスタＴｒ２と、第３のバイポーラトランジスタＴｒ３と、第４のバイポーラトランジスタＴｒ４と、第５のバイポーラトランジスタＴｒ５と、第１の抵抗ｒ１と、第２の抵抗ｒ２と、第３の抵抗ｒ３と、を有する。

第１のバイポーラトランジスタＴｒ１は、基準電圧Ｖｒｅｆが一端（エミッタ）に印加されている。

第２のバイポーラトランジスタＴｒ２は、検出抵抗６ａの他端に一端（エミッタ）が接続され、第１のバイポーラトランジスタＴｒ１の制御端子（ベース）に制御端子（ベース）が接続されている。この第２のバイポーラトランジスタＴｒ２は、ダイオード接続されている。

すなわち、これらの第１のバイポーラトランジスタＴｒ１および第２のバイポーラトランジスタＴｒ２は、第１のカレントミラー回路Ｃ１を構成する。

例えば、第１のバイポーラトランジスタＴｒ１のサイズは、第２のバイポーラトランジスタＴｒ２のサイズと等しくなるように設定されている。

第３のバイポーラトランジスタＴｒ３は、第１のバイポーラトランジスタＴｒ１の他端（コレクタ）に（第１の抵抗ｒ１を介して）一端（コレクタ）が接続され、接地に他端（エミッタ）が接続され、第２のカレントミラー回路Ｃ２を構成する。

第４のバイポーラトランジスタＴｒ４と、第２のバイポーラトランジスタＴｒ２の他端（コレクタ）に（第２の抵抗ｒ２を介して）一端（コレクタ）が接続され、第３のバイポーラトランジスタＴｒ３の制御端子（ベース）に制御端子（ベース）が接続されている。この第４のバイポーラトランジスタＴｒ４は、ダイオード接続されている。
すなわち、これらの第３のバイポーラトランジスタＴｒ３および第４のバイポーラトランジスタＴｒ４は、第２のカレントミラー回路Ｃ２を構成する。

例えば、第３のバイポーラトランジスタＴｒ３のサイズは、第４のバイポーラトランジスタＴｒ４のサイズと等しくなるように設定されている。

第５のバイポーラトランジスタＴｒ５は、検出信号Ｓｄを出力する端子に一端が接続され、接地に他端が接続され、第３のバイポーラトランジスタＴｒ３の他端に制御端子（ベース）が接続されている。

第１の抵抗ｒ１は、第１のバイポーラトランジスタＴｒ１の他端（コレクタ）と第３のバイポーラトランジスタＴｒ３の一端（コレクタ）との間に接続されている。

第２の抵抗ｒ２は、第２のバイポーラトランジスタＴｒ２の他端（エミッタ）と第４のバイポーラトランジスタＴｒ４の一端（コレクタ）との間に接続されている。

なお、例えば、第１の抵抗ｒ１の抵抗値は、第２の抵抗ｒ２の抵抗値と等しい。これにより、
第３の抵抗ｒ３は、第１のバイポーラトランジスタＴｒ１の他端（コレクタ）と第５のバイポーラトランジスタＴｒ５の制御端子（ベース）との間に接続されている。

また、図６に示すように、基準電圧生成回路６ｃは、基準抵抗Ｒｖと、基準定電流源Ｉｖと、を有する。

基準抵抗Ｒｖは、電源端子１に一端が接続されている。

基準定電流源Ｉｖは、基準抵抗Ｒｖの他端と接地との間に接続され、定電流を流すようになっている。

そして、基準電圧生成回路６ｃは、この基準抵抗Ｒｖと基準定電流源Ｉｖとの間の電圧を、基準電圧Ｖｒｅｆとして出力するようになっている。

ここで、以上のような構成を有するコンパレータ６の動作について説明する。

例えば、通常動作時、第１の出力ＭＯＳトランジスタＭ１に流れる電流が該閾値を超えていない場合、基準電圧Ｖｒｅｆよりも検出電圧Ｖｄが高くなる。これにより、第２のバイポーラトランジスタＴｒ２は、第１のバイポーラトランジスタＴｒ１よりやや多い電流を流す。

カレントミラー接続となっている第３のバイポーラトランジスタＴｒ３と第４のバイポーラトランジスタＴｒ４のエミッタ電流は等しい（既述のようにサイズが等しい場合）。

このため、第５のバイポーラトランジスタＴｒ５は、ベース電流が流れず、オフした状態となる。

その結果、コンパレータ出力である検出信号Ｓｄは、“Ｈｉｇｈ”レベルとなる。

一方、地絡試験時等、第１の出力ＭＯＳトランジスタＭ１に流れる電流が多くなる場合、検出ＭＯＳトランジスタ６ｂに流れる電流も多くなる。

そして、基準抵抗Ｒｖと検出抵抗６ａに発生する電圧降下が等しく（基準電圧Ｖｒｅｆと検出電圧Ｖｄとが等しく）なった時、第１のバイポーラトランジスタＴｒ１と第２のバイポーラトランジスタＴｒ２に流れる電流も等しくなる。

さらに、第１の出力ＭＯＳトランジスタＭ１に流れる電流が増加して該閾値を超えると、検出ＭＯＳトランジスタ６ａに流れる電流がさらに多くなる。これにより、基準電圧Ｖｒｅｆよりも検出電圧Ｖｄが低くなり、第２のバイポーラトランジスタＴｒ２に流れる電流が第１のバイポーラトランジスタＴｒ１に流れる電流よりも、小さくなる。

既述のように、第３のバイポーラトランジスタＴｒ３と第４のバイポーラトランジスタＴｒ４はカレントミラーを構成しており同じ電流が流れる。したがって、第５のバイポーラトランジスタＴｒ５のベースに余剰分の電流が流れ、第５のバイポーラトランジスタＴｒ５はオンする。

その結果、コンパレータ出力である検出信号Ｓｄは“Ｌｏｗ”レベルとなる。

なお、図６の例では、コンパレータ６を構成するトランジスタがバイポーラトランジスタである場合について説明した。しかし、コンパレータ６を構成するトランジスタがＭＯＳトランジスタであってもよい。この場合、制御端子がＭＯＳトランジスタのゲートに対応する。ＰＮＰ型バイポーラトランジスタがｐＭＯＳトランジスタにより代替され、ＮＰＮ型バイポーラトランジスタがｎＭＯＳトランジスタにより代替される。

次に、以上のような構成を有するハイサイドスイッチ回路１００の動作の一例およびその作用効果について説明する。

先ず、スタンバイが解除されると、第１、第２の制御信号Ｓ１、Ｓ２により、第２、第３のスイッチ回路４ｃ、５ｆがオンする。

そして、電流検出回路６は、第１の出力ＭＯＳトランジスタＭ１に流れる電流を検出し、第１の出力ＭＯＳトランジスタＭ１に流れる電流が予め設定された閾値を超えると、検出信号Ｓｄにより、第１のスイッチ回路４ｂをオンする。

第１のスイッチ回路４ｂがオンすると、第１の出力ＭＯＳトランジスタＭ１のゲート−ソース間電圧は第１のダイオード４ａによってクランプされる。なお、このクランプ電圧は第１のツェナーダイオードＤ１の降伏電圧より小さくなるように設定される。

このように、第１の出力ＭＯＳトランジスタＭ１のゲート−ソース間電圧がより小さい電圧で固定されることになるため、第１の出力ＭＯＳトランジスタＭ１を流れる電流は制限される。この時、第２の出力ＭＯＳトランジスタＭ２を流れる電流も同時に制限されることとなる。このため、第２の出力ＭＯＳトランジスタＭ２のゲート−ソース間の電圧は第２のツェナーダイオードＤ２のオン電圧よりも小さくなる。これにより、第２のツェナーダイオードＤ２はオフする。

これにより、第２の出力ＭＯＳトランジスタＭ２のゲート電位は、第１の分圧抵抗５ａと第２の分圧抵抗５ｂの抵抗比で決められた電位となる。既述のように、例えば、第１の分圧抵抗５ａと第２の分圧抵抗５ｂの抵抗値を等しく設定する。これにより、第２の出力ＭＯＳトランジスタＭ２のゲート電位を電源電圧Ｖｃｃの２分の１程度となるように固定することができる。

すなわち、ハイサイドスイッチ回路１００は、地絡等により破壊の可能性がある場合、第１の出力ＭＯＳトランジスタＭ１および第２の出力ＭＯＳトランジスタＭ２のドレイン−ソース間の電圧を均等にする。

ここで、ＳＯＡカーブを考慮すると、ＭＯＳトランジスタが破壊しない条件下では、ドレインとソース間電圧が小さい時は大きな電流を流せるが、反対にドレイン−ソース間の電圧が大きい時は小さな電圧しか流すことができない。

つまり、カスコード接続した２つのＭＯＳトランジスタのドレイン−ソース間電圧に偏りがあると、ドレイン−ソース間電圧の大きい方のＭＯＳトランジスタが過電流に耐えることができず破壊してしまう可能性が高い。

そこで、本実施例では、上述のように、地絡等により破壊の可能性がある場合、２つのＭＯＳトランジスタの中間電位を電源電圧のほぼ２分の１に固定する。

これにより、ドレインとソース間電圧の偏りを防ぎ、ハイサイドスイッチ回路１００の通常動作に影響を与えることなく耐圧を高めることができる。

以上のように、本実施例１に係るハイサイドスイッチ回路によれば、所定のスイッチング動作を実行しつつ、破壊耐性を向上することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１電源端子
２電圧出力端子
４第１のゲートドライバ
５第２のゲートドライバ
６電流検出回路
７第１のクランプ回路
８第２のクランプ回路
９制御回路
１００ハイサイドスイッチ回路
Ｍ１第１の出力ＭＯＳトランジスタ
Ｍ２第２の出力ＭＯＳトランジスタ

Claims

電源電圧をスイッチングして出力するハイサイドスイッチ回路であって、
電源電圧が印加される電源端子に一端が接続された第１の出力ＭＯＳトランジスタと、前記第１の出力ＭＯＳトランジスタの他端に一端が接続され、電圧出力端子に他端が接続された第２の出力ＭＯＳトランジスタと、
前記第１の出力ＭＯＳトランジスタに流れる電流を検出し、この検出結果に基づいた検出信号を出力する電流検出回路と、
前記第１の出力ＭＯＳトランジスタが線形領域で動作するように、前記第１の出力ＭＯＳトランジスタのゲートに第１の制御電圧を印加する第１のゲートドライバと、
前記第２の出力ＭＯＳトランジスタが線形領域で動作するように、前記第２の出力ＭＯＳトランジスタのゲートに第２の制御電圧を印加する第２のゲートドライバと、を備え、前記第１のゲートドライバは、前記検出信号に応じて、前記第１の出力ＭＯＳトランジスタに流れる電流が予め設定された閾値を超えた場合に、前記第１の出力ＭＯＳトランジスタに流れる電流が制限されるように、前記第１の出力ＭＯＳトランジスタのゲートに前記第１の制御電圧を印加し、
前記第１の出力ＭＯＳトランジスタの一端とゲートとの間に接続され、前記第１の出力ＭＯＳトランジスタの一端とゲートとの間の電圧を、前記第１の出力ＭＯＳトランジスタのゲート耐圧を超えないように、クランプする第１のクランプ回路と、
前記第２の出力ＭＯＳトランジスタの一端とゲートとの間に接続され、前記第２の出力ＭＯＳトランジスタの一端とゲートとの間の電圧を、前記第２の出力ＭＯＳトランジスタのゲート耐圧を超えないようにクランプする第２のクランプ回路と、をさらに備え、
前記第１のクランプ回路は、前記第１の出力ＭＯＳトランジスタの一端にカソードが接続され、前記第１の出力ＭＯＳトランジスタのゲートにアノードが接続された第１のツェナ−ダイオードを含み、
前記第２のクランプ回路は、前記第２の出力ＭＯＳトランジスタの一端にカソードが接続され、前記第２の出力ＭＯＳトランジスタのゲートにアノードが接続された第２のツェナ−ダイオードを含み、
前記第２のゲートドライバは、前記第２の制御電圧を前記電源電圧の２分の１に設定し、
前記第１および第２の出力ＭＯＳトランジスタは、ＤＭＯＳトランジスタであり、
前記第１の出力ＭＯＳトランジスタのサイズは、前記第２の出力ＭＯＳトランジスタのサイズと等しく、
前記電流検出回路は、
前記電源端子に一端が接続された検出抵抗と、
前記検出抵抗の他端に一端が接続され、前記第１の出力ＭＯＳトランジスタの他端に他端が接続され、前記第１の出力ＭＯＳトランジスタのゲートにゲートが接続された検出ＭＯＳトランジスタと、
前記電源端子の電圧よりも所定値だけ低い基準電圧を生成する基準電圧生成回路と、
前記基準電圧と、前記検出抵抗の他端と前記検出ＭＯＳトランジスタの一端との間の検出電圧と、を比較し、この比較結果に応じた検出信号を出力するコンパレータと、を有し、
前記コンパレータは、
前記基準電圧が一端に印加され、第１のカレントミラー回路を構成する第１のトランジスタと、
前記検出抵抗の他端に一端が接続され、前記第１のトランジスタの制御端子に制御端子が接続され、前記第１のカレントミラー回路を構成する第２のトランジスタと、
前記第１のトランジスタの他端に一端が接続され、接地に他端が接続され、第２のカレントミラー回路を構成する第３のトランジスタと、
前記第２のトランジスタの他端に一端が接続され、前記第３のトランジスタの制御端子に制御端子が接続され、前記第２のカレントミラー回路を構成する第４のトランジスタと、
前記検出信号を出力する端子に一端が接続され、前記接地に他端が接続され、前記第３のトランジスタの他端に制御端子が接続された第５のトランジスタと、を有し、
前記第１のトランジスタのサイズは、前記第２のトランジスタのサイズと等しく、
前記第３のトランジスタのサイズは、前記第４のトランジスタのサイズと等しく、
前記コンパレータは、
前記第１のトランジスタの他端と前記第３のトランジスタの一端との間に接続された第１の抵抗と、
前記第２のトランジスタの他端と前記第４のトランジスタの一端との間に接続された第２の抵抗と、
前記第１のトランジスタの他端と前記第５のトランジスタの制御端子との間に接続された第３の抵抗と、をさらに有し、
前記第２のトランジスタおよび前記第４のトランジスタは、ダイオード接続され、
前記第１ないし第５のトランジスタは、バイポーラトランジスタであり
前記基準電圧生成回路は、
前記電源端子に一端が接続された基準抵抗と、
前記基準抵抗の他端と接地との間に接続され、定電流を流す基準定電流源と、を有し、前記基準抵抗と前記基準定電流源との間の電圧を前記基準電圧として出力し、
前記第１のゲートドライバは、
前記電源端子と前記第１の出力ＭＯＳトランジスタのゲートとの間で順方向接続された第１のダイオードと、
前記電源端子と前記第１の出力ＭＯＳトランジスタのゲートとの間で前記第１のダイオードと直列に接続され、前記検出信号によりオン／オフが制御される第１のスイッチ回路と、
前記第１の出力ＭＯＳトランジスタのゲートと接地との間に接続され、定電流を流す第１の定電流源と、を有し、
前記第２のゲートドライバは、
前記電源端子に一端が接続され、前記第２の出力ＭＯＳトランジスタのゲートに他端が接続された第１の分圧抵抗と、
前記第１の分圧抵抗の他端に一端が接続され、接地に他端が接続された第２の分圧抵抗と、を有し、
前記第２のゲートドライバは、
前記第１の分圧抵抗の他端にアノードが接続された第１のダイオードと、
前記第１のダイオードのカソードにアノードが接続され、前記第２の分圧抵抗の一端にカソードが接続された第２のダイオードと、
前記第１のダイオードのカソードに一端が接続され、前記第２の出力ＭＯＳトランジスタのゲートに他端が接続された保護抵抗と、をさらに有する
ことを特徴とするハイサイドスイッチ回路。
電源電圧をスイッチングして出力するハイサイドスイッチ回路であって、
電源電圧が印加される電源端子に一端が接続された第１の出力ＭＯＳトランジスタと、前記第１の出力ＭＯＳトランジスタの他端に一端が接続され、電圧出力端子に他端が接続された第２の出力ＭＯＳトランジスタと、
前記第１の出力ＭＯＳトランジスタに流れる電流を検出し、この検出結果に基づいた検出信号を出力する電流検出回路と、
前記第１の出力ＭＯＳトランジスタが線形領域で動作するように、前記第１の出力ＭＯＳトランジスタのゲートに第１の制御電圧を印加する第１のゲートドライバと、
前記第２の出力ＭＯＳトランジスタが線形領域で動作するように、前記第２の出力ＭＯＳトランジスタのゲートに第２の制御電圧を印加する第２のゲートドライバと、を備え、
前記第１のゲートドライバは、前記検出信号に応じて、前記第１の出力ＭＯＳトランジスタに流れる電流が予め設定された閾値を超えた場合に、前記第１の出力ＭＯＳトランジスタに流れる電流が制限されるように、前記第１の出力ＭＯＳトランジスタのゲートに前記第１の制御電圧を印加し、
前記電流検出回路は、
前記電源端子に一端が接続された検出抵抗と、
前記検出抵抗の他端に一端が接続され、前記第１の出力ＭＯＳトランジスタの他端に他端が接続され、前記第１の出力ＭＯＳトランジスタのゲートにゲートが接続された検出ＭＯＳトランジスタと、
前記電源端子の電圧よりも所定値だけ低い基準電圧を生成する基準電圧生成回路と、
前記基準電圧と、前記検出抵抗の他端と前記検出ＭＯＳトランジスタの一端との間の検出電圧と、を比較し、この比較結果に応じた検出信号を出力するコンパレータと、を有し、
前記コンパレータは、
前記基準電圧が一端に印加され、第１のカレントミラー回路を構成する第１のトランジスタと、
前記検出抵抗の他端に一端が接続され、前記第１のトランジスタの制御端子に制御端子が接続され、前記第１のカレントミラー回路を構成する第２のトランジスタと、
前記第１のトランジスタの他端に一端が接続され、接地に他端が接続され、第２のカレントミラー回路を構成する第３のトランジスタと、
前記第２のトランジスタの他端に一端が接続され、前記第３のトランジスタの制御端子に制御端子が接続され、前記第２のカレントミラー回路を構成する第４のトランジスタと、
前記検出信号を出力する端子に一端が接続され、前記接地に他端が接続され、前記第３のトランジスタの他端に制御端子が接続された第５のトランジスタと、を有する
ことを特徴とするハイサイドスイッチ回路。
前記第１の出力ＭＯＳトランジスタの一端とゲートとの間に接続され、前記第１の出力ＭＯＳトランジスタの一端とゲートとの間の電圧を、前記第１の出力ＭＯＳトランジスタのゲート耐圧を超えないように、クランプする第１のクランプ回路と、
前記第２の出力ＭＯＳトランジスタの一端とゲートとの間に接続され、前記第２の出力ＭＯＳトランジスタの一端とゲートとの間の電圧を、前記第２の出力ＭＯＳトランジスタのゲート耐圧を超えないようにクランプする第２のクランプ回路と、をさらに備える
ことを特徴とする請求項２に記載のハイサイドスイッチ回路。
前記第１のクランプ回路は、前記第１の出力ＭＯＳトランジスタの一端にカソードが接続され、前記第１の出力ＭＯＳトランジスタのゲートにアノードが接続された第１のツェナ−ダイオードを含み、
前記第２のクランプ回路は、前記第２の出力ＭＯＳトランジスタの一端にカソードが接続され、前記第２の出力ＭＯＳトランジスタのゲートにアノードが接続された第２のツェナ−ダイオードを含む
ことを特徴とする請求項３に記載のハイサイドスイッチ回路。
前記第２のゲートドライバは、前記第２の制御電圧を前記電源電圧の２分の１に設定する
ことを特徴とする請求項２ないし４のいずれか一項に記載のハイサイドスイッチ回路。
前記第１および第２の出力ＭＯＳトランジスタは、ＤＭＯＳトランジスタであることを特徴とする請求項２ないし５のいずれか一項に記載のハイサイドスイッチ回路。
前記第１の出力ＭＯＳトランジスタのサイズは、前記第２の出力ＭＯＳトランジスタのサイズと等しいことを特徴とする請求項２ないし６のいずれか一項に記載のハイサイドスイッチ回路。
前記第１のトランジスタのサイズは、前記第２のトランジスタのサイズと等しく、
前記第３のトランジスタのサイズは、前記第４のトランジスタのサイズと等しいことを特徴とする請求項２に記載のハイサイドスイッチ回路。
前記コンパレータは、
前記第１のトランジスタの他端と前記第３のトランジスタの一端との間に接続された第１の抵抗と、
前記第２のトランジスタの他端と前記第４のトランジスタの一端との間に接続された第２の抵抗と、
前記第１のトランジスタの他端と前記第５のトランジスタの制御端子との間に接続された第３の抵抗と、をさらに有する
ことを特徴とする請求項２に記載のハイサイドスイッチ回路。
前記第２のトランジスタおよび前記第４のトランジスタは、ダイオード接続されていることを特徴とする請求項２ないし９のいずれか一項に記載のハイサイドスイッチ回路。
前記第１ないし第５のトランジスタは、バイポーラトランジスタであることを特徴とする請求項２ないし１０のいずれか一項に記載のハイサイドスイッチ回路。
前記基準電圧生成回路は、
前記電源端子に一端が接続された基準抵抗と、
前記基準抵抗の他端と接地との間に接続され、定電流を流す基準定電流源と、を有し、前記基準抵抗と前記基準定電流源との間の電圧を前記基準電圧として出力する
ことを特徴とする請求項２ないし１１のいずれか一項に記載のハイサイドスイッチ回路。
前記第１のゲートドライバは、
前記電源端子と前記第１の出力ＭＯＳトランジスタのゲートとの間で順方向接続された第１のダイオードと、
前記電源端子と前記第１の出力ＭＯＳトランジスタのゲートとの間で前記第１のダイオードと直列に接続され、前記検出信号によりオン／オフが制御される第１のスイッチ回路と、
前記第１の出力ＭＯＳトランジスタのゲートと接地との間に接続され、定電流を流す第１の定電流源と、を有する
ことを特徴とする請求項２ないし１２のいずれか一項に記載のハイサイドスイッチ回路。
前記第２のゲートドライバは、
前記電源端子に一端が接続され、前記第２の出力ＭＯＳトランジスタのゲートに他端が接続された第１の分圧抵抗と、
前記第１の分圧抵抗の他端に一端が接続され、接地に他端が接続された第２の分圧抵抗と、を有する
ことを特徴とする請求項２ないし１３のいずれか一項に記載のハイサイドスイッチ回路。
前記第２のゲートドライバは、
前記第１の分圧抵抗の他端にアノードが接続された第１のダイオードと、
前記第１のダイオードのカソードにアノードが接続され、前記第２の分圧抵抗の一端にカソードが接続された第２のダイオードと、
前記第１のダイオードのカソードに一端が接続され、前記第２の出力ＭＯＳトランジスタのゲートに他端が接続された保護抵抗と、をさらに有する
ことを特徴とする請求項１４に記載のハイサイドスイッチ回路。