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Die
vorliegende Erfindung betrifft eine Schaltungsanordnung mit einem
Leistungstransistor und einer Ansteuerschaltung zum Ansteuern des
Leistungstransistors gemäß den Merkmalen
des Oberbegriffs des Anspruchs 1.
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Derartige
Schaltungsanordnungen mit einem Leistungstransistor und einer Ansteuerschaltung
mit Stromquellen zur Ansteuerung des Leistungstransistors sind hinlänglich bekannt
und beispielsweise in der
DE 198
55 604 C1 beschrieben.
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Beim
Schalten von Leistungstransistoren entstehen an der Last und in
den Versorgungs- und Verbindungsleitungen zu der Last und dem Leistungstransistor
Spannungs- und Stromänderungen,
die zu elektromagnetischen Störabstrahlungen
führen.
Zur Vermeidung oder Reduzierung dieser Störabstrahlungen ist es bekannt,
die Spannungsflanken einer sich über
dem Leistungstransistor bzw. über
der Last beim Schalten ändernden
Spannung durch geeignete Ansteuerung des Leistungstransistors abzuflachen.
Hierzu ist es aus der oben genannten
DE 198 55 604 C1 bekannt, Ansteuervorgänge zur
leitenden oder sperrenden Ansteuerung des Leistungstransistors in
unterschiedliche zeitliche Phasen zu unterteilen, während derer
unterschiedliche Lade- bzw. Entladeströme für eine Ansteuerelektrode des
Transistors zur Verfügung
gestellt werden. Um Beginn und Ende dieser einzelnen Phasen festzulegen
werden eine über
der Last anliegende Spannung und ein die Last durchfließender Laststrom
mit vorgegebenen Schwellenwerten verglichen.
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Die
US 4,540,893 beschreibt
ebenfalls eine Schaltungsanordnung mit einem Leistungstransistor,
einer Ansteuerschaltung für
den Leistungstransistor und einer in Reihe zu dem Leistungstransistor
geschalteten Last. Bei dieser Schaltungsan ordnung wird eine zeitliche Änderungen
dI/dt eines eine Last durchfließenden Laststromes
I oder eine zeitliche Änderung
dV/dt einer über
der Last anliegenden Spannung V bei der Erzeugung eines Lade- bzw.
Entladestromes des Leistungstransistors berücksichtigt.
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Zur
Ansteuerung eines in Reihe zu einer Last geschalteten Leistungstransistors
mit dem Ziel einer Abflachung der Schaltflanken ist es außerdem aus
der
DE 102 40 167
A1 bekannt, eine Ladestrom bzw. einen Entladestrom zur
Verfügung
zu stellen, der einen konstanten Anteil und einen von der Spannung über der
Last abhängigen
Anteil aufweist. Der variable Anteil wirkt jeweils dem konstanten
Anteil entgegen und steht über eine
nicht-lineare Kennlinie zu der Lastspannung in Beziehung, wobei
der variable Anteil mit abnehmender Lastspannung stetig zunimmt.
Dies führt
dazu, dass bei einer sperrenden Ansteuerung des Leistungstransistors
dessen Ansteuerelektrode zunächst
mit einem großen
Entladestrom und mit abnehmender Spannung über der Last mit einem stetig
kleiner werdenden Entladestrom entladen wird.
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Den
bekannten Maßnahmen
zur Abflachung der Schaltflanken können allerdings parasitäre Induktivitäten von
Anschlussleitungen entgegenwirken, wie nachfolgend erläutert wird.
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1 zeigt eine Schaltungsanordnung
mit einem als MOSFET ausgebildeten Leistungstransistor T10, der
einen Gate-Anschluss
G und eine Drain-Source-Strecke D–S aufweist, und mit einer
Last Z, die in Reihe zu der Laststrecke D–S des Leistungstransistors
geschaltet ist. Der Gate-Anschluss G bildet den Steueranschluss
und die Drain-Source-Strecke bildet die Laststrecke des Transistors.
Der Transistor T10 funktioniert als High-Side-Schalter, dessen Drain-Anschluss
D über
eine Leistungsverbindung an ein positives Versorgungspotential V1
angeschlossen ist und an dessen Source-Anschluss S die Last angeschlossen
ist, die über einen
dem Transistor T10 abgewandten Anschluss an ein negative Versorgungspotential oder
Bezugspotential GND angeschlossen ist. Die Anschlussleitung 1 weist
eine parasitäre
Induktivität
auf, die in Figur mit dem Bezugszeichen Lp bezeichnet ist.
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Der
Transistor T1 weist inhärent
eine Gate-Source-Kapazität
C1 und eine Drain-Gate-Kapazität
C2, die auch als Miller-Kapazität bezeichnet
wird, auf. Der Transistor T1 leitet, wenn die Gate-Source-Kapazität C1 auf
einen Wert größer als
die Einsatzspannung aufgeladen ist. Um den Transistor T1 zu sperren
muss diese Gate-Source-Kapazität
C1 mit einem geeigneten Entladestrom entladen werden.
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In 2a ist schematisch der zeitliche Verlauf
eines den Transistor T1 und die Last durchfließenden Laststromes während eines
solchen Abschaltvorgangs des Transistors T1 dargestellt. In 2a bezeichnet t1 einen Zeitpunkt, bei
dem ein Absinken des Laststromes ausgehend von einem Anfangswert
einsetzt. Dieser Zeitpunkt entspricht in etwa dem Zeitpunkt, zu
dem die Gate-Source-Kapazität
C1 durch einen in 1 eingezeichneten
Entladestrom Ig auf den Wert der Einsatzspannung des Transistors
entladen ist. t3 bezeichnet einen Zeitpunkt, zu dem der Abschaltvorgang
abgeschlossen ist und der Laststrom IL auf Null abgesunken ist.
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Die
parasitäre
Induktivität
Lp ruft während
des Abschaltvorgangs eine Änderung
des Drain-Potentials Vd des Transistors T hervor. Dieses Potential
Vd entspricht bei einem bereits länger eingeschalteten Transistor T1
dem Versorgungspotential V1. Eine Abweichung ΔVd = Vd – V1 dieses Drainpotentials
Vd gegenüber
dem Versorgungspotential V1 ist dabei proportional zu der zeitlichen Änderung
dIL/dt des Laststromes IL. Der Proportionalitätsfaktor ist hierbei der Induktivitätswert der
parasitären
Induktivität
Lp. Ein Zeitpunkt, zu dem diese Abweichung ihren Maximalwert erreicht,
ist in 2 mit t2 bezeichnet. Über die
Miller-Kapazität
C2 führt
diese zeitliche Änderung
des Drain-Potentials Vd zu einem parasitären Strom Ic2 auf die Gate-Elektrode
G bzw. von der Gate- Elektrode
G, der proportional ist zu einer zeitlichen Änderung des Drain-Potentials
Vd. Der Proportionalitätsfaktor
entspricht hierbei dem Wert der Miller-Kapazität C2. Dieser parasitäre Strom
Ic2 wirkt während eines
ersten Zeitabschnitts zwischen den Zeitpunkten t1 und t2, zwischen
denen die zeitliche Änderung
des Laststromes stetig zunimmt, dem Entladestrom Ig entgegen, und
verlangsamt dadurch die Entladung. Während eines zweiten Abschnittes
zwischen den Zeitpunkten t2 und t3, zwischen denen die Änderung
des Laststromes bis zum Abschluss des Ausschaltvorgangs stetig abnimmt,
wirkt der parasitäre
Strom Ic2 mit dem Entladestrom Ig, und beschleunigt dadurch die
Entladung der Gate-Source-Kapazität.
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Gerade
während
dieses zweiten Zeitabschnitts, ist jedoch eher eine Verringerung
des Entladestromes erwünscht,
um eine Abflachung der Laststromkurve zu erreichen. So ist insbesondere
die Ansteuerschaltung gemäß der oben
genannten
DE 102 40
167 A1 dazu ausgebildet, den Entladestrom in dem Zeitabschnitt
kurz bevor der Laststrom auf Null absinkt zu verringern. Die erläuterten
parasitären
Effekte wirken dieser Verringerung des Entladestromes allerdings
entgegen.
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Aus
der
DE 198 29 837
A1 ist eine Halbbrückenschaltung
mit zwei Leistungstransistoren zur Ansteuerung eines induktiven
Verbrauchers bekannt. Zur Ansteuerung des als High-Side-Schalter der Halbbrückenschaltung
dienenden Leistungstransistors ist eine Ansteuerschaltung mit zwei
Stromquellen vorgesehen, von denen die eine zwischen ein Ansteuerpotential
und den Gate-Anschluss des Leistungstransistors und von denen die
andere zwischen den Gate-Anschluss und den Source-Anschluss des
Transistors geschaltet ist. Die beiden Stromquellen sind jeweils über Differenzverstärker angesteuert,
denen zum Einen ein Referenzsignal und zum Anderen ein von einer
Messanordnung bereitgestelltes Messsignal zugeführt ist. Die Messanordnung erfasst
das Drain-Potential des High-Side-Schalters, das bei Schaltvorgängen aufgrund
einer Leitungsinduktivität
Schwankungen unterliegt, um über
die Differenzverstärker
die beiden Stromquellen derart anzusteuern, dass der Gate-Strom
des Transistors so variiert wird, dass hohe induktive Spannungsspitzen
vermieden werden.
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Ziel
der vorliegenden Erfindung ist es, eine Schaltungsanordnung mit
einem Leistungstransistor und einer Ansteuerschaltung zur Verfügung zu
stellen, bei welcher beim Schalten, insbesondere beim Abschalten, des
Leistungstransistors auftretende elektromagnetische Störabstrahlungen
effektiv reduziert werden.
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Dieses
Ziel wird durch eine Schaltungsanordnung gemäß der Merkmale des Anspruchs
1 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
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Die
Schaltungsanordnung umfasst einen Leistungstransistor, der einen
Steueranschluss sowie einen ersten und zweiten Laststreckenanschluss
aufweist, dessen erster Laststreckenanschluss über eine induktivitätsbehaftete
Leistungsverbindung an eine Klemme für Versorgungspotential angeschlossen
ist und dessen zweiter Laststreckenanschluss zum Anschließen einer
Last dient. Die Schaltungsanordnung umfasst außerdem eine erste Ansteuereinheit
zum sperrenden Ansteuern des Leistungstransistors. Die erste Ansteuereinheit
umfasst einen Ausgang, der an den Steueranschluss des Leistungstransistors
angeschlossen ist, eine erste Stromquellenanordnung, die zwischen
den Ausgang und ein erstes Ansteuerpotential geschaltet ist, sowie eine
zweite Stromquellenanordnung, die an den Ausgang angeschlossen ist
und die einen Strom bereitstellt, der von einer zeitlichen Änderung
eines Anschlusspotentials an dem ersten Laststreckenanschluss des
Leistungstransistors abhängig
ist.
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Der
von dieser zweiten Stromquellenanordnung gelieferte Strom dient
wenigstens teilweise zur Kompensation eines parasitären Stromes,
der an dem Steueranschluss auftritt und der zusätzlich zu einem von der ersten
Stromquellenanordnung bereitgestellten Entladestrom als Entladestrom
an dem Steueranschluss des Leistungstransistors wirkt. Dieser parasitäre Strom
resultiert in der eingangs bereits erläuterten Weise aus einer parasitären Induktivität der Zuleitung
des Leistungstransistors in Verbindung mit der Miller-Kapazität.
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Die
zweite Stromquellenanordnung ist dazu ausgebildet einen Strom bereitzustellen,
der von einem Integralwert abhängig
ist, der durch Aufintegrieren der zeitlichen Änderung des Anschlusspotentials
ausgehend von einem ersten Zeitpunkt gebildet ist, ab dem sich aufgrund
der Induktivität
der Leitungsverbindung ein Anstieg des Anschlusspotentials ergibt.
Die Aufintegration der zeitlichen Änderung des Lastanschlusspotentials
kann dabei ausgehend von dem ersten Zeitpunkt bis zu einem zweiten
Zeitpunkt, zu dem das Lastanschlusspotential einen Maximalwert erreicht,
erfolgen, um einen Integralwert zur Einstellung des Stromes zu erhalten.
Oder, die Aufintegration der zeitlichen Änderung des Lastanschlusspotentials
kann dabei ausgehend von dem ersten Zeit punkt bis zu einem Zeitpunkt
nach Beendigung eines Abschaltvorgangs des Leistungstransistors
erfolgen. Ein solcher Zeitpunkt zeichnet sich dadurch aus, dass
ein Laststrom durch den Leistungstransistor auf Null abgesunken
ist bzw. dass das Lastanschlusspotential keinen zeitlichen Änderungen
mehr unterliegt.
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Unabhängig von
der Erzeugung des Integralwertes ist die zweite Stromquellenanordnung
vorzugsweise so ausgebildet, dass der von der Anschlusspotentialänderung
abhängige
Strom erst zum zweiten Zeitpunkt einsetzt, zu dem das Lastpotential
seinen Maximalwert erreicht und ab dem das Lastpotential über der
Zeit absinkt. Ab diesem zweiten Zeitpunkt ergibt sich bedingt durch
die unvermeidlich vorhandene Millerkapazität ein zusätzlicher Entladestrom zu dem
von der ersten Stromquellenanordnung bereitgestellten Entladestrom. Der
ab dem zweiten Zeitpunkt einsetzende Strom der zweiten Stromquellenanordnung
wirkt diesem parasitären
Entladestrom dann entgegen.
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Vorzugsweise
ist der von der zweiten Stromquellenanordnung gelieferte Strom auch
von einer Lastspannung zwischen dem zweiten Laststreckenanschluss
und dem ersten Ansteuerpotential abhängig und steht zu dieser Lastspannung über eine
nichtlineare Kennlinie in Beziehung steht. Hierdurch kann eine Abflachung
der Schaltflanken gegen Ende des Abschaltvorgangs erreicht werden,
was grundsätzlich
bereits in der eingangs erwähnten
DE 102 40 167 A1 beschrieben
ist.
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Eine
derartige Stromquellenanordnung, die einen Strom mit einem von der
zeitlichen Änderung
des Anschlusspotentials abhängigen
Stromanteil und mit einem von einer Lastspannung abhängigen Stromanteil liefert,
kann durch Parallelschalten zweier Stromquellen realisiert werden,
von denen eine den von der Änderung
des Anschlusspotentials abhängigen
Stromanteil bereitstellt und von denen die andere einen von der Lastspannung
abhängigen
Stromanteil bereitstellt.
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Eine
solche Stromquellenanordnung kann auch als selbstleitender Transistor
realisiert sein, der eine Laststrecke, einen Steueranschluss und
einen Substratanschluss aufweist, wobei die Laststrecke zwischen ein
Ansteuerpotential und die Ausgangsklemme geschaltet ist, wobei dem
Steueranschluss ein von der zeitlichen Änderung des Lastanschlusspotentials
abhängiges
erstes Ansteuersignal zugeführt
ist und wobei dem Substratanschluss ein von der Lastspannung abhängiges zweites
Ansteuersignal zugeführt
ist.
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Die
vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von
Figuren näher
erläutert.
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1 zeigt
eine Schaltungsanordnung mit einem Leistungstransistor, dessen Source-Anschluss
an eine Last und dessen Drain-Anschluss über eine induktivitätsbehaftete
Anschlussleitung an eine Versorgungspotential angeschlossen ist,
nach dem Stand der Technik.
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2 zeigt
schematisch den zeitlichen Verlauf des Laststromes sowie des Drain-Potentials
bei der Schaltungsanordnung gemäß 1 während eines
Abschaltvorganges des Leistungstransistors.
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3 zeigt
eine erfindungsgemäße Schaltungsanordnung
mit einem Leistungstransistor und einer Ansteuereinheit für den Leistungstransistor,
die eine gesteuerte Stromquelle aufweist.
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4 zeigt
schematisch den Aufbau eine Ansteuereinheit für die gesteuerte Stromquelle.
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5 zeigt
ein ersten Realisierungsbeispiel einer Integriererschaltung, die
Bestandteil der Ansteuerschaltung ist.
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6 zeigt
ein zweites Realisierungsbeispiel einer Integriererschaltung.
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7 zeigt
ein zweites Ausführungsbeispiel
einer erfindungsgemäßen Schaltungsanordnung,
bei der eine in der Ansteuereinheit vorhandene Stromquelle einen
von einer Lastspannung abhängigen
Strom liefert.
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8 veranschaulicht
den Zusammenhang zwischen Lastspannung und dem von der Lastspannung abhängigen Stromanteil.
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9 zeigt
ein weiteres Ausführungsbeispiel
der erfindungsgemäßen Schaltungsanordnung.
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In
den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen
gleiche Bauteile, Schaltungskomponenten und Signale mit gleicher
Bedeutung.
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3 zeigt
ein erstes Ausführungsbeispiel
der erfindungsgemäßen Schaltungsanordnung.
Die Schaltungsanordnung umfasst einen Leistungstransistor T1, der
einen Steueranschluss G, sowie einen ersten und zweiten Laststreckenanschluss
D, S aufweist. Der Leistungstransistor T1 ist in dem Ausführungsbeispiel
als n-Kanal-MOSFET ausgebildet, dessen Gate-Anschluss G den Steueranschluss, dessen
Drain-Anschluss D den ersten Laststreckenanschluss und dessen Source-Anschluss
S den zweiten Laststreckenanschluss bildet. Der MOSFET weist unvermeidlich
eine Gate-Source-Kapazität
auf abhängig
von deren Ladezustand der MOSFET leitet oder sperrt. Diese Gate-Source-Kapazität ist in 3 explizit
dargestellt und mit dem Bezugszeichen C1 bezeichnet. Außerdem ist
eine Gate-Drain-Kapazität, die auch
als Miller-Kapazität
bezeichnet wird, vorhanden, die ebenfalls explizit dargestellt und
in 3 mit dem Bezugszeichen C2 bezeichnet ist.
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Der
MOSFET T1 ist als High-Side-Schalter verschaltet. Hierzu ist der
Source-Anschluss S des MOSFET T1 über eine Last Z an ein erstes
Versorgungspotential angeschlossen, das in dem Beispiel das Bezugspotential
GND der Schaltung bildet und das beispielsweise Masse ist. Der Drain-Anschluss
D ist über
eine induktivitätsbehaftete
Leitung 1 an ein zweites Versorgungspotential V1 angeschlossen,
das in Bezug auf das Bezugspotential GND ein positives Versorgungspotential
darstellt. Das induktive Bauelement Lp repräsentiert die Induktivität dieser
Anschlussleitung 1.
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Die
Schaltungsanordnung umfasst weiterhin eine erste Ansteuereinheit 10 zur
sperrenden Ansteuerung des Leistungstransistors T1. Die Ansteuereinheit 11 weist
einen Ausgang 11 auf, der an den Gate-Anschluss G des Leistungstransistors
T1 angeschlossen ist, und umfasst eine erste Stromquellenanordnung
Iq1, S1off, die zwischen den Ausgang 11 und Bezugspotential
GND geschaltet ist. Diese Stromquellenanordnung umfasst eine Stromquelle
Iq1, die einen Entladestrom I1 bereitstellt, sowie einen in Reihe
zu dieser ersten Stromquelle Iq1 geschalteten Schalter S1off. Dieser
Schalter S1off ist während
eines Abschaltvorganges geschlossen, um die Gate-Source-Kapazität C1 des
Leistungstransistors T1 über
den Entladestrom I1 zu entladen. Dieser Schalter S1off ist durch
ein Ansteuersignal S3 angesteuert, das ein Abschaltsignal für den Leistungstransistor
T1 darstellt, und das durch eine beliebige Steuerschaltung bereitgestellt
wird, die nicht Gegenstand der Erfindung ist und die daher in 3 gestrichelt
dargestellt ist. Es sei darauf hingewiesen, dass die Stromquelle
Iq1 auch als schaltbare Stromquelle ausgebildet sein kann, die durch
das Steuersignal S3 angesteuert ist. In diesem Fall kann auf den
in Reihe zu der Stromquelle geschalteten Schalter S1off verzichtet
werden.
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Die
erste Ansteuereinheit 10 umfasst weiterhin eine zweite
Stromquellenanordnung, die in dem Beispiel eine gesteuerte Stromquelle
Iq2 und einen zweiten Schalter S2off aufweist, die in Reihe zwischen
das erste Versorgungspotential V1 und den Ausgang 11 der
Ansteuereinheit 10 geschaltet sind. Außerdem ist eine Ansteuerschaltung 2 zur
Ansteuerung der steuerbaren Stromquelle Iq2 vorhanden, die ein die
Stromquelle Iq2 ansteuerndes Steuersignal S2 zur Verfügung stellt.
Aufgabe dieser zweiten Stromquellenanordnung ist es, einen während des
Abschaltvorganges auftretenden parasitären Entladestrom Ic2 wenigstens
teilweise zu kompensieren. Wie bereits eingangs unter Bezugnahme
auf die 1 und 2 erläutert, entsteht
ein solcher, die Gate-Source-Kapazität C1 entladender parasitärer Entladestrom
IC2 aus einer zeitlichen Änderung
des Drainpotentials Vd des Leistungstransistors T1, die über die
Miller-Kapazität
C2 zu diesem parasitären
Entladestrom Ic2 führt.
Die zeitliche Änderung
des Drainpotentials Vd während
des Abschaltvorgangs ergibt sich aus der in der parasitären Induktivität Lp aufgrund
der zeitlichen Änderung
des Laststromes IL induzierten Spannung. Der in 2 qualitativ
dargestellte zeitliche Verlauf des Laststromes IL und des Drainpotentials
Vd gilt auch für
die in 3 dargestellte Schaltungsanordnung. Wie bereits
erläutert,
fließt
der parasitäre
Entladestrom Ic2 ab dem Zeitpunkt t2, zu dem das Drainpotential
Vd seinen Maximalwert erreicht, in der in 3 dargestellten
Richtung, um die Gate-Source-Kapazität C1 zusätzlich zu dem Entladestrom
I1 zu entladen.
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Die
zweite Stromquellenanordnung ist dazu ausgebildet, diesem parasitären Entladestrom
Ic2 entgegen zu wirken. Da der parasitäre Entladestrom Ic2 von einer
zeitlichen Änderung
des Drainpotentials Vd abhängig
ist, gilt für
den von der zweiten Stromquellenanordnung bereitgestellten Strom
I2, dass dieser Strom ebenfalls von der zeitlichen Änderung
des Drainpotentials Vd abhängig
ist. Es gilt also: I2
= f(dVd/dt) (1)
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Zur
Ermittlung der zeitlichen Abhängigkeit
des Drainpotentials Vd ist die Ansteuerschaltung 2 an den Drain-Anschluss
D des Leistungstransistors T1 gekoppelt. Diese Steuerschaltung 2 kann
dazu ausgebildet sein, ein Steuersignal S2 bereitzustellen, das
proportional zur zeitlichen Änderung
des Drainpotentials Vd ist, so dass für den zweiten Strom I2 bei
einer Proportionalität
zwischen Steuersignal S2 und zweiten Strom I2 gilt:
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Bei
diesem nicht beanspruchten Beispiel fließt zwischen dem ersten und
zweiten Zeitpunkt t1, t2 ein Strom I2 entgegen der in 3 dargestellten
Richtung, um den parasitären
Ladestrom Ic2 entgegen zu wirken, der während dieses Zeitraumes entgegen
der in 3 eingezeichneten Richtung fließt. Zum
Zeitpunkt t2 erreicht dieser Kompensationsstrom den Wert Null, um
anschließend
in der in 3 eingezeichneten Richtung zu
fließen,
und den parasitären
Entladestrom Ic2 wenigstens teilweise zu kompensieren.
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Simulationen
der Schaltung haben gezeigt, dass es vorteilhaft ist, bereits zum
zweiten Zeitpunkt t2, wenn der Entladestrom Ic2 in der in 3 eingezeichneten
Richtung zu fließen
beginnt, einen zweiten Kompensationsstrom I2 ungleich Null zur Verfügung zu
stellen. Bei dem Ausführungsbeispiel
der Erfindung ist deshalb vorgesehen, für die Erzeugung des Steuersignals
S2 zeitliche Änderungen
des Drainpotentials Vd zwischen dem ersten und zweiten Zeitpunkt
t1, t2 aufzuintegrieren, um ab dem zweiten Zeitpunkt t2 einen Kompensationsstrom
I2 zu liefern. Vor dem zweiten Zeitpunkt t2 ist dieser Kompensationsstrom
I2 vorzugsweise Null, so dass gilt: I2 = 0 für
t < t2 (3a)
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4 zeigt
schematisch eine Steuerschaltung 2 zur Erzeugung eines
Ansteuersignals S2 für
die Stromquelle Iq2 für
diesen Fall. Die Ansteuerschaltung 2 umfasst einen Differenzierer 21,
dem das Drainpotential Vd zugeführt
ist und der ein Ausgangssignal DS2 bereitstellt, das von der zeitlichen Änderung
des Drainpotentials Vd abhängig
ist. Vorteilhafterweise ist dem Eingang des Differenzierers 21 eine
Offset-Spannungsquelle
vorgeschaltet, die eine Offset-Spannung V2 bereitstellt und die
so geschaltet ist, dass dem Differenzierer als Eingangssignal nicht
eine dem Drainpotential Vd entsprechende Spannung sondern eine kleinere
Differenzspannung zugeführt
ist, die sich aus der Differenz des Drainpotentials Vd und der Offset-Spannung
V2 ergibt. Diese Offset-Spannung V2 entspricht vorzugsweise dem
positiven Versorgungspotential V1, um den Gleichanteil des Drainpotentials
Vd zu eliminieren, der ohnehin keine Auswirkung auf die von dem
Differenzierer 21 durchgeführte zeitliche Differentiation
besitzt. Dem Differenzierer 21 nachgeschaltet ist eine
Integriereranordnung 22, der das Differenzierer-Ausgangssignal
DS2 zugeführt
ist, und die das Steuersignal S2 zur Verfügung stellt.
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Ein
Realisierungsbeispiel für
diese Integriereranordnung 22 ist in 5 dargestellt.
Die Integriereranordnung 22 umfasst einen üblichen
Integrierer 23, wie er beispielsweise in Tietze, Schenk: "Halbleiter-Schaltungstechnik", 9. Auflage, Springer
Verlag, Seite 325, beschrieben ist. Das Bezugszeichen C23 bezeichnet
ein zu dem Integrierer gehörendes
kapazitives Speicherelement C23. Das Differenzierersignal DS2 ist
dem Integrierer 23 über
einen Schalter 28 zugeführt,
der durch ein Flip-Flop 24 angesteuert ist. Dem Setz-Eingang
dieses Flip-Flops 24 ist das Ausschaltsignal S3 zugeführt, um
den Schalter 28 zu Beginn des Ausschaltvorganges zu schließen, wobei
zu Zwecken der Erläuterung
davon ausgegangen wird, dass das Ausschaltsignal S3 zu Beginn des
Ausschaltvorgangs des Leistungstransistors T1 einen High-Pegel annimmt
und das Flip-Flop 24 bei einer steigenden Flanke des Ausschaltsignals
S3 gesetzt wird. Das Differenzierersignal DS2 wird mit Schließen des
Schalters 28 durch den Integrierer 23 aufintegriert,
um ein Integrierer-Ausgangssignal S23out zur Verfügung zu
stellen. Um das Differenzierer-Ausgangssignal DS2 nur bis zum zweiten
Zeitpunkt t2, zu dem das Differenzierersignal DS2 Null wird bzw.
zu dem das Drainpotential Vd seinen Maximalwert erreicht, während des
Abschaltvorganges aufzuintegrieren, ist ein Komparator 25 vorgesehen,
der den Nulldurchgang des Differenzierersignals DS2 detektiert und
der das Flip-Flop 24 zurücksetzt,
um den Schalter 28 bei Detektion des Nulldurchgangs zu öffnen. Mit Öffnen des
Schalters 28 wird ein weiterer Schalter 30, der
dem Integrierer 23 nachgeschaltet ist, und der über einen
Inverter durch das Ausgangssignal des Flip-Flops 24 angesteuert ist,
geschlossen, um das Integrierer-Ausgangssignal S23out ab dem Zeitpunkt
t2 als Steuersignal S2 für
die Stromquelle Iq2 auszugeben. Dieses Ausgangssignal S3out ist
proportional zu dem Integral gemäß Gleichung 3b.
Der Integrierer 23 behält
den durch Aufintegrieren des Differenzierersignals DS2 erhaltenen
Ausgangswert bei, bis am Ende der Ausschaltperiode, wenn das Ausschaltsignal
S3 einen Low-Pegel annimmt, ein parallel zu dem Kondensator C23
geschalteter Schalter 27 geschlossen wird. Dieser Schalter 27 ist über einen
Inverter 26 durch das Ausschaltsignal S3 angesteuert.
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Vorteilhafterweise
erzeugt die zweite Stromquellenanordnung den Kompensationsstrom
I2 derart, dass dieser gegen Ende des Abschaltvorganges abnimmt.
Dies kann dadurch erreicht werden, dass der Kompensationsstrom I2
gemäß folgender
Beziehung erzeugt wird. I2
= 0 für
t < t2 (4a)
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Ein
Steuersignal S2 zur Erzeugung eines solchen Kompensationsstromes
I2 durch die Stromquelle Iq2 kann mit einer Steuerschaltung erzeugt
werden, die die in 6 dargestellte Integriereranordnung 22 umfasst.
Diese Integriereranordnung unterscheidet sich von der in 5 dargestellten
dadurch, dass auf den Schalter 28 vor dem Integrierer 26 verzichtet
ist, so dass das Differenzierersignal auch über den zweiten Zeitpunkt t2
hinaus aufintegriert wird. Der Kompensationsstrom I2 nimmt dadurch
zum dritten Zeitpunkt t3 den Wert Null an.
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7 zeigt
ein Ausführungsbeispiel
der erfindungsgemäßen Schaltungsanordnung,
bei der die zweite Stromquellenanordnung der ersten Ansteuereinheit 10 neben
der bereits erläuterten
gesteuerten Stromquelle Iq2, die einen von der zeitlichen Änderung
des Drainpotentials Vd abhängigen
Kompensationsstrom I2 liefert, eine weitere gesteuerte Stromquelle
Ig21 umfasst, die während
des Abschaltvorganges, also bei geschlossenem Schalter S2off, einen
Strom I21 an den Ausgang 11 liefert, der dazu dient, die
Entladung der Gate-Source-Kapazität C1 gegen Ende des Abschaltvorganges
zu verlangsamen, um dadurch die fallende Flanke des Laststromes
gegen Ende des Abschaltvorganges zu verlangsamen. Diese weitere
Stromquelle ist durch eine weitere Ansteuereinheit 5 abhängig von
einer Lastspannung Uz zwischen dem zweiten Laststreckenanschluss S
und Bezugspotential GND angesteuert. Diese weitere Ansteuereinheit 5 erfasst
diese Lastspannung Uz und erzeugt ein Ansteuersignal S5, welches
zu der Lastspannung Uz über
eine nichtlineare Kennlinie in Beziehung steht und zu dem der Strom
I21 proportional ist.
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8 veranschaulicht
diese Abhängigkeit
zwischen der Lastspannung Uz und dem Strom I21. Dieser Strom I21
ist Null, solange die Lastspannung Uz größer als ein Schwellenwert Uz0
ist. Sinkt während
des Abschaltvorganges, wenn die Gate-Source-Kapazität C1 über die erste Stromquelle Iq1
entladen wird, diese Lastspannung Uz unter den Schwellenwert Uz0,
so beginnt der Strom I21, der als Ladestrom I21 dem Entladestrom
I1 entgegenwirkt, mit kleiner werdender Lastspannung Uz nicht-linear
anzusteigen, um die Entladung der Gate-Kapazität C1 zunehmend zu verlangsamen
und dadurch gegen Ende des Abschaltvorganges eine Abflachung der
Laststromflanke zu erreichen. Der Maximalwert I0 dieses "Ladestromes" I21 ist dabei kleiner als
der Entladestrom I21, so dass die Gate-Source-Kapazität C1 während des Abschaltvorganges
stets entladen wird. Der effektive Entladestrom Ig ist unter Vernachlässigung
des Kompensationsstromes I2 in 8b abhängig von
der Lastspannung Uz dargestellt.
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Aus
Gründen
der Vollständigkeit
zeigt 7 eine zweite Ansteuereinheit Iq4, S2on, die zwischen
ein weiteres Ansteuerpotential Vin und den Steueranschluss G des
Leistungstransistors T1 geschaltet ist. Diese zweite Ansteuereinheit
dient zur leitenden Ansteuerung des Leistungstransistors T1 und
umfasst eine Stromquelle Iq4, die einen Ladestrom I4 bereitstellt,
sowie einen Schalter S4on, der durch ein Einschaltsignal S4 angesteuert
ist. Nimmt das Einschaltsignal S4 einen vorgegebenen, ein Einschalten
des Leistungstransistors T1 bestimmenden Pegel an, so wird dieser
Schalter S4on geschlossen, um die Gate-Source-Kapazität C1 über den
Ladestrom I4 aufzuladen.
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9 zeigt
ein schaltungstechnisches Realisierungsbeispiel, bei dem die Funktion
der in 7 parallel geschalteten Stromquellen Iq2, Ig21
durch einen selbstleitenden MOSFET T2 erfüllt wird. Dieser MOSFET T2
weist einen Gate-Anschluss
G, einen Drain- Anschluss D, einen Source-Anschluss S sowie einen
Substratanschluss ST auf. Die Drain-Source-Strecke ist dabei zwischen das positive
Versorgungspotential V1 und den Ausgang 11 der Ansteuereinheit 10 bzw.
den Gate-Anschluss
G des Leistungstransistors T1 geschaltet. Dieser selbstleitende
MOSFET liefert einen Kompensationsstrom I2, der einen ersten und
einen zweiten Stromanteil umfasst. Der erste Stromanteil ist dabei
abhängig
von der zeitlichen Änderung
des Drainpotentials Vd. Zur Erzeugung dieses Stromanteils ist dem
Gate-Anschluss G des MOSFET T2 das Steuersignal S2 der Steuerschaltung 2 zugeführt. Da
der Laststrom eines MOSFET bekanntlich quadratisch von einem am
Gate-Anschluss anliegenden Ansteuersignal, im vorliegenden Fall
dem Steuersignal S2 abhängig
ist, ist zwischen die Steuerschaltung 2 und den Gate-Anschluss
G vorzugsweise eine Einheit 5 geschaltet, die aus dem Steuersignal
S2 ein Signal erzeugt, dessen Wert der Quadratwurzel des Steuersignals
S2 entspricht. Der aus der Gate-Ansteuerung des MOSFET resultierende
erste Stromanteil ist dadurch proportional zu dem Steuersignal S2,
das in der bereits erläuterten
Weise erzeugt wird.
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Ein
zweiter Stromanteil dieses MOSFET T2 resultiert aus einer Substratsteuerung
des MOSFET T2. Der Substratanschluss ST ist hierzu über einen
Spannungsteiler R1, R2 an den Source-Anschluss S des MOSFET T2 angeschlossen.
Das Substratpotential folgt dadurch dem Source-Potential dieses
MOSFET T2 wobei dieses Source-Potential über die Gate-Source-Kapazität C1 wiederum
der Lastspannung Uz folgt. Sinkt die Lastspannung während des
Abschaltvorganges, so sinkt das Source-Potential und das Substratpotential
wodurch der von der Substratsteuerung abhängige zweite Stromanteil zunimmt.
Dieser Stromanteil ist dabei in nicht-linearer Weise von der Lastspannung
Uz abhängig.
-
Die
zweite Stromquellenanordnung ist in den zuvor erläuterten
Ausführungsbeispielen
zwischen den Ausgang 11 der ersten Ansteuereinheit 10 und
das positive Versorgungspotential V1 geschaltet. Selbstverständlich besteht
die Möglichkeit,
diese zweite Stromquellenanordnung an ein beliebiges positives Versorgungspotential
anzuschließen,
das zur Erzeugung des Kompensationsstromes I2 bzw. I2, I21 durch
die gesteuerte Stromquelle Iq2 bzw. die gesteuerten Stromquellen
Iq2, Ig21 geeignet ist.
-
- C1
- Gate-Source-Kapazität
- C2
- Gate-Drain-Kapazität, Miller-Kapazität
- C23
- kapazitives
Speicherelement
- D
- Drain-Anschluss
- D1
- Diode
- DS2
- Differenzierer-Ausgangssignal
- G
- Gate-Anschluss
- GND
- erstes
Ansteuerpotential, Bezugspotential
- I1
- Entladestrom
- I2
- Kompensationsstrom
- I21
- Ladestrom
- I4
- Ladestrom
- Ic1,
Ic2
- Entladeströme
- Ig
- Gate-Strom
- I1
- Laststrom
- Iq1
- Stromquelle
- Iq2
- gesteuerte
Stromquelle
- Ig21
- Stromquelle
- Iq4
- Stromquelle
- Lp
- parasitäre Induktivität
- R1,
R2
- Spannungsteiler
- S
- Source-Anschluss
- S1off,
S2off
- Schalter
- S2
- Steuersignal
- S3
- Ausschaltsignal
- S4on
- Schalter
- S5
- Steuersignal
- T1
- Leistungstransistor
- T2
- selbstleitender
MOSFET
- Uz
- Lastspannung
- V1
- zweites
Ansteuerpotential, positives Versor
-
- gungspotential
- V2
- Offset-Spannung
- Vd
- Drainpotential
- Vin
- Ansteuerpotential
- Z
- Last
- 1
- Anschlussleitung
- 2
- Steuerschaltung
- 3
- Ansteuerschaltung
- 5
- Einheit
zur Ermittlung der Quadratwurzel
- 5
- Steuerschaltung
- 10
- erste
Ansteuereinheit
- 11
- Ausgang
der Ansteuereinheit
- 21
- Differenzierer
- 22
- Integriereranordnung
- 23
- Integrierer
- 24
- RS-Flip-Flop
- 25
- Komparator
- 26,
29
- Inverter
- 27,
28, 30
- Schalter
