JP3901449B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係わり、特に過電流を検出する保護機能を有する回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路の構成を図５に示す。この回路は、負荷の上側（ハイサイド）にスイッチング素子を有する。電源電圧ＶDD端子にＮチャネル型パワーＭＯＳＦＥＴ ＭＶ１のドレインが接続され、ゲートがゲート信号ＶＧを入力するゲート端子ＶＧに接続され、ソースが出力端子ＯＵＴに接続されている。この出力端子ＯＵＴと接地端子との間に、図示されていない負荷が接続されている。この負荷に流れる電流が所定値を超えて過電流となった場合に、これを検知するため次のような構成が設けられている。
【０００３】
ＭＯＳＦＥＴ ＭＶ１を介して負荷に流れる電流を検出するため、電源電圧ＶDD端子と出力端子ＯＵＴとの間に抵抗Ｒ１、Ｎチャネル型ＭＯＳＦＥＴ ＭＤ１のドレイン、ソースが直列に接続されている。抵抗Ｒ１とＭＯＳＦＥＴ ＭＤ１のドレインとの接続点が、比較器ＣＭＰの一端に接続され、電圧Ｖcp1として入力される。
【０００４】
基準値設定用として、電源電圧ＶDD端子と接地端子との間に、Ｎチャネル型ＭＯＳＦＥＴ ＭＤ２のドレイン、ソースと、抵抗Ｒ２と、略同一電流を流す電流源ＩREFが接続されている。抵抗Ｒ２と電流源ＩREFとの接続点が、比較器ＣＭＰの他端に接続され、電圧Ｖcp2として入力される。
【０００５】
比較器ＣＭＰは電圧Ｖcp1＞Ｖcp2である間は正常であると判断し、Ｖcp1＜Ｖcp2の関係に反転すると、異常が発生したと判断して異常検出信号を出力する。
【０００６】
ここで、ＭＯＳＦＥＴ ＭＶ１のオン抵抗をＲmv1、ＭＯＳＦＥＴ ＭＤ１のオン抵抗をＲmd1、ＭＯＳＦＥＴ ＭＤ２のオン抵抗をＲmd2、ユニット比：ＭＯＳＦＥＴ ＭＶ１／ＭＯＳＦＥＴ ＭＤ１をＮ倍、ＭＯＳＦＥＴ ＭＤ１のゲートソース間電圧をＶgsmd1、ＭＯＳＦＥＴ ＭＤ２のゲートソース間電圧をＶgsmd2とする。
【０００７】
通常動作では、ＭＯＳＦＥＴ ＭＶ１のゲートにハイレベルのゲート信号ＶＧが入力されてオンし、出力端子ＯＵＴと接地端子との間に接続された負荷に電流が供給され、動作する。ＭＯＳＦＥＴ ＭＤ１及びＭＤ２も同様にオンする。
【０００８】
抵抗Ｒ１とＭＯＳＦＥＴ ＭＤ１との接続点における電圧Ｖcp1は、ＭＯＳＦＥＴ ＭＶ１のドレイン電流をＩｓ１とすると、
Ｖcp1＝ＶDD−（Ｒ１×Ｉｓ１／Ｎ） （１）
で求まる。
【０００９】
一方、抵抗Ｒ２と電流源ＩREFとの接続点における電圧Ｖcp2は、抵抗Ｒ２に流れる定電流ＩREFにより降下した値となり、以下の（２）式のようである。
【００１０】
Ｖcp2＝ＶDD−（ＩREF×Ｒ２） （２）
但し、Ｒ１＞＞Ｒmd1、Ｒ２＞＞Ｒmd2とする。
【００１１】
また、ＭＶ１のオン抵抗をＲmv１、ＭＤ１のオン抵抗をＲmd１、ＭＤ２のオン抵抗をＲmd２、ＭＶ１とＭＤ１のユニット比をＮ倍、ＭＤ１，２のゲートソース間電圧をＶgsmd１，Ｖgsmd２とする。
【００１２】
正常に動作している間は、上述したように、Ｖcp1＞Ｖcp2という関係にある。
【００１３】
ところで、検出すべき異常には２種類の形態が存在する。第１の異常は、ＭＯＳＦＥＴ ＭＶ１のゲートに十分にハイレベルに立ち上がったゲート信号ＶＧが入力され、通常動作を行っている状態から、負荷に短絡が生じて異常が発生し、Ｖcp1＜Ｖcp2となった場合である。
【００１４】
第２の異常は、動作開始前の時点で既に負荷に短絡が生じており、この状態からＭＯＳＦＥＴ ＭＶ２のゲートに接地電圧から徐々にハイレベルへ立ち上がっていく途中でＶcp1＜Ｖcp2となり、異常が検出された場合である。以下に、それぞれについて説明する。
【００１５】
（１）の場合：通常動作を行っている状態から、負荷に短絡が生じた場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧小）
ゲート信号ＶＧが十分にハイレベルに立ち上がってＭＯＳＦＥＴ ＭＶ１が低いオン抵抗で十分にオンしており、負荷に電流が供給されて駆動されている。この状態から負荷に短絡が発生して異常となった場合が相当する。
【００１６】
ＭＯＳＦＥＴ ＭＶ１が十分にオンしていることから、ＭＯＳＦＥＴ ＭＤ１、ＭＤ２も同様に低抵抗で十分にオンしている。この時の検出電流、即ちＭＯＳＦＥＴ ＭＶ１のドレイン電流をＩｓ１とすると、電圧Ｖcp１は上記（１）式で表される。
【００１７】
電圧Ｖcp2は、上記（２）式で表される。
【００１８】
この状態で、Ｖcp１＜Ｖcp２ となった場合に、コンパレータから異常検出信号が出力される。
【００１９】
（２）の場合：負荷に短絡が存在した状態から、ゲート信号がハイレベルに立ち上がる途上で異常が検出される場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧大）
負荷が短絡している状態から、ゲート信号ＶＧが徐々にハイレベルに立ち上がっていき、十分にハイレベルに到達する以前の段階でＭＯＳＦＥＴ ＭＶ１が高いオン抵抗でオンする。同様にＭＯＳＦＥＴ ＭＤ１及びＭＤ２も高抵抗でオンする。この場合は、ＭＯＳＦＥＴ ＭＤ１，２のオン抵抗は無視することができない。この場合の電圧Ｖcp１は、
Ｖcp１＝（ＶDD−ＶＯＵＴ）×（Ｒmd１／（Ｒmd１＋Ｒ１））（３）
で表される。
【００２０】
電圧Ｖcp2は、
Ｖcp２＝ＶＧ−Ｖgsmd２−（ＩREF×Ｒ２ ） （４）
で求まる。
【００２１】
この状態で Ｖcp１＜Ｖcp２ となった場合に、異常検出となる。
【００２２】
この２つの異常検出は、同じ回路構成であるにもかかわらず、検出する時点における過電流の設定値が異なる。これは、式（１）〜（４）に示されるように、設定に必要な要素が異なるため、バラツキ温度特性が個々独立しているためである。
【００２３】
そして、上記（１）の場合における異常検出においては、電圧Ｖcp１、Ｖcp２はともに電源電圧ＶDDを基準として決定される。しかし、上記（２）の場合における異常検出では、電圧Ｖcp１が電源電圧ＶDD基準であるが、電圧Ｖcp２はゲート信号ＶＧの電圧を基準として決定される。このように、基準となる値が異なるため、検出すべき過電流値の設定が困難である。
【００２４】
さらに、電源電圧ＶDDが変動した場合、電圧Ｖcp１及びＶcp２とも電源電圧ＶDDを基準とする上記（１）の場合は、変動分が相殺されるので考慮しなくとも特に問題はない。
【００２５】
しかし、上記（２）の場合は電圧Ｖcp１のみ電源電圧ＶDD基準であり、電圧Ｖcp２はゲート信号ＶＧの電圧を基準とし式（４）には電源電圧ＶDDが含まれていない。よって、電源変動ＶDDが相殺されず、変動により検出すべき過電流の値にばらつきが生じることになる。
【００２６】
さらに、上記（１）の場合は、電源電圧ＶDD近辺における電圧を比較器ＣＭＰにおいて比較し、上記（２）の場合は接地電圧近辺における電圧を比較する。このような場合に、比較器ＣＭＰの入力電圧範囲が狭いと上記（１）及び（２）の場合のいずれかにおいて所望の設定値において過電流を検出することができなくなるおそれがある。そこで、比較器ＣＭＰに幅広い入力電圧範囲が求められ、回路構成の複雑化及びコストの増大を招くこととなる。
【００２７】
【発明が解決しようとする課題】
上述のように、従来は検出すべき異常の発生に２種類存在するが、過電流の設定値を同一にすることが困難である点、また電源変動の影響を受け易い点、比較器に幅広い入力電圧範囲が求められ、コストの増大を招く点が問題であった。
【００２８】
本発明は上記事情に鑑み、過電流の設定値を統一し、また電源変動の影響を相殺し、さらにコスト増大を防止することが可能な半導体集積回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の半導体集積回路は、電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、前記第１のスイッチング素子がオンして流れる電流に対応した第１の電圧を第１の電圧発生端子から発生する第１の電圧発生部と、前記電源端子と第２の電圧発生端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、前記第２の電圧発生端子と接地端子との間に接続された電流源と、前記電源端子と第１の端子との間に接続された第３のスイッチング素子と、前記電源端子と前記第２の電圧発生端子との間に接続された第４のスイッチング素子とを有し、前記第３のスイッチング素子がオンして前記電源端子と前記第１の端子との間に電流が流れると、前記電源端子と前記第２の電圧発生端子との間に電流が流れるカレントミラー回路と、前記第１の端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器とを備えることを特徴とする。
【００３０】
また、本発明は、電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、前記電源端子と第１の電圧発生端子との間に接続された第１の抵抗と、前記第１の電圧発生端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、前記電源端子と第１の端子との間に接続された第３のスイッチング素子と、前記電源端子と第２の端子との間に接続された第４のスイッチング素子とを有し、前記第１の端子の電圧に応じて前記第３及び第４のスイッチング素子がオン又はオフし、前記第３のスイッチング素子がオンして前記電源端子と前記第１の端子との間に電流が流れると、前記電源端子と第２の端子との間に電流が流れるカレントミラー回路と、前記第１の端子に一端が接続された第２の抵抗と、前記第２の抵抗の他端と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、前記第２の端子と第２の電圧発生端子との間に接続された第３の抵抗と、前記第２の電圧発生端子と接地端子との間に接続された電流源と、前記電源端子と前記第２の端子との間に接続され、前記制御信号を入力されてオン又はオフする第６のスイッチング素子と、前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器とを備えることを特徴とする。
【００３１】
あるいは本発明の半導体集積回路は、電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、前記電源端子と第１の電圧発生端子との間に接続された第１の抵抗と、前記第１の電圧発生端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、前記電源端子と第１の端子との間に接続された第２の抵抗と、前記電源端子と第２の端子との間に接続され、前記第１の端子の電圧に応じてオン又はオフする第３のスイッチング素子と、前記第１の端子に一端が接続された第３の抵抗と、前記第３の抵抗の他端と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第４のスイッチング素子と、前記第２の端子と第２の電圧発生端子との間に接続された第４の抵抗と、前記第２の電圧発生端子と接地端子との間に接続された電流源と、前記電源端子と前記第２の端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器とを備えることを特徴としている。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３３】
（ａ）第１の実施の形態
本発明の第１の実施の形態による半導体集積回路の構成を図１に示す。
【００３４】
本実施の形態は、図５に示された回路に対し、さらにＭＯＳＦＥＴ ＭＤ３、抵抗Ｒ３、ＰＮＰ型バイポーラトランジスタＰ１及びＰ２を付加したものに相当する。
【００３５】
電源電圧ＶDD端子にバイポーラトランジスタＰ１及びＰ２のエミッタがそれぞれ接続され、ベースが共にバイポーラトランジスタＰ１のコレクタに接続されており、トランジスタＰ１及びＰ２でカレントミラー回路を構成している。
【００３６】
トランジスタＰ１のコレクタに抵抗Ｒ３の一端が接続され、他端にＭＯＳＦＥＴ ＭＤ３のドレインが接続されている。ＭＯＳＦＥＴ ＭＤ３のゲートはゲート端子ＶＧに接続され、ソースは出力端子ＯＵＴに接続されている。トランジスタＰ２のコレクタには、抵抗Ｒ２の一端が接続されている。他の同一の回路要素には同一の番号を付して説明を省略する。
【００３７】
また、バイポーラトランジスタＰ１、Ｐ２のそれぞれのコレクタ・エミッタ間電圧を、Ｖce(Ｐ１）、Ｖce(Ｐ２)、それぞれのコレクタ電流をＩc(Ｐ１)、Ｉc(Ｐ２)、電源電圧ＶDD端子−出力端子ＯＵＴ間の電圧をＶdsmv１とする。
【００３８】
本実施の形態において、上述した２種類の（１）及び（２）の場合における異常の検出について述べる。
【００３９】
（１）の場合：通常動作を行っている状態から、負荷に短絡が生じた場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧小）
ゲート信号ＶＧが十分にハイレベルに立ち上がってＭＯＳＦＥＴ ＭＶ１が低い導通抵抗で十分にオンしており、負荷に電流が供給されて駆動されている。この状態から負荷に短絡が発生して異常が検出される。
【００４０】
ＭＯＳＦＥＴ ＭＶ１が十分にオンしていることから、ＭＯＳＦＥＴ ＭＤ１、ＭＤ２も同様に低抵抗で十分にオンしている。ＭＯＳＦＥＴ ＭＤ２が十分にオンしていることから、バイポーラトランジスタＰ２のエミッタ、コレクタ間が短絡され、Ｖdsmv１＜Ｖce(Ｐ１) の関係になり、トランジスタＰ２及びＰ１はいずれも動作しない（Ｖdsmv１＝Ｉｓ１×Ｒmv１）。
【００４１】
この時の検出電流、即ちＭＯＳＦＥＴ ＭＶ１のドレイン電流をＩｓ１とすると、電圧Ｖcp１は、図５に示された回路と同様に、上記（１）式で表される。電圧Ｖcp2は、上記（２）式で表される。
【００４２】
この状態で、Ｖcp１＜Ｖcp２ となった場合に、コンパレータから異常検出信号が出力される。
【００４３】
（２）の場合：負荷に短絡が存在した状態から、ゲート信号がハイレベルに立ち上がる途上で異常が検出される場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧大）
ゲート信号ＶＧの電圧が徐々にハイレベルに向かって上昇していく。ＭＯＳＦＥＴ ＭＤ２がオンする閾値よりもトランジスタＰ１がオンする閾値の方が低く設定されている。従って、ゲート信号ＶＧの電圧が上昇していく途中において、ＭＯＳＦＥＴ ＭＤ２がオンするより早いタイミングで、トランジスタＰ１がオンする。
【００４４】
トランジスタＰ１がオンし、電源電圧ＶDD端子から抵抗Ｒ３へ向かって電流が流れると、カレントミラー効果によりトランジスタＰ２もオンし、電源電圧ＶDD端子から抵抗Ｒ２に向かって電流が流れる。
【００４５】
ここで、トランジスタＰ１、Ｐ２のそれぞれのドレイン電流が、Ｉc(Ｐ１)＜Ｉc(Ｐ２)となるように設定し、Ｖce(Ｐ２)が飽和領域となるように設定することにより、ＭＯＳＦＥＴ ＭＤ２のソース電圧がゲート電圧より高くなる。これにより、ＭＯＳＦＥＴ ＭＤ２は動作せずオフ状態を維持する。
【００４６】
検出電流（ＭＶ１のドレイン電流）をＩｓ２とすると、電圧Ｖcp１は、
Ｖcp１＝ＶDD−（Ｒ１×Ｉｓ２／Ｎ） （５）
で表される。一方、電圧Ｖcp２は、
Ｖcp２＝ＶDD−Ｖce(Ｐ２)−ＩREF×Ｒ２ （６）
となる。
【００４７】
ただし、Ｖce(Ｐ２)≪ＩREF×Ｒ２ とする。
【００４８】
この状態で、Ｖcp１＜Ｖcp２ となった場合に異常検出となる。
【００４９】
上記式（５）及び（６）より明らかなように、どちらの場合においても電源電圧ＶDDを基準として比較器ＣＭＰにより電圧Ｖcp１と電圧Ｖcp２とを比較することができる。よって、上記（１）、（２）のいずれの場合においても過電流の検出値を設定することが容易である。
【００５０】
さらに、電源電圧ＶDDが変動した場合にも、上記（１）及び（２）のいずれの場合においても電圧Ｖcp１及びＶcp２が共に電源電圧ＶDDを基準としている。このため、電源電圧ＶDDの変動分が相殺されることとなり、変動の影響を考慮する必要がない。
【００５１】
また、上記（１）、（２）のいずれの場合であっても、電源電圧ＶDD近辺の電圧Ｖcp１及びＶcp２を検出することになる。従って、比較器ＣＭＰに要求される入力電圧範囲も広くする必要がなく、コスト増大を防止することができる。
【００５２】
（ｂ）第２の実施の形態
上記第１の実施の形態では、バイポーラトランジスタＰ１及びＰ２によりカレントミラー回路を構成している。しかし、バイポーラトランジスタに限らず、Ｐ型ＭＯＳＦＥＴを用いてカレントミラー回路を構成してもよい。この場合の構成を、本発明の第２の実施の形態としてその構成を図２に示す。
【００５３】
ＭＯＳＦＥＴ ＭＰ１及びＭＰ２のソースが電源電圧ＶDD端子にそれぞれ接続され、ゲートが共にＭＯＳＦＥＴ ＭＰ１のドレインに接続され、ＭＯＳＦＥＴＭＰ１のドレインが抵抗Ｒ３の一端に接続され、ＭＯＳＦＥＴ ＭＰ２のドレインが抵抗Ｒ２の一端に接続されている。
【００５４】
この場合にも、上記第１の実施の形態と同様の作用、効果を得ることができる。即ち、負荷の状態に係わらず電源電圧ＶDDを基準として電圧Ｖcp１と電圧Ｖcp２とを比較することができるので、いずれの場合においても過電流の検出値の設定が容易である。また、電源電圧ＶDDの変動分が電圧Ｖcp１、電圧Ｖcp２間で相殺され変動の影響を考慮する必要がない。さらに、電圧Ｖcp１、Ｖcp２が共に電源電圧ＶDD近辺であるため比較器ＣＭＰに要求される入力電圧範囲も広くする必要がなく、コスト増大を防止することができる。
【００５５】
（ｃ）第３の実施の形態
上記第１、第２の実施の形態では、二つのトランジスタＰ１及びＰ２、又はＭＰ１及びＭＰ２を用いてカレントミラー回路を構成している。しかし、必ずしもカレントミラー回路を構成する必要はなく、一方のトランジスタを抵抗素子に置き替えてもよい。
【００５６】
本実施の形態は、図２に示された上記第２の実施の形態において、ＭＯＳＦＥＴ ＭＰ１を抵抗Ｒ４に置き換え、ＭＯＳＦＥＴ ＭＰ２のゲートを抵抗Ｒ４とＲ３との接続点に接続したものに相当する。他の上記第２の実施の形態と同一要素には同一の番号を付して説明を省略する。
【００５７】
本実施の形態においても、上記第２の実施の形態と同様な効果を得ることができる。即ち、負荷が上記（２）の場合において、ゲート信号ＶＧの電圧が徐々に上昇していく途中で、抵抗Ｒ３及びＲ４の接続点の電圧を入力されたトランジスタＭＰ２が先にオンし、トランジスタＭＤ２はオフ状態を維持する。これにより、上記（１）、（２）のいずれの場合においても過電流の検出値の設定が容易であり、電源電圧ＶDDの変動を考慮する必要がなく、さらに比較器ＣＭＰに要求される入力電圧範囲を広くする必要がなくコストが低減される。
【００５８】
（ｄ）第４の実施の形態
本実施の形態は、上記第１の実施の形態におけるパワーＭＯＳＦＥＴ ＭＶ１の替わりに、電圧制御型の素子として、図４に示されたようにＩＧＢＴ（Insulated Gate Bipolar Transistor） ＩＧを用いたものに相当する。
【００５９】
本実施の形態においても、上記第１〜第３の実施の形態と同様の作用、効果を得ることができる。
【００６０】
【発明の効果】
以上説明したように、本発明の半導体集積回路は、負荷に接続された第１のスイッチング素子に流れる過電流の検出を電源電圧を基準として行うことにより、負荷の状態に係わらず過電流の検出値の設定が容易であり、また比較器により第１、第２の電圧を比較する際に電源電圧の変動分が相殺されて電源変動に依存せず、さらに負荷の状態に係わらず比較器に入力する第１、第２の電圧が電源電圧近辺であることから比較器の入力電圧範囲の設定が容易である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路の構成を示した回路図。
【図２】本発明の第２の実施の形態による半導体集積回路の構成を示した回路図。
【図３】本発明の第３の実施の形態による半導体集積回路の構成を示した回路図。
【図４】本発明の第４の実施の形態による半導体集積回路の構成を示した回路図。
【図５】従来の半導体集積回路の構成を示した回路図。
【符号の説明】
Ｐ１、Ｐ２ ＰＮＰ型バイポーラトランジスタ
ＭＤ１、ＭＤ２、ＭＤ３ ＭＯＳＦＥＴ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
ＭＶ１ パワーＭＯＳＦＥＴ
ＩREF 電流源
ＭＰ１、ＭＰ２ Ｐチャネル型ＭＯＳＦＥＴ
ＶDD 電源電圧端子
ＶＧ ゲート電圧端子
ＯＵＴ 出力端子
【発明の属する技術分野】
本発明は半導体集積回路に係わり、特に過電流を検出する保護機能を有する回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路の構成を図５に示す。この回路は、負荷の上側（ハイサイド）にスイッチング素子を有する。電源電圧ＶDD端子にＮチャネル型パワーＭＯＳＦＥＴ ＭＶ１のドレインが接続され、ゲートがゲート信号ＶＧを入力するゲート端子ＶＧに接続され、ソースが出力端子ＯＵＴに接続されている。この出力端子ＯＵＴと接地端子との間に、図示されていない負荷が接続されている。この負荷に流れる電流が所定値を超えて過電流となった場合に、これを検知するため次のような構成が設けられている。
【０００３】
ＭＯＳＦＥＴ ＭＶ１を介して負荷に流れる電流を検出するため、電源電圧ＶDD端子と出力端子ＯＵＴとの間に抵抗Ｒ１、Ｎチャネル型ＭＯＳＦＥＴ ＭＤ１のドレイン、ソースが直列に接続されている。抵抗Ｒ１とＭＯＳＦＥＴ ＭＤ１のドレインとの接続点が、比較器ＣＭＰの一端に接続され、電圧Ｖcp1として入力される。
【０００４】
基準値設定用として、電源電圧ＶDD端子と接地端子との間に、Ｎチャネル型ＭＯＳＦＥＴ ＭＤ２のドレイン、ソースと、抵抗Ｒ２と、略同一電流を流す電流源ＩREFが接続されている。抵抗Ｒ２と電流源ＩREFとの接続点が、比較器ＣＭＰの他端に接続され、電圧Ｖcp2として入力される。
【０００５】
比較器ＣＭＰは電圧Ｖcp1＞Ｖcp2である間は正常であると判断し、Ｖcp1＜Ｖcp2の関係に反転すると、異常が発生したと判断して異常検出信号を出力する。
【０００６】
ここで、ＭＯＳＦＥＴ ＭＶ１のオン抵抗をＲmv1、ＭＯＳＦＥＴ ＭＤ１のオン抵抗をＲmd1、ＭＯＳＦＥＴ ＭＤ２のオン抵抗をＲmd2、ユニット比：ＭＯＳＦＥＴ ＭＶ１／ＭＯＳＦＥＴ ＭＤ１をＮ倍、ＭＯＳＦＥＴ ＭＤ１のゲートソース間電圧をＶgsmd1、ＭＯＳＦＥＴ ＭＤ２のゲートソース間電圧をＶgsmd2とする。
【０００７】
通常動作では、ＭＯＳＦＥＴ ＭＶ１のゲートにハイレベルのゲート信号ＶＧが入力されてオンし、出力端子ＯＵＴと接地端子との間に接続された負荷に電流が供給され、動作する。ＭＯＳＦＥＴ ＭＤ１及びＭＤ２も同様にオンする。
【０００８】
抵抗Ｒ１とＭＯＳＦＥＴ ＭＤ１との接続点における電圧Ｖcp1は、ＭＯＳＦＥＴ ＭＶ１のドレイン電流をＩｓ１とすると、
Ｖcp1＝ＶDD−（Ｒ１×Ｉｓ１／Ｎ） （１）
で求まる。
【０００９】
一方、抵抗Ｒ２と電流源ＩREFとの接続点における電圧Ｖcp2は、抵抗Ｒ２に流れる定電流ＩREFにより降下した値となり、以下の（２）式のようである。
【００１０】
Ｖcp2＝ＶDD−（ＩREF×Ｒ２） （２）
但し、Ｒ１＞＞Ｒmd1、Ｒ２＞＞Ｒmd2とする。
【００１１】
また、ＭＶ１のオン抵抗をＲmv１、ＭＤ１のオン抵抗をＲmd１、ＭＤ２のオン抵抗をＲmd２、ＭＶ１とＭＤ１のユニット比をＮ倍、ＭＤ１，２のゲートソース間電圧をＶgsmd１，Ｖgsmd２とする。
【００１２】
正常に動作している間は、上述したように、Ｖcp1＞Ｖcp2という関係にある。
【００１３】
ところで、検出すべき異常には２種類の形態が存在する。第１の異常は、ＭＯＳＦＥＴ ＭＶ１のゲートに十分にハイレベルに立ち上がったゲート信号ＶＧが入力され、通常動作を行っている状態から、負荷に短絡が生じて異常が発生し、Ｖcp1＜Ｖcp2となった場合である。
【００１４】
第２の異常は、動作開始前の時点で既に負荷に短絡が生じており、この状態からＭＯＳＦＥＴ ＭＶ２のゲートに接地電圧から徐々にハイレベルへ立ち上がっていく途中でＶcp1＜Ｖcp2となり、異常が検出された場合である。以下に、それぞれについて説明する。
【００１５】
（１）の場合：通常動作を行っている状態から、負荷に短絡が生じた場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧小）
ゲート信号ＶＧが十分にハイレベルに立ち上がってＭＯＳＦＥＴ ＭＶ１が低いオン抵抗で十分にオンしており、負荷に電流が供給されて駆動されている。この状態から負荷に短絡が発生して異常となった場合が相当する。
【００１６】
ＭＯＳＦＥＴ ＭＶ１が十分にオンしていることから、ＭＯＳＦＥＴ ＭＤ１、ＭＤ２も同様に低抵抗で十分にオンしている。この時の検出電流、即ちＭＯＳＦＥＴ ＭＶ１のドレイン電流をＩｓ１とすると、電圧Ｖcp１は上記（１）式で表される。
【００１７】
電圧Ｖcp2は、上記（２）式で表される。
【００１８】
この状態で、Ｖcp１＜Ｖcp２ となった場合に、コンパレータから異常検出信号が出力される。
【００１９】
（２）の場合：負荷に短絡が存在した状態から、ゲート信号がハイレベルに立ち上がる途上で異常が検出される場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧大）
負荷が短絡している状態から、ゲート信号ＶＧが徐々にハイレベルに立ち上がっていき、十分にハイレベルに到達する以前の段階でＭＯＳＦＥＴ ＭＶ１が高いオン抵抗でオンする。同様にＭＯＳＦＥＴ ＭＤ１及びＭＤ２も高抵抗でオンする。この場合は、ＭＯＳＦＥＴ ＭＤ１，２のオン抵抗は無視することができない。この場合の電圧Ｖcp１は、
Ｖcp１＝（ＶDD−ＶＯＵＴ）×（Ｒmd１／（Ｒmd１＋Ｒ１））（３）
で表される。
【００２０】
電圧Ｖcp2は、
Ｖcp２＝ＶＧ−Ｖgsmd２−（ＩREF×Ｒ２ ） （４）
で求まる。
【００２１】
この状態で Ｖcp１＜Ｖcp２ となった場合に、異常検出となる。
【００２２】
この２つの異常検出は、同じ回路構成であるにもかかわらず、検出する時点における過電流の設定値が異なる。これは、式（１）〜（４）に示されるように、設定に必要な要素が異なるため、バラツキ温度特性が個々独立しているためである。
【００２３】
そして、上記（１）の場合における異常検出においては、電圧Ｖcp１、Ｖcp２はともに電源電圧ＶDDを基準として決定される。しかし、上記（２）の場合における異常検出では、電圧Ｖcp１が電源電圧ＶDD基準であるが、電圧Ｖcp２はゲート信号ＶＧの電圧を基準として決定される。このように、基準となる値が異なるため、検出すべき過電流値の設定が困難である。
【００２４】
さらに、電源電圧ＶDDが変動した場合、電圧Ｖcp１及びＶcp２とも電源電圧ＶDDを基準とする上記（１）の場合は、変動分が相殺されるので考慮しなくとも特に問題はない。
【００２５】
しかし、上記（２）の場合は電圧Ｖcp１のみ電源電圧ＶDD基準であり、電圧Ｖcp２はゲート信号ＶＧの電圧を基準とし式（４）には電源電圧ＶDDが含まれていない。よって、電源変動ＶDDが相殺されず、変動により検出すべき過電流の値にばらつきが生じることになる。
【００２６】
さらに、上記（１）の場合は、電源電圧ＶDD近辺における電圧を比較器ＣＭＰにおいて比較し、上記（２）の場合は接地電圧近辺における電圧を比較する。このような場合に、比較器ＣＭＰの入力電圧範囲が狭いと上記（１）及び（２）の場合のいずれかにおいて所望の設定値において過電流を検出することができなくなるおそれがある。そこで、比較器ＣＭＰに幅広い入力電圧範囲が求められ、回路構成の複雑化及びコストの増大を招くこととなる。
【００２７】
【発明が解決しようとする課題】
上述のように、従来は検出すべき異常の発生に２種類存在するが、過電流の設定値を同一にすることが困難である点、また電源変動の影響を受け易い点、比較器に幅広い入力電圧範囲が求められ、コストの増大を招く点が問題であった。
【００２８】
本発明は上記事情に鑑み、過電流の設定値を統一し、また電源変動の影響を相殺し、さらにコスト増大を防止することが可能な半導体集積回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の半導体集積回路は、電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、前記第１のスイッチング素子がオンして流れる電流に対応した第１の電圧を第１の電圧発生端子から発生する第１の電圧発生部と、前記電源端子と第２の電圧発生端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、前記第２の電圧発生端子と接地端子との間に接続された電流源と、前記電源端子と第１の端子との間に接続された第３のスイッチング素子と、前記電源端子と前記第２の電圧発生端子との間に接続された第４のスイッチング素子とを有し、前記第３のスイッチング素子がオンして前記電源端子と前記第１の端子との間に電流が流れると、前記電源端子と前記第２の電圧発生端子との間に電流が流れるカレントミラー回路と、前記第１の端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器とを備えることを特徴とする。
【００３０】
また、本発明は、電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、前記電源端子と第１の電圧発生端子との間に接続された第１の抵抗と、前記第１の電圧発生端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、前記電源端子と第１の端子との間に接続された第３のスイッチング素子と、前記電源端子と第２の端子との間に接続された第４のスイッチング素子とを有し、前記第１の端子の電圧に応じて前記第３及び第４のスイッチング素子がオン又はオフし、前記第３のスイッチング素子がオンして前記電源端子と前記第１の端子との間に電流が流れると、前記電源端子と第２の端子との間に電流が流れるカレントミラー回路と、前記第１の端子に一端が接続された第２の抵抗と、前記第２の抵抗の他端と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、前記第２の端子と第２の電圧発生端子との間に接続された第３の抵抗と、前記第２の電圧発生端子と接地端子との間に接続された電流源と、前記電源端子と前記第２の端子との間に接続され、前記制御信号を入力されてオン又はオフする第６のスイッチング素子と、前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器とを備えることを特徴とする。
【００３１】
あるいは本発明の半導体集積回路は、電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、前記電源端子と第１の電圧発生端子との間に接続された第１の抵抗と、前記第１の電圧発生端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、前記電源端子と第１の端子との間に接続された第２の抵抗と、前記電源端子と第２の端子との間に接続され、前記第１の端子の電圧に応じてオン又はオフする第３のスイッチング素子と、前記第１の端子に一端が接続された第３の抵抗と、前記第３の抵抗の他端と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第４のスイッチング素子と、前記第２の端子と第２の電圧発生端子との間に接続された第４の抵抗と、前記第２の電圧発生端子と接地端子との間に接続された電流源と、前記電源端子と前記第２の端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器とを備えることを特徴としている。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３３】
（ａ）第１の実施の形態
本発明の第１の実施の形態による半導体集積回路の構成を図１に示す。
【００３４】
本実施の形態は、図５に示された回路に対し、さらにＭＯＳＦＥＴ ＭＤ３、抵抗Ｒ３、ＰＮＰ型バイポーラトランジスタＰ１及びＰ２を付加したものに相当する。
【００３５】
電源電圧ＶDD端子にバイポーラトランジスタＰ１及びＰ２のエミッタがそれぞれ接続され、ベースが共にバイポーラトランジスタＰ１のコレクタに接続されており、トランジスタＰ１及びＰ２でカレントミラー回路を構成している。
【００３６】
トランジスタＰ１のコレクタに抵抗Ｒ３の一端が接続され、他端にＭＯＳＦＥＴ ＭＤ３のドレインが接続されている。ＭＯＳＦＥＴ ＭＤ３のゲートはゲート端子ＶＧに接続され、ソースは出力端子ＯＵＴに接続されている。トランジスタＰ２のコレクタには、抵抗Ｒ２の一端が接続されている。他の同一の回路要素には同一の番号を付して説明を省略する。
【００３７】
また、バイポーラトランジスタＰ１、Ｐ２のそれぞれのコレクタ・エミッタ間電圧を、Ｖce(Ｐ１）、Ｖce(Ｐ２)、それぞれのコレクタ電流をＩc(Ｐ１)、Ｉc(Ｐ２)、電源電圧ＶDD端子−出力端子ＯＵＴ間の電圧をＶdsmv１とする。
【００３８】
本実施の形態において、上述した２種類の（１）及び（２）の場合における異常の検出について述べる。
【００３９】
（１）の場合：通常動作を行っている状態から、負荷に短絡が生じた場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧小）
ゲート信号ＶＧが十分にハイレベルに立ち上がってＭＯＳＦＥＴ ＭＶ１が低い導通抵抗で十分にオンしており、負荷に電流が供給されて駆動されている。この状態から負荷に短絡が発生して異常が検出される。
【００４０】
ＭＯＳＦＥＴ ＭＶ１が十分にオンしていることから、ＭＯＳＦＥＴ ＭＤ１、ＭＤ２も同様に低抵抗で十分にオンしている。ＭＯＳＦＥＴ ＭＤ２が十分にオンしていることから、バイポーラトランジスタＰ２のエミッタ、コレクタ間が短絡され、Ｖdsmv１＜Ｖce(Ｐ１) の関係になり、トランジスタＰ２及びＰ１はいずれも動作しない（Ｖdsmv１＝Ｉｓ１×Ｒmv１）。
【００４１】
この時の検出電流、即ちＭＯＳＦＥＴ ＭＶ１のドレイン電流をＩｓ１とすると、電圧Ｖcp１は、図５に示された回路と同様に、上記（１）式で表される。電圧Ｖcp2は、上記（２）式で表される。
【００４２】
この状態で、Ｖcp１＜Ｖcp２ となった場合に、コンパレータから異常検出信号が出力される。
【００４３】
（２）の場合：負荷に短絡が存在した状態から、ゲート信号がハイレベルに立ち上がる途上で異常が検出される場合（電源電圧ＶDD端子と出力端子ＯＵＴ間との電圧大）
ゲート信号ＶＧの電圧が徐々にハイレベルに向かって上昇していく。ＭＯＳＦＥＴ ＭＤ２がオンする閾値よりもトランジスタＰ１がオンする閾値の方が低く設定されている。従って、ゲート信号ＶＧの電圧が上昇していく途中において、ＭＯＳＦＥＴ ＭＤ２がオンするより早いタイミングで、トランジスタＰ１がオンする。
【００４４】
トランジスタＰ１がオンし、電源電圧ＶDD端子から抵抗Ｒ３へ向かって電流が流れると、カレントミラー効果によりトランジスタＰ２もオンし、電源電圧ＶDD端子から抵抗Ｒ２に向かって電流が流れる。
【００４５】
ここで、トランジスタＰ１、Ｐ２のそれぞれのドレイン電流が、Ｉc(Ｐ１)＜Ｉc(Ｐ２)となるように設定し、Ｖce(Ｐ２)が飽和領域となるように設定することにより、ＭＯＳＦＥＴ ＭＤ２のソース電圧がゲート電圧より高くなる。これにより、ＭＯＳＦＥＴ ＭＤ２は動作せずオフ状態を維持する。
【００４６】
検出電流（ＭＶ１のドレイン電流）をＩｓ２とすると、電圧Ｖcp１は、
Ｖcp１＝ＶDD−（Ｒ１×Ｉｓ２／Ｎ） （５）
で表される。一方、電圧Ｖcp２は、
Ｖcp２＝ＶDD−Ｖce(Ｐ２)−ＩREF×Ｒ２ （６）
となる。
【００４７】
ただし、Ｖce(Ｐ２)≪ＩREF×Ｒ２ とする。
【００４８】
この状態で、Ｖcp１＜Ｖcp２ となった場合に異常検出となる。
【００４９】
上記式（５）及び（６）より明らかなように、どちらの場合においても電源電圧ＶDDを基準として比較器ＣＭＰにより電圧Ｖcp１と電圧Ｖcp２とを比較することができる。よって、上記（１）、（２）のいずれの場合においても過電流の検出値を設定することが容易である。
【００５０】
さらに、電源電圧ＶDDが変動した場合にも、上記（１）及び（２）のいずれの場合においても電圧Ｖcp１及びＶcp２が共に電源電圧ＶDDを基準としている。このため、電源電圧ＶDDの変動分が相殺されることとなり、変動の影響を考慮する必要がない。
【００５１】
また、上記（１）、（２）のいずれの場合であっても、電源電圧ＶDD近辺の電圧Ｖcp１及びＶcp２を検出することになる。従って、比較器ＣＭＰに要求される入力電圧範囲も広くする必要がなく、コスト増大を防止することができる。
【００５２】
（ｂ）第２の実施の形態
上記第１の実施の形態では、バイポーラトランジスタＰ１及びＰ２によりカレントミラー回路を構成している。しかし、バイポーラトランジスタに限らず、Ｐ型ＭＯＳＦＥＴを用いてカレントミラー回路を構成してもよい。この場合の構成を、本発明の第２の実施の形態としてその構成を図２に示す。
【００５３】
ＭＯＳＦＥＴ ＭＰ１及びＭＰ２のソースが電源電圧ＶDD端子にそれぞれ接続され、ゲートが共にＭＯＳＦＥＴ ＭＰ１のドレインに接続され、ＭＯＳＦＥＴＭＰ１のドレインが抵抗Ｒ３の一端に接続され、ＭＯＳＦＥＴ ＭＰ２のドレインが抵抗Ｒ２の一端に接続されている。
【００５４】
この場合にも、上記第１の実施の形態と同様の作用、効果を得ることができる。即ち、負荷の状態に係わらず電源電圧ＶDDを基準として電圧Ｖcp１と電圧Ｖcp２とを比較することができるので、いずれの場合においても過電流の検出値の設定が容易である。また、電源電圧ＶDDの変動分が電圧Ｖcp１、電圧Ｖcp２間で相殺され変動の影響を考慮する必要がない。さらに、電圧Ｖcp１、Ｖcp２が共に電源電圧ＶDD近辺であるため比較器ＣＭＰに要求される入力電圧範囲も広くする必要がなく、コスト増大を防止することができる。
【００５５】
（ｃ）第３の実施の形態
上記第１、第２の実施の形態では、二つのトランジスタＰ１及びＰ２、又はＭＰ１及びＭＰ２を用いてカレントミラー回路を構成している。しかし、必ずしもカレントミラー回路を構成する必要はなく、一方のトランジスタを抵抗素子に置き替えてもよい。
【００５６】
本実施の形態は、図２に示された上記第２の実施の形態において、ＭＯＳＦＥＴ ＭＰ１を抵抗Ｒ４に置き換え、ＭＯＳＦＥＴ ＭＰ２のゲートを抵抗Ｒ４とＲ３との接続点に接続したものに相当する。他の上記第２の実施の形態と同一要素には同一の番号を付して説明を省略する。
【００５７】
本実施の形態においても、上記第２の実施の形態と同様な効果を得ることができる。即ち、負荷が上記（２）の場合において、ゲート信号ＶＧの電圧が徐々に上昇していく途中で、抵抗Ｒ３及びＲ４の接続点の電圧を入力されたトランジスタＭＰ２が先にオンし、トランジスタＭＤ２はオフ状態を維持する。これにより、上記（１）、（２）のいずれの場合においても過電流の検出値の設定が容易であり、電源電圧ＶDDの変動を考慮する必要がなく、さらに比較器ＣＭＰに要求される入力電圧範囲を広くする必要がなくコストが低減される。
【００５８】
（ｄ）第４の実施の形態
本実施の形態は、上記第１の実施の形態におけるパワーＭＯＳＦＥＴ ＭＶ１の替わりに、電圧制御型の素子として、図４に示されたようにＩＧＢＴ（Insulated Gate Bipolar Transistor） ＩＧを用いたものに相当する。
【００５９】
本実施の形態においても、上記第１〜第３の実施の形態と同様の作用、効果を得ることができる。
【００６０】
【発明の効果】
以上説明したように、本発明の半導体集積回路は、負荷に接続された第１のスイッチング素子に流れる過電流の検出を電源電圧を基準として行うことにより、負荷の状態に係わらず過電流の検出値の設定が容易であり、また比較器により第１、第２の電圧を比較する際に電源電圧の変動分が相殺されて電源変動に依存せず、さらに負荷の状態に係わらず比較器に入力する第１、第２の電圧が電源電圧近辺であることから比較器の入力電圧範囲の設定が容易である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路の構成を示した回路図。
【図２】本発明の第２の実施の形態による半導体集積回路の構成を示した回路図。
【図３】本発明の第３の実施の形態による半導体集積回路の構成を示した回路図。
【図４】本発明の第４の実施の形態による半導体集積回路の構成を示した回路図。
【図５】従来の半導体集積回路の構成を示した回路図。
【符号の説明】
Ｐ１、Ｐ２ ＰＮＰ型バイポーラトランジスタ
ＭＤ１、ＭＤ２、ＭＤ３ ＭＯＳＦＥＴ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
ＭＶ１ パワーＭＯＳＦＥＴ
ＩREF 電流源
ＭＰ１、ＭＰ２ Ｐチャネル型ＭＯＳＦＥＴ
ＶDD 電源電圧端子
ＶＧ ゲート電圧端子
ＯＵＴ 出力端子
Claims (3)
- 電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、
前記第１のスイッチング素子がオンして流れる電流に対応した第１の電圧を第１の電圧発生端子から発生する第１の電圧発生部と、
前記電源端子と第２の電圧発生端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、
前記第２の電圧発生端子と接地端子との間に接続された電流源と、
前記電源端子と第１の端子との間に接続された第３のスイッチング素子と、前記電源端子と前記第２の電圧発生端子との間に接続された第４のスイッチング素子とを有し、前記第３のスイッチング素子がオンして前記電源端子と前記第１の端子との間に電流が流れると、前記電源端子と前記第２の電圧発生端子との間に電流が流れるカレントミラー回路と、
前記第１の端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、
前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器と、
を備えることを特徴とする半導体集積回路。 - 電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、
前記電源端子と第１の電圧発生端子との間に接続された第１の抵抗と、
前記第１の電圧発生端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、
前記電源端子と第１の端子との間に接続された第３のスイッチング素子と、前記電源端子と第２の端子との間に接続された第４のスイッチング素子とを有し、前記第１の端子の電圧に応じて前記第３及び第４のスイッチング素子がオン又はオフし、前記第３のスイッチング素子がオンして前記電源端子と前記第１の端子との間に電流が流れると、前記電源端子と第２の端子との間に電流が流れるカレントミラー回路と、
前記第１の端子に一端が接続された第２の抵抗と、
前記第２の抵抗の他端と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、
前記第２の端子と第２の電圧発生端子との間に接続された第３の抵抗と、
前記第２の電圧発生端子と接地端子との間に接続された電流源と、
前記電源端子と前記第２の端子との間に接続され、前記制御信号を入力されてオン又はオフする第６のスイッチング素子と、
前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器と、
を備えることを特徴とする半導体集積回路。 - 電源端子と出力端子との間に接続され、制御信号を入力されてオン又はオフする第１のスイッチング素子と、
前記電源端子と第１の電圧発生端子との間に接続された第１の抵抗と、
前記第１の電圧発生端子と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第２のスイッチング素子と、
前記電源端子と第１の端子との間に接続された第２の抵抗と、
前記電源端子と第２の端子との間に接続され、前記第１の端子の電圧に応じてオン又はオフする第３のスイッチング素子と、
前記第１の端子に一端が接続された第３の抵抗と、
前記第３の抵抗の他端と出力端子との間に接続され、前記制御信号を入力されてオン又はオフする第４のスイッチング素子と、
前記第２の端子と第２の電圧発生端子との間に接続された第４の抵抗と、
前記第２の電圧発生端子と接地端子との間に接続された電流源と、
前記電源端子と前記第２の端子との間に接続され、前記制御信号を入力されてオン又はオフする第５のスイッチング素子と、
前記第１の電圧発生端子において発生した前記第１の電圧と、前記第２の電圧発生端子において発生した第２の電圧とを比較し、比較結果に応じた信号を出力する比較器と、
を備えることを特徴とする半導体集積回路。
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