KR20190050578A - Nbti 또는 pbit를 모니터링하는 테스트 회로 - Google Patents

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Abstract

본 발명의 실시 예에 따른 테스트 회로는, 테스트 신호 또는 제 1 전압을 수신하는 제 1 로직 게이트, 테스트 신호를 수신하는 제 2 로직 게이트, 제 1 로직 게이트의 출력, 제 2 로직 게이트의 출력, 또는 제 2 전압을 수신하는 제 3 로직 게이트, 제 1 로직 게이트의 출력 또는 제 2 로직 게이트의 출력을 수신하는 제 4 로직 게이트, 및 제 1 로직 게이트가 제 1 전압을 수신하고 제 3 로직 게이트가 제 2 전압을 수신할 때, 제 2 및 제 4 로직 게이트들이 구동되지 않도록, 제 2 및 제 4 로직 게이트들에 전원을 공급하도록 구성되는 전원 회로를 포함할 수 있다.

Description

NBTI 또는 PBIT를 모니터링하는 테스트 회로{TEST CIRCUIT MONITORING NBTI OR PBTI}
본 발명은 테스트 회로에 관한 것으로, 좀 더 자세하게는 NBTI 또는 PBIT를 모니터링하는 테스트 회로에 관한 것이다.
트랜지스터는 바이어스(bias) 또는 온도에 의해 스트레스를 받게 된다. 스트레스로 인해 트랜지스터의 신뢰성이 감소할 수 있다. 트랜지스터의 신뢰성은 집적 회로의 수명, 즉 제품의 수명에 영향을 줄 수 있고 불량을 야기할 수 있다. 따라서, 테스트 과정에서 트랜지스터의 신뢰성이 평가되어야 한다.
NBTI(negative bias temperature instability) 또는 PBTI(positive bias temperature instability)로 인해, 트랜지스터의 문턱 전압이 증가하고 드레인 전류가 감소할 수 있다. 기존의 테스트 방법에서는 NBTI 및 PBTI를 평가하기 위해 인버터 체인(inverter chain)의 전파 지연 또는 링 오실레이터(ring oscillator)의 클럭 특성(예를 들면, 주파수 또는 듀티비)이 테스트되었다. 다만 기존의 테스트 방법은 NBTI와 PBTI를 분리하여 평가할 수 없었고, 트랜지스터를 열화시키고 나면 열화되기 전의 트랜지스터의 신뢰성을 평가할 수 없었다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 NBTI 또는 PBIT를 모니터링하는 테스트 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 테스트 회로는, 테스트 신호 또는 제 1 전압을 수신하는 제 1 로직 게이트, 테스트 신호를 수신하는 제 2 로직 게이트, 제 1 로직 게이트의 출력, 제 2 로직 게이트의 출력, 또는 제 2 전압을 수신하는 제 3 로직 게이트, 제 1 로직 게이트의 출력 또는 제 2 로직 게이트의 출력을 수신하는 제 4 로직 게이트, 및 제 1 로직 게이트가 제 1 전압을 수신하고 제 3 로직 게이트가 제 2 전압을 수신할 때, 제 2 및 제 4 로직 게이트들이 구동되지 않도록, 제 2 및 제 4 로직 게이트들에 전원을 공급하도록 구성되는 전원 회로를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 테스트 회로는, 제 1 노드 및 제 2 노드 사이에 병렬로 연결되는 제 1 및 제 2 로직 게이트들, 제 2 노드 및 제 3 노드 사이에 병렬로 연결되는 제 3 및 제 4 로직 게이트들, 및 제 1 및 제 2 로직 게이트들 중 하나 그리고 제 3 및 제 4 로직 게이트들 중 하나를 선택하도록 구성되는 스위치 회로를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 테스트 회로는, 제 1 입력 스위치 회로를 통해 테스트 신호 또는 제 1 전압을 수신하고, 제 1 출력 스위치를 통해 제 1 지연 신호를 출력하는 제 1 로직 게이트, 제 2 입력 스위치 회로를 통해 테스트 신호를 수신하고, 제 2 출력 스위치를 통해 제 2 지연 신호를 출력하는 제 2 로직 게이트, 제 3 입력 스위치 회로를 통해 제 1 지연 신호, 제 2 지연 신호, 또는 제 2 전압을 수신하고, 제 3 출력 스위치를 통해 제 3 지연 신호를 출력하는 제 3 로직 게이트, 제 4 입력 스위치 회로를 통해 제 1 지연 신호 또는 제 2 지연 신호를 수신하고, 제 4 출력 스위치를 통해 제 4 지연 신호를 출력하는 제 4 로직 게이트, 및 제 1 로직 게이트가 제 1 전압을 수신하고 제 3 로직 게이트가 제 2 전압을 수신할 때, 제 2 및 제 4 로직 게이트들이 구동되지 않도록, 제 2 및 제 4 로직 게이트들에 전원을 공급하도록 구성되는 전원 회로를 포함할 수 있다. 제 1 내지 제 4 입력 스위치 회로들은 서로 동일하게 구현되고, 제 1 내지 제 4 출력 스위치들은 서로 동일하게 구현되고, 그리고 제 1 내지 제 4 로직 게이트들은 서로 동일하게 구현될 수 있다.
본 발명의 실시 예에 따르면, 트랜지스터들이 열화된 이후에도, NBTI 및 PBTI로 인한 지연이 없는 기준 신호, NBTI로 인해 지연된 신호, PBTI로 인해 지연된 신호, 및 NBIT 및 PBIT로 인해 지연된 신호들이 모두 테스트될 수 있다.
도 1은 본 발명의 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 테스트 회로의 트랜지스터들 일부를 열화시키기 위한 스위치 회로의 동작을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 4 내지 도 7은 본 발명의 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 8은 도 4 내지 도 7에서 도시된 테스트 신호, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호를 예시적으로 보여주는 타이밍도이다.
도 9는 본 발명의 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다.
도 13은 도 1 내지 도 7 및 도 9 내지 도 12에서 도시된 스위치를 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다.
도 15는 도 14의 테스트 시스템의 테스트 방법을 예시적으로 보여주는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 테스트 회로(100)는 트랜지스터(transistor)의 신뢰성을 측정하기 위한 회로일 수 있다. NBTI(negative bias temperature instability) 또는 PBTI(positive bias temperature instability)로 인해, 트랜지스터의 문턱 전압이 증가하고 드레인 전류가 감소할 수 있다. 테스트 회로(100)는 트랜지스터들로 구성되는 로직 게이트를 이용하여 NBTI 또는 PBTI로 인한 트랜지스터의 열화 정도를 측정할 수 있다.
도 1을 참조하면, 테스트 회로(100)는 제 1 내지 제 4 인버터들(111~114) 및 스위치 회로(130)를 포함할 수 있다. 제 1 내지 제 4 인버터들(111~114)은 반도체 소자의 열화 특성을 측정하기 위한 로직 게이트들이다. 도 1에서, 로직 게이트의 예시로서 인버터가 도시되었으나, 본 발명의 범위는 이에 제한되지 않는다.
제 1 내지 제 4 인버터들(111~114)은 입력단(input terminal)과 출력단(output terminal) 사이에 배치될 수 있다. 좀 더 구체적으로, 제 1 및 제 2 인버터들(111, 112)은 제 1 노드(n1) 및 제 2 노드(n2) 사이에 병렬로 연결될 수 있다. 제 3 및 제 4 인버터들(113, 114)은 제 2 노드(n2) 및 제 3 노드(n3) 사이에 병렬로 연결될 수 있다. 스위치 회로(130)는 제 1 내지 제 4 인버터들(111~114)을 선택할 수 있다. 스위치 회로(130)에 의해 선택된 인버터들은 입력단과 출력단 사이에 전기적으로 연결되고, 선택되지 않은 인버터들은 입력단과 출력단 사이에 전기적으로 연결되지 않을 수 있다. 좀 더 구체적으로, 스위치 회로(130)는 제 1 및 제 2 인버터들(111, 112) 중 하나 그리고 제 3 및 제 4 인버터들(113, 114) 중 하나를 선택할 수 있다.
여기서, 입력단은 테스트 회로(100)가 외부로부터 테스트 신호를 수신하기 위한 패드(pad), 단자(terminal), 포트(port), 또는 노드(node) 등을 지칭할 수 있고, 제 1 노드(n1)에 연결될 수 있다. 유사하게 출력단은 테스트 회로(100)가 외부로 테스트 신호를 출력하기 위한 패드(pad), 단자(terminal), 포트(port), 또는 노드(node) 등을 지칭할 수 있고, 제 3 노드(n2)에 연결될 수 있다.
스위치 회로(130)는 제 1 인버터(111)와 연결되는 제 1 입력 스위치 회로(121) 및 제 1 출력 스위치(151), 제 2 인버터(112)와 연결되는 제 2 입력 스위치 회로(122) 및 제 2 출력 스위치(152), 제 3 인버터(113)와 연결되는 제 3 입력 스위치 회로(123) 및 제 3 출력 스위치(153), 그리고 제 4 인버터(114)와 연결되는 제 4 입력 스위치 회로(124) 및 제 4 출력 스위치(154)를 포함할 수 있다.
제 1 입력 스위치 회로(121)는 제 1 전원 스위치(131) 및 제 1 입력 스위치(141)를 포함할 수 있다. 제 2 입력 스위치 회로(122)는 제 2 전원 스위치(132) 및 제 2 입력 스위치(142)를 포함할 수 있다. 제 3 입력 스위치 회로(123)는 제 3 전원 스위치(133) 및 제 3 입력 스위치(143)를 포함할 수 있다. 제 4 입력 스위치 회로(124)는 제 4 전원 스위치(134) 및 제 4 입력 스위치(144)를 포함할 수 있다.
제 1 인버터(111)는 로직 0에 대응하는 제 1 전압을 제 1 전원 스위치(131)를 통해 수신하거나 입력단에 인가되는 신호를 제 1 입력 스위치(141)를 통해 수신할 수 있다. 제 1 인버터(111)는 입력 신호를 반전하고 제 1 지연 신호를 제 1 출력 스위치(151)를 통해 출력할 수 있다.
제 2 인버터(112)는 입력단에 인가되는 신호를 제 2 입력 스위치(142)를 통해 수신할 수 있다. 제 2 인버터(112)는 입력 신호를 반전하고 제 2 지연 신호를 제 2 출력 스위치(152)를 통해 출력할 수 있다. 제 2 전원 스위치(132), 제 2 입력 스위치(142), 제 2 출력 스위치(152), 및 제 2 인버터(112)는 제 1 전원 스위치(131), 제 1 입력 스위치(141), 제 1 출력 스위치(151), 및 제 1 인버터(111)의 모사 회로(replica circuit)일 수 있다.
제 3 인버터(113)는 로직 1에 대응하는 제 2 전압을 제 3 전원 스위치(133)를 통해 수신하거나 제 1 또는 제 2 지연 신호들 중 하나를 제 3 입력 스위치(143)를 통해 수신할 수 있다. 제 3 인버터(113)는 입력 신호를 반전하고 제 3 지연 신호를 제 3 출력 스위치(153)를 통해 출력할 수 있다.
제 4 인버터(114)는 제 1 또는 제 2 지연 신호들 중 하나를 제 4 입력 스위치(144)를 통해 수신할 수 있다. 제 4 인버터(114)는 입력 신호를 반전하고 제 4 지연 신호를 제 4 출력 스위치(154)를 통해 출력할 수 있다. 제 4 전원 스위치(134), 제 4 입력 스위치(144), 제 4 출력 스위치(154), 및 제 4 인버터(114)는 제 3 전원 스위치(133), 제 3 입력 스위치(143), 제 3 출력 스위치(153), 및 제 3 인버터(113)의 모사 회로일 수 있다.
도 1에서 도시되진 않았으나, 제 1 및 제 2 전압들은 제 1 내지 제 4 인버터들(111~114) 각각에 전원으로서 공급될 수 있다. 예를 들어, 제 1 전압은 VSS일 수 있고, 제 2 전압은 VDD일 수 있다. 이하, 본 발명의 실시 예에 따라, 테스트 회로(100)의 트랜지스터들을 열화시키는 방법에 대해 설명한다.
도 2는 도 1의 테스트 회로의 트랜지스터들 일부를 열화시키기 위한 스위치 회로의 동작을 예시적으로 보여주는 도면이다. 도 2에서 도면의 간략함을 위해 스위치 회로(130)를 나타내는 점선은 생략되었다.
도 2를 참조하면, 제 1 인버터(111)가 상세하게 도시되어 있다. 제 1 인버터(111)는 제 1 PMOS(MP1) 및 제 1 NMOS(MN1)를 포함할 수 있다. 제 1 PMOS(MP1)의 게이트 및 제 1 NMOS(MN1)의 게이트는 제 1 인버터(111)의 입력단을 구성하기 위해 서로 전기적으로 연결될 수 있다. 제 1 PMOS(MP1)의 드레인 및 제 1 NMOS(MN1)의 드레인은 제 1 인버터(111)의 출력단을 구성하기 위해 서로 전기적으로 연결될 수 있다. 제 1 NMOS(MN1)의 소스에는 전원으로서 제 1 전압이 공급될 수 있고, 제 1 PMOS(MP1)의 소스에는 전원으로서 제 2 전압이 공급될 수 있다. 제 3 인버터(113)도 제 3 PMOS(MP3) 및 제 3 NMOS(MN3)를 포함할 수 있고, 제 3 인버터(113)는 제 1 인버터(111)와 실질적으로 동일하게 구현될 수 있다.
제 1 전원 스위치(131) 및 제 3 전원 스위치(133)를 포함하는 스위치 회로는 제 1 전압을 제 1 인버터(111)로 제공하고, 제 2 전압을 제 3 인버터 (113)로 제공하도록 구성될 수 있다. 좀 더 구체적으로, 제 1 PMOS(MP1)를 열화시키기 위해, 제 1 전원 스위치(131)는 턴 온(turn on)될 수 있다. 제 1 PMOS(MP1)의 게이트에는 제 1 전원 스위치(131)에 의해 제 1 전압이 인가될 수 있다. 전술한대로, 제 1 전압은 로직 0에 대응하는 VSS일 수 있다. 또는, 제 1 전압은 제 1 PMOS(MP1)를 열화시키기 위해 VSS 또는 그보다 낮은 레벨로 사전에 설정된 전압일 수 있다.
제 3 NMOS(MN3)를 열화시키기 위해, 제 3 전원 스위치(133)는 턴 온될 수 있다. 제 3 NMOS(MN3)의 게이트에는 제 3 전원 스위치(133)에 의해 제 2 전압이 인가될 수 있다. 전술한대로, 제 2 전압은 로직 1에 대응하는 VDD일 수 있다. 또는, 제 2 전압은 제 3 NMOS(MN3)를 열화시키기 위해 VDD 또는 그보다 높은 레벨로 사전에 설정된 전압일 수 있다.
실시 예에 있어서, 제 1 PMOS(MP1) 및 제 3 NMOS(MN3)를 열화시키기 위해, 제 1 및 제 2 전압들이 제 1 PMOS(MP1) 및 제 3 NMOS(MN3)에 각각 인가되는 시간 및 인가 시간 동안의 온도가 사전에 결정될 수 있다. 또한, 제품의 수명에 따른 신뢰성을 고려하여 제 1 및 제 2 전압들의 인가 시간 및 온도가 사전에 결정될 수 있다. 예를 들어, 웨어퍼 번 인(wafer burn in) 테스트 과정에서 제 1 PMOS(MP1) 및 제 3 NMOS(MN3)에 사전에 결정된 조건에 따라 일정한 시간 동안 열이 가해질 수 있다. 사전에 결정된 조건에 따라, 제 1 전압이 제 1 PMOS(MP1)의 게이트에 인가되고 제 2 전압이 제 3 NMOS(MN3)의 게이트에 인가되면, 제 1 PMOS(MP1)는 열화될 수 있고(즉, NBTI), 제 3 NMOS(MN3)도 열화될 수 있다(즉, PBTI).
제 1 PMOS(MP1) 및 제 3 NMOS(MN3) 이외의 테스트 회로(100)의 다른 트랜지스터들의 열화를 방지하기 위해, 제 1 및 제 3 전원 스위치들(131, 133)만 턴 온되고 나머지 스위치들(132, 134, 141~144, 151~154)은 모두 턴 오프(turn off)될 수 있다. 이 경우, 나머지 스위치들(132, 134, 141~144, 151~154)을 구성하는 트랜지스터들은 열화되지 않을 수 있다. 좀 더 구체적으로, 스위치는 NMOS를 이용하여 구성되거나, PMOS를 이용하여 구성되거나, 또는 NMOS 및 PMOS를 모두 이용하여 구성될 수 있다. 턴 오프 조건에서, NMOS에는 제 1 전압이 인가될 수 있고, PMOS에는 제 2 전압이 인가될 수 있다. 따라서, 스위치가 턴 오프이면, 스위치의 트랜지스터는 열화되지 않을 수 있다.
또한, 제 1 및 제 3 전원 스위치들(131, 133)만 턴 온되고 나머지 스위치들(132, 134, 141~144, 151~154)이 턴 오프되면, 제 2 및 제 4 인버터들(112, 114)의 게이트들은 플로팅(floating)일 수 있다. 따라서, 제 2 및 제 4 인버터들(112, 114)의 트랜지스터들(미도시)은 열화되지 않을 수 있다.
제 2 및 제 4 인버터들(112, 114)은 제 1 및 제 3 인버터들(111, 113)이 열화될 때 열화되지 않는다. 제 1 인버터(111)의 열화 정도만을 정확하게 평가하기 위해, 제 2 인버터(112)는 제 1 인버터(111)와 동일하게 구현될 수 있다. 또한, 제 2 입력 스위치 회로(122)는 제 1 입력 스위치 회로(121)와 동일하게 구현될 수 있고, 제 2 출력 스위치(152)도 제 1 출력 스위치(151)와 동일하게 구현될 수 있다. 따라서, 입력단에 인가된 테스트 신호가 제 1 인버터(111)를 통과하는 경우와 제 2 인버터(112)를 통과하는 경우를 비교하면, 제 1 인버터(111)의 NBTI가 정확하게 평가될 수 있다.
유사하게, 제 3 인버터(113)의 열화 정도만을 정확하게 평가하기 위해, 제 4 인버터(114)는 제 3 인버터(113)와 동일하게 구현될 수 있다. 또한, 제 4 입력 스위치 회로(124)는 제 3 입력 스위치 회로(123)와 동일하게 구현될 수 있고, 제 4 출력 스위치(154)도 제 3 출력 스위치(153)와 동일하게 구현될 수 있다. 따라서, 입력단에 인가된 테스트 신호가 제 3 인버터(113)를 통과하는 경우와 제 4 인버터(114)를 통과하는 경우를 비교하면, 제 3 인버터(113)의 PBTI가 정확하게 평가될 수 있다.
도 3은 본 발명의 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 테스트 회로(200)는 제 1 내지 제 4 인버터들(211~214), 제 1 내지 제 4 입력 스위치 회로들(221~224), 제 1 내지 제 4 출력 스위치들(251~254), 및 전원 회로(260)를 포함할 수 있다. 제 1 입력 스위치 회로(221)는 제 1 전원 스위치(231) 및 제 1 입력 스위치(241)를 포함할 수 있고, 제 2 입력 스위치 회로(222)는 제 2 전원 스위치(232) 및 제 2 입력 스위치(242)를 포함할 수 있고, 제 3 입력 스위치 회로(223)는 제 3 전원 스위치(233) 및 제 3 입력 스위치(243)를 포함할 수 있고, 제 4 입력 스위치 회로(224)는 제 4 전원 스위치(234) 및 제 4 입력 스위치(244)를 포함할 수 있다.
여기서, 제 1 내지 제 4 인버터들(211~214), 제 1 내지 제 4 입력 스위치 회로들(221~224), 및 제 1 내지 제 4 출력 스위치들(251~254)은 도 1 및 도 2의 인버터들 및 스위치들과 실질적으로 동일하게 구현되고 동작할 수 있다.
도 3의 테스트 회로(200)는 도 1 및 도 2의 테스트 회로(100)에 비해 제 2 및 제 4 인버터들(212, 214)의 트랜지스터들(미도시)의 열화를 방지하기 위한 전원 회로(260)를 더 포함할 수 있다. 도 2와 유사하게, 제 1 및 제 3 전원 스위치들(231, 233)만 턴 온되고 나머지 스위치들(232, 234, 241~244, 251~254)은 모두 턴 오프될 수 있다. 즉, 제 1 인버터(211)가 제 1 전압을 수신하고 제 3 인버터(213)가 제 2 전압을 수신할 때, 전원 회로(260)는 제 2 및 제 4 인버터들(212, 214)이 구동되지 않도록, 제 2 및 제 4 인버터들(212, 214) 각각에 전원을 공급할 수 있다.
제 2 및 제 4 전원 스위치들(232, 234) 및 제 2 및 제 4 입력 스위치들(242, 244)이 턴 오프되면, 제 2 및 제 4 인버터들(212, 214)의 게이트들은 플로팅일 수 있고, 전원 회로(260)에 의해 제 2 및 제 4 인버터들(212, 214)은 구동되지 않을 수 있다. 따라서, 제 1 인버터(211)의 PMOS 및 제 3 인버터(213)의 NMOS가 열화되는 동안, 제 2 및 제 4 인버터들(212, 214)의 트랜지스터들(미도시)은 열화되지 않을 수 있다.
좀 더 구체적으로, 전원 회로(260)는 제 1 및 제 3 전원 스위치들(231, 233)이 턴 온되는 열화 모드 동안, 제 2 및 제 4 인버터들(212, 214) 각각에 전원으로서 VSS를 공급하도록 구성될 수 있다. 전원 회로(260)는 열화 모드 이외에서는 제 2 및 제 4 인버터들(212, 214) 각각에 전원으로서 VDD를 공급하도록 구성될 수 있다. 예를 들어, 전원 회로(260)는 VDD를 공급하는 PMOS, VSS를 공급하는 NMOS, 상술한 트랜지스터들의 동작 여부를 결정하는 제어 회로 등을 포함할 수 있다. 이하, 제 1 인버터(211)의 PMOS의 NBTI 또는 제 3 인버터(213)의 NMOS의 PBTI를 평가하는 방법에 대해 설명한다.
도 4 내지 도 7은 본 발명의 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 도 4 내지 도 7에서 도면의 간략함을 위해, 제 1 내지 제 4 입력 스위치 회로들을 나타내는 점선들은 생략되었다. 도 4 내지 도 7을 참조하면, 테스트 회로(300)는 제 1 내지 제 4 인버터들(311~314), 제 1 내지 제 4 전원 스위치들(331~334), 제 1 내지 제 4 입력 스위치들(341~344), 및 제 1 내지 제 4 출력 스위치들(351~354)을 포함할 수 있다. 테스트 회로(300)는 제 1 전원 스위치들(131, 231) 및 제 3 전원 스위치들(133, 233)이 턴 온되어 PMOS 및 NMOS가 열화된 이후의 도 2 및 도 3의 테스트 회로들(100, 200)일 수 있다.
NBTI로 인해 제 1 인버터(311)의 전파 지연(propagation delay)은 제 2 인버터(312)의 전파 지연보다 길 수 있다. 또한, PBTI로 인해 제 3 인버터(313)의 전파 지연은 제 4 인버터(314)의 전파 지연보다 길 수 있다. 따라서, 제 1 내지 제 4 인버터들(311~314)의 전파 지연들을 비교하면, NBTI 및 PBTI가 정확하게 테스트될 수 있다.
도 4 내지 도 7을 참조하면, 입력단에는 테스트 신호가 인가될 수 있다. 테스트 신호는 NBTI 또는 PBTI를 평가하기 위한 신호이고, 예를 들어, 클럭(clock) 신호일 수 있다. 도 4 내지 도 7에서, 제 1 내지 제 4 전원 스위치들(331~334)은 모두 턴 오프될 수 있다.
도 4는 기준 신호(reference signal)를 출력하기 위한 테스트 회로(300)에 관한 것이다. 여기서, 기준 신호는 NBTI 또는 PBTI로 인해 지연되지 않은 신호를 나타낼 수 있다. 도 5는 NBTI 모니터링 신호(NBTI monitoring signal)를 출력하기 위한 테스트 회로(300)에 관한 것이고, 도 6은 PBTI 모니터링 신호(PBTI monitoring signal)를 출력하기 위한 테스트 회로(300)에 관한 것이고, 그리고 도 7은 NBTI 및 PBTI 모니터링 신호(NBTI and PBTI monitoring signal)를 출력하기 위한 테스트 회로(300)에 관한 것이다.
도 4를 참조하면, 기준 신호(reference signal)를 출력하기 위해, 제 2 입력 스위치(342), 제 2 출력 스위치(352), 제 4 입력 스위치(344), 및 제 4 출력 스위치(354)는 턴 온될 수 있고, 나머지 스위치들은 턴 오프될 수 있다. 테스트 신호는 제 2 및 제 4 인버터들(312, 314)을 차례로 통과할 수 있다.
기준 신호는 테스트 신호가 제 2 입력 스위치(342), 제 2 인버터(312), 제 2 출력 스위치(352), 제 4 입력 스위치(344), 제 4 인버터(314), 및 제 4 출력 스위치(354)의 전파 지연들의 합만큼 지연된 신호일 수 있다. 따라서, 기준 신호는 제 1 인버터(311)의 PMOS의 NBTI 또는 제 3 인버터(313)의 NMOS의 PBTI로 인해 지연되지 않은 신호일 수 있다.
도 5를 참조하면, NBTI 모니터링 신호를 출력하기 위해, 제 1 입력 스위치(341), 제 1 출력 스위치(351), 제 4 입력 스위치(344), 및 제 4 출력 스위치(354)는 턴 온될 수 있고, 나머지 스위치들은 턴 오프될 수 있다. 테스트 신호는 제 1 및 제 4 인버터들(311, 314)을 차례로 통과할 수 있다.
NBTI 모니터링 신호는 테스트 신호가 제 1 입력 스위치(341), 제 1 인버터(311), 제 1 출력 스위치(351), 제 4 입력 스위치(344), 제 4 인버터(314), 및 제 4 출력 스위치(354)의 전파 지연들의 합만큼 지연된 신호일 수 있다. 따라서, NBTI 모니터링 신호는 제 1 인버터(311)의 PMOS의 NBTI로 인해 기준 신호보다 더 지연된 신호일 수 있다. 여기서, NBTI 모니터링 신호는 제 3 인버터(313)를 통과하지 않으므로, 제 3 인버터(313)의 NMOS의 PBTI로 인해 지연되는 신호는 아니다.
도 6을 참조하면, PBTI 모니터링 신호를 출력하기 위해, 제 2 입력 스위치(342), 제 2 출력 스위치(352), 제 3 입력 스위치(343), 및 제 3 출력 스위치(353)는 턴 온될 수 있고, 나머지 스위치들은 턴 오프될 수 있다. 테스트 신호는 제 2 및 제 3 인버터들(312, 313)을 차례로 통과할 수 있다.
PBTI 모니터링 신호는 테스트 신호가 제 2 입력 스위치(342), 제 2 인버터(312), 제 2 출력 스위치(352), 제 3 입력 스위치(343), 제 3 인버터(313), 및 제 3 출력 스위치(353)의 전파 지연들의 합만큼 지연된 신호일 수 있다. 따라서, PBTI 모니터링 신호는 제 3 인버터(313)의 NMOS의 PBTI로 인해 기준 신호보다 더 지연된 신호일 수 있다. 여기서, PBTI 모니터링 신호는 제 1 인버터(311)를 통과하지 않으므로, 제 1 인버터(311)의 PMOS의 NBTI로 인해 지연되는 신호는 아니다.
도 7을 참조하면, NBTI 및 PBTI 모니터링 신호를 출력하기 위해, 제 1 입력 스위치(341), 제 1 출력 스위치(351), 제 3 입력 스위치(343), 및 제 3 출력 스위치(353)는 턴 온될 수 있고, 나머지 스위치들은 턴 오프될 수 있다. 테스트 신호는 제 1 및 제 3 인버터들(311, 313)을 차례로 통과할 수 있다.
NBTI 및 PBTI 모니터링 신호는 테스트 신호가 제 1 입력 스위치(341), 제 1 인버터(311), 제 1 출력 스위치(351), 제 3 입력 스위치(343), 제 3 인버터(313), 및 제 3 출력 스위치(353)의 전파 지연들의 합만큼 지연된 신호일 수 있다. 따라서, NBTI 및 PBTI 모니터링 신호는 제 1 인버터(311)의 PMOS의 NBTI 및 제 3 인버터(313)의 NMOS의 PBTI로 인해 기준 신호보다 더 지연된 신호일 수 있다. 또한, NBTI 및 PBTI 모니터링 신호는 NBTI 모니터링 신호 및 PBIT 모니터링 신호보다 더 지연된 신호일 수 있다.
정리하면, 제 1 내지 제 4 입력 스위치들(341~344) 및 제 1 내지 제 4 출력 스위치들(351~354)을 포함하는 스위치 회로는, 테스트 신호가 제 1 내지 제 4 인버터들(311~314) 중 두 개를 통해 출력되도록 제 1 내지 제 4 인버터들(311~314) 중 두 개를 전기적으로 연결하도록 구성될 수 있다.
도 8은 도 4 내지 도 7에서 도시된 테스트 신호, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호를 예시적으로 보여주는 타이밍도이다.
T1 시점에서, 테스트 신호는 로직 0에서 로직 1로 전이될 수 있다. 테스트 신호의 상승 엣지(rising edge)는 T1 시점에서 형성될 수 있다. 전술한대로, 테스트 신호는 클럭 신호로서 테스트 회로(300)의 입력단에 인가될 수 있다.
T2 시점에서, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호는 각각 로직 0에서 로직 1로 전이될 수 있다. 테스트 신호가 로직 0에서 로직 1로 전이되는 경우, 제 1 인버터(311)의 PMOS는 오프(off)되고 제 3 인버터(313)의 NMOS도 오프된다. 따라서, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호의 상승 엣지들은 T2 시점에서 동일하게 형성될 수 있다.
본 발명의 실시 예에 따르면, 기준 신호와 모니터링 신호들의 상승 엣지들은 동일한 시점에서 형성될 수 있다. 이를 위해, 제 1 내지 제 4 인버터들(311~314)은 서로 동일하게 구현될 수 있고, 제 1 내지 제 4 전원 스위치들(331~334)은 서로 동일하게 구현될 수 있고, 제 1 내지 제 4 입력 스위치들(341~344)은 서로 동일하게 구현될 수 있고, 그리고 제 1 내지 제 4 출력 스위치들(351~354)은 서로 동일하게 구현될 수 있다.
특히, 제 2 및 제 4 인버터들(312, 314)에는 열화를 위한 제 1 전압 또는 제 2 전압이 인가되지 않으므로, 테스트 회로(300)는 제 2 및 제 4 전원 스위치들(332, 334)은 포함하지 않을 수도 있다. 다만 테스트 회로(300)가 제 2 및 제 4 전원 스위치들(332, 334)을 포함하는 경우, 제 2 전원 스위치(332)는 더미 스위치(dummy switch)로서 제 1 전원 스위치(331)의 부하(load)를 제 2 인버터(312)의 입력단에 제공할 수 있고, 제 4 전원 스위치(334)는 더미 스위치로서 제 3 전원 스위치(333)의 부하를 제 4 인버터(314)의 입력단에 제공할 수 있다.
즉, 제 1 내지 제 4 인버터들(311~314)의 입력단들의 부하들은 서로 동일하게 구현될 수 있다. 유사하게, 제 1 내지 제 4 인버터들(311~314)의 출력단들의 부하들도 서로 동일하게 구현될 수 있다. 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호의 상승 엣지들은 T2 시점에서 동일하게 형성될 수 있다.
T3 시점에서, 테스트 신호는 로직 1에서 로직 0으로 전이될 수 있다. 테스트 신호의 하강 엣지(falling edge)는 T3 시점에서 형성될 수 있다.
T4 시점에서, 기준 신호는 로직 1에서 로직 0으로 전이될 수 있다. 기준 신호의 하강 엣지는 T4 시점에서 형성될 수 있다. 기준 신호는 테스트 신호가 tPD만큼 지연된 신호일 수 있다. tPD는 제 2 입력 스위치(342), 제 2 인버터(312), 제 2 출력 스위치(352), 제 4 입력 스위치(344), 제 4 인버터(314), 및 제 4 출력 스위치(354)의 전파 지연들의 합일 수 있다. tPD는 NBTI 또는 PBTI로 인한 지연 시간을 포함하지 않는다.
T5 시점에서, NBTI 모니터링 신호는 로직 1에서 로직 0으로 전이될 수 있다. NBTI 모니터링 신호의 하강 엣지는 T5 시점에서 형성될 수 있다. NBTI 모니터링 신호는 테스트 신호가 tPD+tD1만큼 지연된 신호일 수 있다. tPD+tD1은 제 1 입력 스위치(341), 제 1 인버터(311), 제 1 출력 스위치(351), 제 4 입력 스위치(344), 제 4 인버터(314), 및 제 4 출력 스위치(354)의 전파 지연들의 합일 수 있다. tD1은 제 1 인버터(311)의 PMOS의 NBTI로 인한 지연을 나타낼 수 있다.
T6 시점에서, PBTI 모니터링 신호는 로직 1에서 로직 0으로 전이될 수 있다. PBTI 모니터링 신호의 하강 엣지는 T6 시점에서 형성될 수 있다. PBTI 모니터링 신호는 테스트 신호가 tPD+tD2만큼 지연된 신호일 수 있다. tPD+tD2는 제 2 입력 스위치(342), 제 2 인버터(312), 제 2 출력 스위치(352), 제 3 입력 스위치(343), 제 3 인버터(313), 및 제 3 출력 스위치(353)의 전파 지연들의 합일 수 있다. tD2는 제 3 인버터(313)의 NMOS의 PBTI로 인한 지연을 나타낼 수 있다. 도 8에서 tD2는 tD1보다 긴 것으로 도시되었으나, tD2는 tD1과 동일하거나 짧을 수 있다.
T7 시점에서, NBTI 및 PBTI 모니터링 신호는 로직 1에서 로직 0으로 전이될 수 있다. NBTI 및 PBTI 모니터링 신호의 하강 엣지는 T7 시점에서 형성될 수 있다. NBTI 및 PBTI 모니터링 신호는 테스트 신호가 tPD+tD3만큼 지연된 신호일 수 있다. tPD+tD3은 제 1 입력 스위치(341), 제 1 인버터(311), 제 1 출력 스위치(351), 제 2 입력 스위치(342), 제 2 인버터(312), 및 제 2 출력 스위치(352)의 전파 지연들의 합일 수 있다. tD3는 제 1 인버터(311)의 PMOS의 NBTI 및 제 3 인버터(313)의 NMOS의 PBTI로 인한 지연을 나타낼 수 있다.
T8 시점에서, 테스트 신호는 클럭 신호로서 다시 로직 0에서 로직 1로 전이될 수 있다. T9 시점에서, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호는 각각 다시 로직 0에서 로직 1로 전이될 수 있다.
테스트 신호, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호로부터 tPD, tPD+tD1, tPD+tD2, 및 tPD+tD3를 평가하거나 측정하면, NBTI로 인한 지연, PBTI로 인한 지연, 그리고 NBTI 및 PBTI로 인한 지연이 모두 테스트될 수 있다.
도 8을 참조하면, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호의 듀티비(duty ratio)들은 NBTI 및 PBTI로 인해 서로 상이할 수 있다. 따라서, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호의 듀티비들을 평가하거나 측정하면, tD1, tD2, 및 tD3가 테스트될 수 있다.
본 발명의 실시 예에 따르면, 제 1 인버터(311)의 PMOS 및 제 3 인버터(313)의 NMOS가 열화된 이후에도, NBTI 및 PBTI로 인한 지연이 없는 기준 신호, NBTI로 인해 지연된 신호, PBTI로 인해 지연된 신호, 및 NBIT 및 PBIT로 인해 지연된 신호들이 모두 테스트될 수 있다.
도 8에서는 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호들의 상승 엣지들은 서로 동일한 시점에서 형성되었다. 만약, 제 1 인버터(311)가 제 2 전압에 의해 열화되고 제 3 인버터(313)가 제 1 전압에 의해 열화되면, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호들의 상승 엣지들은 서로 상이한 시점에서 형성될 수 있고, 하강 엣지들은 서로 동일한 시점에서 형성될 수 있다. 즉, 도 8의 타이밍도는 예시적인 것에 불과하다.
도 9는 본 발명의 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 테스트 회로(400)는 제 1 내지 제 4 인버터들(411~414) 및 스위치 회로(430)를 포함할 수 있다. 일반적으로, 집적 회로에서 사용되는 로직 게이트의 사이즈, 종류, 구성, 팬 아웃(fan out) 등은 다양하다. 본 발명의 실시 예에 따른 테스트 회로는 집적 회로에서 사용되는 다양한 로직 게이트들을 열화시키고 테스트할 수 있다. 도 9는 3개 인버터들이 병렬로 연결된 예시적인 경우에 관한 것이다.
도 1 내지 도 7의 인버터와 비교하여, 제 1 인버터(411)는 적어도 두 개 이상의 인버터들로 구성될 수 있다. 도 9에서는 제 1 인버터(411)는 세 개의 인버터들로 구성될 수 있고, 세 개의 인버터들은 병렬로 연결될 수 있다. 제 2 내지 제 4 인버터들(412~414) 각각은 제 1 인버터(411)와 실질적으로 동일하게 구현될 수 있다.
스위치 회로(430)는 전술한 스위치 회로들(100, 200, 300)과 실질적으로 동일하게 구현될 수 있다. 제 1 인버터(411)의 3개 PMOS들은 제 1 전압에 의해 열화되고, 제 3 인버터(413)의 3개 NMOS들은 제 2 전압에 의해 열화될 수 있다. 이후, 기준 신호, NBTI 모니터링 신호, PBTI 모니터링 신호, 및 NBTI 및 PBTI 모니터링 신호가 출력되는 방법은 도 4 내지 도 8에서 설명된 것과 유사하다.
도 10은 본 발명의 또 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 테스트 회로(500)는 복수의 제 1 인버터들(511~514), 복수의 제 2 인버터들(521~524), 및 스위치 회로(530)를 포함할 수 있다. 도 1 내지 도 7에서, 입력단과 출력단 사이에 두 개의 인버터들이 전기적으로 연결되는 것으로 도시되었으나, 본 발명의 범위는 이에 제한되지 않는다. 도 10은 입력단과 출력단 사이에 적어도 두 개 이상의 인버터들이 배치되는 경우에 관한 것이다.
복수의 제 1 인버터들(511~514) 및 복수의 제 2 인버터들(521~524)은 입력단과 출력단 사이에 배치될 수 있다. 복수의 제 1 인버터들(511~514)의 수는 적어도 두 개 이상이고, 복수의 제 2 인버터들(521~524)의 수도 적어도 두 개 이상이다. 복수의 제 1 인버터들(511~514)은 도 1 내지 도 7의 제 1 및 제 3 인버터들과 실질적으로 동일하게 동작할 수 있다. 복수의 제 2 인버터들(521~524)은 도 1 내지 도 7의 제 2 및 제 4 인버터들과 실질적으로 동일하게 동작할 수 있다.
스위치 회로(530)는 도 2의 스위치 회로(130)와 유사하게 복수의 제 1 인버터들(511~514)을 열화시킬 수 있다. 복수의 제 1 인버터들(511~514) 각각은 스위치 회로(530)에 의해 입력으로서 제 1 전압 또는 제 2 전압을 수신할 수 있다. 제 1 전압 또는 제 2 전압에 의해 복수의 제 1 인버터들(511~514)의 트랜지스터들은 열화될 수 있다.
스위치 회로(530)의 스위치들은 도 3 내지 도 7의 스위치들과 유사하게 동작할 수 있다. 스위치 회로(530)는 복수의 제 1 인버터들(511~514) 및 복수의 제 2 인버터들(521~524)을 선택하도록 구성될 수 있다. 복수의 제 1 인버터들(511~514)의 수, 복수의 제 2 인버터들(521~524)의 수, 및 스위치 회로(530)에 의해 선택된 인버터들의 수는 모두 동일할 수 있다. 스위치 회로(530)는 입력단, 복수의 제 1 인버터들(511~514) 및 복수의 제 2 인버터들(521~524) 중 선택된 인버터들, 및 출력단을 차례로 전기적으로 연결할 수 있다.
좀 더 구체적으로, 스위치 회로(530)는 기준 신호를 출력하기 위해 복수의 제 2 인버터들(521~524)을 선택할 수 있다(도 4 및 도 8 참조). 이 경우, 테스트 신호의 지연 시간은 복수의 제 1 인버터들(511~514) 중 일부 또는 전부가 선택된 경우보다 짧을 수 있다. 여기서, 테스트 신호의 지연 시간은 테스트 신호가 입력단에 인가된 시점부터 출력단에서 출력된 시점간의 시간 차이를 나타낸다.
스위치 회로(530)는 NBTI 및 PBTI 모니터링 신호를 출력하기 위해 복수의 제 1 인버터들(511~514)을 선택할 수 있다(도 7 및 도 8 참조). 이 경우, 테스트 신호의 지연 시간은 스위치 회로(530)에 의해 선택된 인버터들이 복수의 제 2 인버터들(521~524)인 경우의 테스트 신호의 지연 시간보다 길 수 있다.
스위치 회로(530)는 NBTI 모니터링 신호 또는 PBTI 모니터링 신호를 출력하기 위해 복수의 제 1 인버터들(511~514)들 중 적어도 하나 및 복수의 제 2 인버터들(521~524) 중 적어도 하나를 선택할 수 있다(도 5, 도 6, 및 도 8 참조). 이 경우, 테스트 신호는 복수의 제 1 인버터들(511~514)들 중 적어도 하나 및 복수의 제 2 인버터들(521~524) 중 적어도 하나를 교대로 통과할 수 있다. 테스트 신호의 지연 시간은 스위치 회로(530)에 의해 선택된 인버터들이 복수의 제 2 인버터들(521~524)인 경우의 테스트 신호의 지연 시간보다 길 수 있다.
즉, 스위치 회로(530)는 제 1 및 제 2 노드들(n1, n2) 사이에 병렬로 연결된 인버터들(511, 521) 중 하나, 제 2 및 제 3 노드들(n2, n3) 사이에 병렬로 연결된 인버터들(512, 522) 중 하나, 제 4 및 제 5 노드들(n4, n5) 사이에 병렬로 연결된 인버터들(513, 523) 중 하나, 그리고 제 5 및 제 6 노드들(n5, n6) 사이에 병렬로 연결된 인버터들(514, 524) 중 하나를 선택할 수 있다. 스위치 회로(530)는 도시되지 않은 인버터들도 전술한 방식과 유사한 방식으로 선택할 수 있다.
실시 예에 있어서, 테스트 회로(500)는 도 3의 전원 회로(260)와 유사한 전원 회로(미도시)를 더 포함할 수 있다. 전원 회로는 복수의 제 1 인버터들(511~514) 각각이 제 1 전압 또는 제 2 전압을 수신할 때, 복수의 제 2 인버터들(521~524)이 구동되지 않도록, 복수의 제 2 인버터들(521~524) 각각에 전원을 공급하도록 구성될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 테스트 회로(600)는 복수의 제 1 낸드 게이트들(611~614), 복수의 제 2 낸드 게이트들(621~624), 및 스위치 회로(630)를 포함할 수 있다. 전술한대로 집적 회로에서 사용되는 로직 게이트들의 종류는 다양하다. 도 11은 낸드 게이트(NAND gate)의 열화 테스트에 관한 것이다.
복수의 제 1 낸드 게이트들(611~614) 각각은 두 개의 입력단들을 포함할 수 있고(즉, 2-input NAND gate), 하나의 입력단을 통해 VDD를 수신할 수 있다. 따라서, 복수의 제 1 낸드 게이트들(611~614)은 도 10의 복수의 1 인버터들(511~514)과 실질적으로 동일하게 동작할 수 있다. 유사하게, 복수의 제 2 낸드 게이트들(621~624) 각각은 두 개의 입력단들을 포함할 수 있고(즉, 2-input NAND gate), 하나의 입력단을 통해 VDD를 수신할 수 있다. 따라서, 복수의 제 2 낸드 게이트들(621~624)은 도 10의 복수의 2 인버터들(521~524)과 실질적으로 동일하게 동작할 수 있다. 스위치 회로(630)는 도 10의 스위치 회로(530)와 실질적으로 동일하게 동작할 수 있다. 여기서, 낸드 게이트의 입력의 수는 도시된 것에 제한되지 않는다.
도 12는 본 발명의 또 다른 실시 예에 따른 테스트 회로를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 테스트 회로(700)는 복수의 제 1 노어 게이트들(711~714), 복수의 제 2 노어 게이트들(721~724), 및 스위치 회로(730)를 포함할 수 있다. 도 12는 노어 게이트(NOR gate)의 열화 테스트에 관한 것이다.
복수의 제 1 노어 게이트들(711~714) 각각은 두 개의 입력단들을 포함할 수 있고(즉, 2-input NOR gate), 하나의 입력단을 통해 VSS를 수신할 수 있다. 따라서, 복수의 제 1 노어 게이트들(711~714)은 도 10의 복수의 1 인버터들(511~514)과 실질적으로 동일하게 동작할 수 있다. 유사하게, 복수의 제 2 노어 게이트들(721~724) 각각은 두 개의 입력단들을 포함할 수 있고(즉, 2-input NOR gate), 하나의 입력단을 통해 VSS를 수신할 수 있다. 따라서, 복수의 제 2 노어 게이트들(721~724)은 도 10의 복수의 2 인버터들(521~524)과 실질적으로 동일하게 동작할 수 있다. 스위치 회로(730)는 도 10의 스위치 회로(530)와 실질적으로 동일하게 동작할 수 있다. 여기서, 노어 게이트의 입력의 수는 도시된 것에 제한되지 않는다.
도 13은 도 1 내지 도 7 및 도 9 내지 도 12에서 도시된 스위치를 예시적으로 보여주는 블록도이다. 스위치(800)는 제어 신호 쌍(ST, SB)에 따라 제 1 및 제 2 노드들(N1, N2)을 전기적으로 연결할 수 있다. 좀 더 구체적으로, 스위치(800)는 상보 제어 신호(SB)에 따라 제 1 및 제 2 노드들(N1, N2)을 전기적으로 연결하는 PMOS(801) 및 제어 신호(ST)에 따라 제 1 및 제 2 노드들(N1, N2)을 전기적으로 연결하는 NMOS(802)를 포함할 수 있다. PMOS(801) 및 NMOS(802)는 병렬로 연결될 수 있다.
도 14는 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 테스트 시스템(1000)은 테스트 회로(1100), 제어 회로(1200), 클럭 발생기(1300), 및 클럭 감지기(1400)를 포함할 수 있다.
테스트 회로(1100)는 제 1 내지 제 4 인버터들(1111~1114), 제 1 내지 제 4 전원 스위치들(1131~1134), 제 1 내지 제 4 입력 스위치들(1141~1144), 및 제 1 내지 제 4 출력 스위치들(1151~1154)을 포함할 수 있다. 도 14의 테스트 회로(1100)는 도 1 내지 도 7의 테스트 회로들(100~300)이 도 13의 스위치(800)를 이용하여 구현된 경우에 관한 것이다. 테스트 회로(1100)는 도 1 내지 도 7의 테스트 회로들(100~300)과 유사하게 동작할 수 있다.
제 1 전원 스위치(1131)는 제 1 제어 신호 쌍(ST1, STB)에 따라 제 1 전압을 제 1 인버터(1111)에 제공할 수 있고, 제 3 전원 스위치(1133)는 제 1 제어 신호 쌍(ST1, STB)에 따라 제 2 전압을 제 3 인버터(1113)에 제공할 수 있다. 실시 예에 있어서, 제 2 및 제 4 전원 스위치들(1132, 1134)은 NMOS의 게이트에 제 1 전압이 인가되고 PMOS의 게이트에 제 2 전압이 인가되어 항상 턴 오프될 수 있다.
제 1 내지 제 4 입력 스위치들(1141~1144) 및 제 1 내지 제 4 출력 스위치들(1151~1154)은 제 2 제어 신호 쌍들(ST2[4:1], SB2[4:1])에 따라 턴 오프되거나 턴 온될 수 있다. 제 1 내지 제 4 입력 스위치들(1141~1144) 및 제 1 내지 제 4 출력 스위치들(1151~1154)은 도 1내지 도 7의 입력 스위치들 및 출력 스위치들과 유사하게 동작할 수 있다.
제어 회로(1200)는 제 1 제어 신호 쌍(ST1, STB) 및 제 2 제어 신호 쌍들(ST2[4:1], SB2[4:1])을 생성할 수 있다. 좀 더 구체적으로, 제어 회로(1200)는 제 1 인버터(1111)의 PMOS 및 제 3 인버터(1113)의 NMOS를 열화시키기 위해 제 1 제어 신호 쌍(ST1, STB)을 생성할 수 있다. 제어 회로(1200)는 열화 이후 클럭 발생기(1300)의 클럭이 제 1 내지 제 4 인버터들(1111~1114) 중 적어도 두 개를 통해 출력되도록 제 2 제어 신호 쌍들(ST2[4:1], SB2[4:1])을 생성할 수 있다.
클럭 발생기(1300)는 테스트 신호로서 클럭 신호를 생성할 수 있다(도 8의 테스트 신호 참조). 예를 들면, 클럭 발생기(1300)는 클럭 신호를 생성하기 위해 발진기(oscillator), DLL(delay locked loop), 또는 PLL(phase locked loop) 등을 포함할 수 있다. 또는, 클럭 발생기(1300)는 테스트 시스템(1000)의 외부로부터 인가되는 클럭 신호를 버퍼링(buffering)할 수 있다.
클럭 감지기(1400)는 테스트 회로(1100)에서 출력된 클럭 신호를 수신할 수 있다. 클럭 감지기(1400)는 출력된 클럭 신호의 주파수 또는 듀티비 등을 감지할 수 있다. 예를 들어, 클럭 감지기(1400)는 출력된 클럭 신호의 로직 1인 구간 동안에 동작하는 카운터 회로를 포함할 수 있다. 클럭 감지기(1400)는 테스트 회로(1100)에서 출력된 클럭 신호를 판별하고 트랜지스터들의 열화 정도를 판별할 수 있다.
도 15는 도 14의 테스트 시스템의 테스트 방법을 예시적으로 보여주는 순서도이다.
S110 단계에서, 제어 회로(1200)는 제 1 또는 제 2 전압들을 로직 게이트들에 제공하여 로직 게이트들을 열화시킬 수 있다. 도 14에서, 제어 회로(1200)는 제 1 제어 신호 쌍(ST1, SB1)을 생성하고, 제 1 전압을 제 1 인버터(1111)에 제공하고, 그리고 제 2 전압을 제 3 인버터(1113)에 제공할 수 있다. S110 단계는, 예를 들어, 집적 회로의 웨어퍼 번 인(wafer burn in) 테스트 과정을 나타낼 수 있다.
S120 단계에서, 클럭 감지기(1400)는 제 1 전압에 의해 열화된 로직 게이트를 통과한 테스트 신호를 모니터링할 수 있다. 도 14에서, 제어 회로(1200)는 제 2 제어 신호 쌍들(ST2[1, 4], SB2[1, 4])을 생성하여 제 1 및 제 4 인버터들(1111, 1114)을 클럭 발생기(1300) 및 클럭 감지기(1400) 사이에 연결시킬 수 있다.
S130 단계에서, 클럭 감지기(1400)는 제 2 전압에 의해 열화된 로직 게이트를 통과한 테스트 신호를 모니터링할 수 있다. 도 14에서, 제어 회로(1200)는 제 2 제어 신호 쌍들(ST2[2, 3], SB2[2, 3])을 생성하여 제 2 및 제 3 인버터들(1112, 1113)을 클럭 발생기(1300) 및 클럭 감지기(1400) 사이에 연결시킬 수 있다.
S140 단계에서, 클럭 감지기(1400)는 제 1 및 제 2 전압에 의해 열화된 로직 게이트들을 통과한 테스트 신호를 모니터링할 수 있다. 도 14에서, 제어 회로(1200)는 제 2 제어 신호 쌍들(ST2[1, 3], SB2[1, 3])을 생성하여 제 1 및 제 3 인버터들(1111, 1113)을 클럭 발생기(1300) 및 클럭 감지기(1400) 사이에 연결시킬 수 있다.
S150 단계에서, 클럭 감지기(1400)는 열화되지 않은 로직 게이트들을 통과한 테스트 신호를 모니터링할 수 있다. 도 14에서, 제어 회로(1200)는 제 2 제어 신호 쌍들(ST2[2, 4], SB2[2, 4])을 생성하여 제 2 및 제 4 인버터들(1112, 1114)을 클럭 발생기(1300) 및 클럭 감지기(1400) 사이에 연결시킬 수 있다. 실시 예에 있어서, S120 내지 S150 단계들의 순서는 도시된 것에 한정되지 않고, 임의의 순서로 S120 내지 S150 단계들이 수행될 수도 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 테스트 회로;
111~114: 제 1 내지 제 4 인버터들;
121~124: 제 1 내지 제 4 입력 스위치 회로들;
131~134: 제 1 내지 제 4 전원 스위치들;
141~144: 제 1 내지 제 4 입력 스위치들;
151~154: 제 1 내지 제 5 출력 스위치들;

Claims (10)

  1. 테스트 신호 또는 제 1 전압을 수신하는 제 1 로직 게이트;
    상기 테스트 신호를 수신하는 제 2 로직 게이트;
    상기 제 1 로직 게이트의 출력, 상기 제 2 로직 게이트의 출력, 또는 제 2 전압을 수신하는 제 3 로직 게이트;
    상기 제 1 로직 게이트의 출력 또는 상기 제 2 로직 게이트의 출력을 수신하는 제 4 로직 게이트; 및
    상기 제 1 로직 게이트가 상기 제 1 전압을 수신하고 상기 제 3 로직 게이트가 상기 제 2 전압을 수신할 때, 상기 제 2 및 제 4 로직 게이트들이 구동되지 않도록, 상기 제 2 및 제 4 로직 게이트들에 전원을 공급하도록 구성되는 전원 회로를 포함하는 테스트 회로.
  2. 제 1 항에 있어서,
    상기 테스트 신호가 입력되기 전에, 상기 제 1 전압을 상기 제 1 로직 게이트로 제공하고, 상기 제 2 전압을 상기 제 3 로직 게이트로 제공하도록 구성되는 스위치 회로를 더 포함하는 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 전압들에 의해 상기 제 1 및 제 3 로직 게이트들의 전파 지연들은 상기 제 2 및 제 4 로직 게이트들의 전파 지연들보다 더 긴 테스트 회로.
  4. 제 2 항에 있어서,
    상기 스위치 회로는 상기 테스트 신호가 상기 제 1 내지 제 4 로직 게이트들 중 두 개를 통해 출력되도록 상기 제 1 내지 제 4 로직 게이트들 중 상기 두 개를 연결하도록 더 구성되는 테스트 회로.
  5. 제 4 항에 있어서,
    상기 스위치 회로가 상기 제 1 및 제 4 로직 게이트들을 연결하는 경우의 상기 테스트 신호의 지연 시간은, 상기 스위치 회로가 상기 제 2 및 제 4 로직 게이트들을 연결하는 경우의 상기 테스트 신호의 지연 시간보다 긴 테스트 회로.
  6. 제 4 항에 있어서,
    상기 스위치 회로가 상기 제 2 및 제 3 로직 게이트들을 연결하는 경우의 상기 테스트 신호의 지연 시간은, 상기 스위치 회로가 상기 제 2 및 제 4 로직 게이트들을 연결하는 경우의 상기 테스트 신호의 지연 시간보다 긴 테스트 회로.
  7. 제 4 항에 있어서,
    상기 스위치 회로가 상기 제 1 및 제 3 로직 게이트들을 연결하는 경우의 상기 테스트 신호의 지연 시간은, 상기 스위치 회로가 상기 제 2 및 제 4 로직 게이트들을 연결하는 경우의 상기 테스트 신호의 지연 시간보다 긴 테스트 회로.
  8. 제 1 항에 있어서,
    상기 제 1 내지 제 4 로직 게이트들은 서로 동일하게 구현되는 테스트 회로.
  9. 제 1 노드 및 제 2 노드 사이에 병렬로 연결되는 제 1 및 제 2 로직 게이트들;
    상기 제 2 노드 및 제 3 노드 사이에 병렬로 연결되는 제 3 및 제 4 로직 게이트들; 및
    상기 제 1 및 제 2 로직 게이트들 중 하나 그리고 상기 제 3 및 제 4 로직 게이트들 중 하나를 선택하도록 구성되는 스위치 회로를 포함하는 테스트 회로.
  10. 제 1 입력 스위치 회로를 통해 테스트 신호 또는 제 1 전압을 수신하고, 제 1 출력 스위치를 통해 제 1 지연 신호를 출력하는 제 1 로직 게이트;
    제 2 입력 스위치 회로를 통해 상기 테스트 신호를 수신하고, 제 2 출력 스위치를 통해 제 2 지연 신호를 출력하는 제 2 로직 게이트;
    제 3 입력 스위치 회로를 통해 상기 제 1 지연 신호, 상기 제 2 지연 신호, 또는 제 2 전압을 수신하고, 제 3 출력 스위치를 통해 제 3 지연 신호를 출력하는 제 3 로직 게이트;
    제 4 입력 스위치 회로를 통해 상기 제 1 지연 신호 또는 상기 제 2 지연 신호를 수신하고, 제 4 출력 스위치를 통해 제 4 지연 신호를 출력하는 제 4 로직 게이트; 및
    상기 제 1 로직 게이트가 상기 제 1 전압을 수신하고 상기 제 3 로직 게이트가 상기 제 2 전압을 수신할 때, 상기 제 2 및 제 4 로직 게이트들이 구동되지 않도록, 상기 제 2 및 제 4 로직 게이트들에 전원을 공급하도록 구성되는 전원 회로를 포함하되,
    상기 제 1 내지 제 4 입력 스위치 회로들은 서로 동일하게 구현되고, 상기 제 1 내지 제 4 출력 스위치들은 서로 동일하게 구현되고, 그리고 상기 제 1 내지 제 4 로직 게이트들은 서로 동일하게 구현되는 테스트 회로.
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