JP5375438B2 - 劣化検出回路、劣化検出システム及び劣化検出方法 - Google Patents

Description

本発明は劣化検出回路、劣化検出システム及び劣化検出方法に関し、特にＭＯＳ（Metal Oxide Semiconductor）トランジスタにおける劣化検出回路、劣化検出システム及び劣化検出方法に関する。

マイクロプロセッサ等の集積回路において、ＭＯＳトランジスタが多く用いられている。ＭＯＳトランジスタは、様々な論理回路を構成するために、主にスイッチとして用いられている。また、集積回路における遅延設計を行うためには、ＭＯＳトランジスタで発生する遅延を考慮する必要がある。ＭＯＳトランジスタは、動作を繰り返すことにより、劣化が生じ、劣化が生じることにより遅延が長くなる。そのため、ＭＯＳトランジスタが用いられている集積回路における遅延設計では、ＭＯＳトランジスタの寿命劣化を遅延マージンとして考慮した設計が行われていた。つまり、集積回路上で必要とされる動作周波数よりも早い動作周波数で動作するＭＯＳトランジスタを用いることで、劣化により遅延が生じた場合でも、集積回路全体の性能劣化を防いでいた。しかし昨今、集積回路上で必要とされる動作周波数及びパフォーマンスが向上し、遅延マージンを考慮したより速いＭＯＳトランジスタを採用することが困難となっている。

特許文献１には、劣化検出回路をシステムに搭載して実際に稼働させながら、半導体集積回路装置の特性劣化を評価することで、システム全体の稼働停止を未然に防ぐことができる半導体集積回路に関する技術が開示されている。具体的には、特許文献１にかかる半導体集積回路は、通常の動作に用いられるトランジスタと同等の条件で劣化する評価用のトランジスタを用いる。さらに、半導体集積回路は、評価用のトランジスタのしきい値電圧の変化量に基づいて、トランジスタの劣化の程度を検出することができる。これにより、故障発生前のトランジスタを容易に発見することが可能であり、交換等の処置を行うことができるため、突然のシステムダウンを回避することができる。

特開平１１−２７１２８号公報

しかし、特許文献１に開示されている技術は、トランジスタの劣化度を測定するために、トランジスタのしきい値電圧の変化量を用いている。そのため、トランジスタの出力値がＨｉｇｈからＬｏｗ又はＬｏｗからＨｉｇｈに変化するタイミングを算出する回路が必要となる。これにより回路規模が増大するという問題が生じる。

本願発明は、このような問題点を解決するためになされたものであり、回路規模を増大することなくトランジスタの劣化具合を正確に評価することができる電圧出力回路、劣化検出システム及び劣化検出方法を提供することを目的とする。

本発明の第１の態様にかかる劣化検出回路は、第１の電源と当該第１の電源よりも電位が低い第２の電源との間に設けられた第１のＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間において前記第１のＭＯＳトランジスタと直列に接続され、前記第１のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有する第１の抵抗部と、前記第１のＭＯＳトランジスタと前記第１の抵抗部との接点における劣化検出電圧を、前記第１のＭＯＳトランジスタの劣化度を測定するために出力する劣化度測定用出力端子と、を備えるものである。

本発明の第２の態様にかかる劣化検出システムは、第１の電源と当該第１の電源よりも電位が低い第２の電源との間に設けられた第１のＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間において前記第１のＭＯＳトランジスタと直列に接続され、前記第１のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有する第１の抵抗部と、前記第１のＭＯＳトランジスタと前記第１の抵抗部の接点における電圧を出力する第１の電圧出力部と、前記第１の電圧出力部から出力される電圧に基づいて前記第１のＭＯＳトランジスタの劣化を検出する劣化検出部と、を備えるものである。

本発明の第３の態様にかかる劣化検出方法は、第１の電源と当該第１の電源よりも電位が低い第２の電源との間に設けられた第１のＭＯＳトランジスタと当該第１のＭＯＳトランジスタと直列に接続され、当該第１のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有する第１の抵抗部との接点における電圧を出力するステップと、前記電圧を出力するステップにより出力された電圧に基づいて前記ＭＯＳトランジスタの劣化を検出するステップと、を備えるものである。

本発明により、回路規模を増大することなくトランジスタの劣化具合を正確に評価することができる劣化検出回路、劣化検出システム及び劣化検出方法を提供することができる。

実施の形態１にかかる劣化検出回路の構成図である。 実施の形態１にかかる劣化検出システムの構成図である。 実施の形態１にかかる劣化検出部の構成図である。 実施の形態１にかかる選択部の構成図である。 実施の形態１にかかる劣化検出回路の構成図である。 実施の形態１にかかる劣化検出の処理の流れを示す図である。 実施の形態２にかかる劣化検出システムの構成図である。 実施の形態２にかかる選択部に入力される電圧と、劣化検出部に出力される電圧を示す図である。 実施の形態２にかかる劣化検出時の電圧を示す図である。 実施の形態２にかかる劣化検出の処理の流れを示す図である。 実施の形態３にかかる劣化検出システムの構成図である。

（実施の形態１）
以下、図面を参照して本発明の実施の形態について説明する。図１を用いて本発明の実施の形態１にかかる劣化検出回路の構成例について説明する。劣化検出回路１０は、抵抗部２０と、ＭＯＳトランジスタ３０と、劣化度測定用出力端子４０とを備えている。抵抗部２０は、電源（ＶＤＤ）１００と接続されている。ＭＯＳトランジスタ３０は、電源（ＧＮＤ）１１０と接続されている。電源（ＶＤＤ）１００は、電源（ＧＮＤ）１１０よりも高い電位を有している。

抵抗部２０は、固定の抵抗値を有する固定抵抗器である。例えば、抵抗部２０は、金属皮膜抵抗や、炭素皮膜抵抗等でもよく、抵抗の種類は多数存在する。また、集積回路内で抵抗を用いる場合は、ポリシリコン抵抗を主に使用する。

ＭＯＳトランジスタ３０は、ゲート端子、ドレイン及びソースを有する。ゲート端子は、抵抗部２０を介して接続されている電源（ＶＤＤ）１００から供給されている電圧をゲート電圧として、ＭＯＳトランジスタ３０へ供給する。また、ＮＭＯＳトランジスタにおいては、ドレイン側を、抵抗部２０を介して電源（ＶＤＤ）１００へ接続する。また、ソース側を、電源（ＧＮＤ）１１０へ接続する。ＰＭＯＳトランジスタにおいては、ドレイン及びソースの接続がＮＭＯＳトランジスタと逆の接続構成となる。

ＭＯＳトランジスタ３０は、しきい値電圧を超えて変化する電圧が供給されることにより、出力する値が変化する。ＭＯＳトランジスタ３０は、変化する値の出力を繰り返すことにより、徐々に劣化が進行する。ＭＯＳトランジスタ３０は、劣化することにより抵抗が増加し、遅延が長くなる。このようなＭＯＳトランジスタの劣化には、ホットキャリアによる劣化が一般的に知られている。ホットキャリアによる劣化が生じることにより、ＭＯＳトランジスタ３０のドレイン−ソース間の抵抗が増加する。このような場合、ＭＯＳトランジスタ３０に一度劣化が生じたら、生じた劣化は回復しない。ＭＯＳトランジスタ３０の劣化は、クロック動作により変化する値の出力を繰り返すことが主な原因である。又は、高周波数による動作を繰り返すことによっても劣化は進行する。ここで、ＭＯＳトランジスタの劣化の原因として、ホットキャリアによる劣化以外には、ＮＢＴＩ（Negative Bias Temperature Instability）、ＰＢＴＩ（Positive Bias Temperature Instability）、ＥＭ（Electromigration）又はＴＤＤＢ（Time-Dependent Dielectric Breakdown）等が存在する。

ここで、抵抗部２０の劣化による抵抗の増加は、ＭＯＳトランジスタ３０と比較して、とても小さいものと考える。つまり、抵抗部２０の劣化進行度は、ＭＯＳトランジスタ３０の劣化進行度よりも遅い。そのため、以下では回路中の抵抗の増加は、ＭＯＳトランジスタ３０の劣化により生じているものと考えることができる。

劣化度測定用出力端子４０は、抵抗部２０とＭＯＳトランジスタ３０との接点における電圧を出力する。劣化度測定用出力端子４０が出力する電圧は、劣化検出回路１０の外部に設けられるテスタ等の装置又はテスタ回路等に出力され、劣化検出回路１０の劣化度測定に用いられる。つまり、ＭＯＳトランジスタ３０の劣化度測定に用いられる。劣化度測定用出力端子４０が出力する電圧（Ｖ_ｏｕｔ）は、以下の式（１）により求められる。

Ｖ_ｏｕｔ＝{Ｒ_２／（Ｒ_１＋Ｒ_２）}×Ｖ_ｉｎ・・・（１）
Ｒ_１：抵抗部２０の抵抗、Ｒ_２：ＭＯＳトランジスタ３０の抵抗、Ｖ_ｉｎ＝ＶＤＤ

ＭＯＳトランジスタ３０の劣化により、ＭＯＳトランジスタ３０の抵抗Ｒ_２が増加する。そのため、式（１）より、劣化度測定用出力端子４０が出力する電圧Ｖ_ｏｕｔが増加する。これより、テスタ等の装置は、劣化度測定用出力端子４０から出力される電圧値を取得し、電圧の変化に基づいて劣化検出回路１０のＭＯＳトランジスタ３０に生じている劣化を検出することができる。つまり、テスタ等の装置が異なるタイミングに電圧を取得し、後から取得した電圧が増加している場合は、ＭＯＳトランジスタ３０に劣化が生じていると判定することができる。また、本図においては、抵抗部２０をＭＯＳトランジスタ３０よりも電位の高い位置に配置しているが、抵抗部２０とＭＯＳトランジスタ３０との配置を入れ替え、ＭＯＳトランジスタ３０を抵抗部２０よりも電位の高い位置に配置してもよい。この場合、ＭＯＳトランジスタ３０が劣化することにより、劣化度測定用出力端子４０が出力する電圧は減少する。そのため、テスタ等の装置は、取得した電圧が減少している場合は、ＭＯＳトランジスタ３０に劣化が生じていると判定することができる。

また、本図においてはＭＯＳトランジスタ３０を一つのみ配置している構成例について説明しているが、ＭＯＳトランジスタ３０は複数配置されてもよい。この場合、抵抗部２０とＭＯＳトランジスタ３０との間に直列にＭＯＳトランジスタを配置してもよく、ＭＯＳトランジスタ３０に並列に配置してもよい。また、複数配置されるＭＯＳトランジスタ３０は、劣化進行度が実質的に同一のものを用いる。

また、本図においては抵抗部２０を固定抵抗器として説明しているが、ＭＯＳトランジスタ３０とは、異なるドレイン−ソース間抵抗を有するＭＯＳトランジスタを抵抗部２０の代わりに用いてもよい。この場合、抵抗部２０の代わりに用いるＭＯＳトランジスタには、ＭＯＳトランジスタ３０よりも劣化進行度が遅いものが用いられる。

以上説明したように、劣化検出回路１０は、劣化度測定用出力端子を設けることにより、ＭＯＳトランジスタ３０に生じている劣化を測定又は検出することができる。劣化度測定用出力端子は、ＭＯＳトランジスタ３０の劣化により生じる抵抗の増加に基づいて変化する電圧を出力する。また、固定抵抗器及び出力端子を新たに設けるだけであるため、ＭＯＳトランジスタのしきい値電圧の変化を検出するよりも簡易な回路構成にてＭＯＳトランジスタの劣化を検出することができる。

次に、図２を用いて本発明の実施の形態１にかかる劣化検出システムの全体構成例について説明する。劣化検出回路１０は、電源（ＶＤＤ）１００及びクロック入力部１２０のいずれかを選択するクロック−ＶＤＤ選択部５０を備えている。劣化検出回路１０のその他の構成は図１と同様である。

クロック−ＶＤＤ選択部５０がクロック入力部１２０を選択した場合、劣化検出回路１０は、入力されるクロック信号に基づいて動作する。このような動作を、通常動作モードとする。クロック−ＶＤＤ選択部５０が電源（ＶＤＤ）１００を選択した場合、劣化検出回路１０は、電源（ＶＤＤ）１００から供給される一定の電圧に基づいて動作する。このような動作を測定動作モードとする。このように２つのモードを用いることにより、通常動作モード選択時のクロック動作により劣化したＭＯＳトランジスタ３０について、測定動作モードにより抵抗部２０とＭＯＳトランジスタ３０との間の電圧を測定することにより、ＭＯＳトランジスタ３０の劣化を検出することができる。クロック−ＶＤＤ選択部５０は、抵抗部２０に接続されている。

また、劣化度測定用出力端子４０は、劣化判定部１３０と接続されている。劣化判定部１３０は、劣化検出回路１０の外部に設けられている。劣化判定部１３０は、劣化度測定用出力端子４０から出力される電圧を取得及び保持し、取得した電圧に基づいて、ＭＯＳトランジスタ３０の劣化を検出し又はＭＯＳトランジスタ３０の劣化度を測定する。

ここで、劣化判定部１３０の構成例について、図３を用いて説明する。劣化判定部１３０は、可変電圧出力部１３１と、コンパレータ１３２と、出力値比較部１３３とを備えている。

可変電圧出力部１３１は、コンパレータ１３２へ可変電圧を順次出力する。例えば、０．１Ｖ毎に変化させた電圧を、０Ｖから順次コンパレータ１３２に対して出力する。コンパレータ１３２は、可変電圧出力部１３１から可変電圧を取得するとともに、劣化度測定用出力端子４０から出力される信号を取得する。ここで、劣化度測定用出力端子４０から出力される信号に直接電圧値が設定されることはない。そのため、コンパレータ１３２は、可変電圧出力部１３１から取得する可変電圧と劣化度測定用出力端子４０から取得する電気信号とを比較して、劣化度測定用出力端子４０から取得する電気信号が示す電圧を特定する。

具体的には、コンパレータ１３２は、劣化度測定用出力端子４０から取得する電気信号と、可変電圧出力部１３１から取得する電気信号との電圧の大きさを比較する。劣化度測定用出力端子４０から取得する電圧の大きさが可変電圧出力部１３１から取得する電圧よりも大きい場合は、出力値比較部１３３に対して、Ｈｉｇｈレベルに設定した値を出力する。また、劣化度測定用出力端子４０から取得する電圧の大きさが可変電圧出力部１３１から取得する電圧よりも小さくなった場合は、出力値比較部１３３に対して、Ｌｏｗレベルに設定した値を出力する。ここで、可変電圧出力部１３１から出力する電圧を徐々に大きくすると、コンパレータ１３２から出力される値がＨｉｇｈレベルからＬｏｗレベルに変化する。たとえば、可変電圧出力部１３１から出力される電圧が１．１Ｖの時に変化すれば、劣化度測定用出力端子４０から取得した電圧は、１．０Ｖであることが推定される。出力値比較部１３３は、このようにして得られた電圧値を比較し、後に得られた電圧値が上昇している場合には、ＭＯＳトランジスタ３０に劣化が生じているものと判定し、劣化を検出する。このようにしてコンパレータを用いることにより、劣化度測定用出力端子４０から直接外部テスタ装置等に電圧を出力した場合の配線抵抗による信号の減衰を防止し、正確な電圧測定を可能とする。

続いて、図４を用いて本発明の実施の形態１にかかるクロック−ＶＤＤ選択部５０の構成例について説明する。クロック−ＶＤＤ選択部５０は、インバータ５２と、ＭＯＳトランジスタ５４によりアナログスイッチを構成する。クロック−ＶＤＤ選択部５０は、電源（ＶＤＤ）１００及びクロック入力部１２０のいずれかを選択するため、２つのアナログスイッチにより構成される。ＭＯＳトランジスタ５４及び５８は、上方部分にＨｉｇｈレベルの値が入力され、下方部分にＬｏｗレベルの値が入力された場合に、スイッチがＯＮ状態となる。

クロック−ＶＤＤ選択部５０に対して、スイッチ制御を行うための信号として、Ｈｉｇｈレベルの信号がインバータ５２へ入力される場合、ＭＯＳトランジスタ５４の上方にはＨｉｇｈレベルの信号が入力され、下方にはＬｏｗレベルの信号が入力される。そのため、ＭＯＳトランジスタ５４で構成されるスイッチはＯＮ状態となる。この場合、インバータ５６にはＬｏｗレベルの信号が入力される。ＭＯＳトランジスタ５８の上方にはＬｏｗレベルの信号が入力され、下方には、Ｈｉｇｈレベルの信号が入力されるため、ＭＯＳトランジスタ５８で構成されるスイッチはＯＦＦ状態となる。Ｌｏｗレベルの信号がインバータ５２へ入力された場合は、スイッチのＯＮ／ＯＦＦ状態は、上記と逆の状態となる。これにより、クロック−ＶＤＤ選択部５０は、クロック入力部１２０と電源（ＶＤＤ）１００とのいずれかを選択することが可能となる。

続いて、図５を用いて本発明の実施の形態１にかかる劣化検出回路１０の構成例について説明する。劣化検出回路１０は、ＮＭＯＳトランジスタ３２、３４、３６、３８を備えている点が図２の劣化検出回路１０の構成と異なる。本図においては、ＮＭＯＳトランジスタ３２、３４、３６、３８及び抵抗部２０を直列に接続し、劣化度測定用出力端子４０は、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６との接続点における電圧を出力する。この場合に、劣化度測定用出力端子４０が出力する電圧Ｖ_ｏｕｔ２は、以下の式（２）により求められる。

Ｖ_ｏｕｔ２＝｛Ｒ_ｂ／（Ｒ_１＋Ｒ_ａ＋Ｒ_ｂ）｝×Ｖ_ｉｎ・・・（２）
Ｒ_１：抵抗部２０の抵抗、Ｒ_ａ：ＮＭＯＳトランジスタ３２及び３４の合成抵抗、
Ｒ_ｂ：ＮＭＯＳトランジスタ３６及び３８の合成抵抗、Ｖ_ｉｎ：ＶＤＤ

ここで、ＮＭＯＳトランジスタ３２、３４、３６、３８は、実質的に同一のドレイン−ソース間抵抗を有し、さらに実質的に同一の劣化進行度を有する。そのため、ＮＭＯＳトランジスタ３２、３４、３６、３８が劣化することによりＲ_ａ及びＲ_ｂの抵抗が増加する。その結果、Ｖ_ｏｕｔ２は、上昇する。

このように複数のＮＭＯＳトランジスタを接続した場合においても、ＮＭＯＳトランジスタが一つのみ設けられる構成と同様に、電圧の変化を求めることができる。また、本図においては、劣化度測定用出力端子４０は、ＮＭＯＳトランジスタ３４及び３６の間の電圧を出力しているが、抵抗部２０とＮＭＯＳトランジスタ３２との間、ＮＭＯＳトランジスタ３２と３４との間、ＮＭＯＳトランジスタ３６と３８との間の電圧を出力しても同様に、電圧の変化を求めることができる。

続いて、図６を用いて本発明の実施の形態１にかかる劣化検出処理の流れについて説明する。はじめに、劣化度測定用出力端子４０は、劣化度測定用電圧を出力する（Ｓ１１）。次に、劣化度測定用出力端子４０は、ステップＳ１１で出力した電圧を取得したタイミングとは異なるタイミングにおいて取得した電圧を出力する（Ｓ１２）。次に、劣化判定部１３０は、劣化度測定用出力端子４０から取得した電圧を比較する（Ｓ１３）。取得した電圧を比較した結果、変化がない場合は、劣化が生じていないと判定する（Ｓ１４）。取得した電圧を比較した結果変化がある場合、つまり後に取得した電圧が先に取得した電圧よりも高い場合、劣化検出回路１０のＭＯＳトランジスタに劣化が生じていると判定する（Ｓ１５）。もしくは、閾値を設定し、後に取得した電圧と先に取得した電圧との差分が閾値を超えている場合に劣化が生じていると判定し、閾値を超えない場合には、劣化が生じていないと判定してもよい。

以上説明したように、本発明の実施の形態１にかかる劣化検出回路１０を用いることにより、抵抗部２０とＭＯＳトランジスタ３０との接点における電圧の変化を出力することが可能となる。これに伴い、電圧の変化を解析することにより、ＭＯＳトランジスタ３０の劣化を検出することができる。また、測定動作モードにおいては、クロックを使わず、直流電圧による比較を行うため、測定結果を瞬時にモニタすることができる。さらに、測定動作モードにおいては、クロックを使わないため、測定期間中のスイッチング電流を抑えることができる。

（実施の形態２）
続いて、図７を用いて本発明の実施の形態２にかかる劣化検出システムの構成例について説明する。劣化検出システムは、劣化検出回路１０と、基準電圧出力回路１１と、電源（ＶＤＤ）１００と、電源（ＧＮＤ）１１０と、クロック入力部１２０と、劣化判定部１３０と、セレクタ制御部１４０とを備えている。劣化検出回路１０の構成は、図５と同様であるため、説明を省略する。基準電圧出力回路１１は、抵抗部６０と、ＮＭＯＳトランジスタ７２、７４、７６、７８と、基準電圧出力端子８０と、ＶＤＤ−ＧＮＤ選択部９０とを備えている。ＮＭＯＳトランジスタ７２、７４、７６、７８は、劣化検出回路１０におけるＮＭＯＳトランジスタ３２、３４、３６、３８と同様であるため、説明を省略する。

抵抗部６０は、抵抗部２０よりも低い抵抗を有する固定抵抗器を用いる。このように抵抗部２０と抵抗部６０とに抵抗の差を設けることにより、劣化度測定用出力端子４０と基準電圧出力端子８０から出力される電圧に差異が生じる。

基準電圧出力端子８０は、ＮＭＯＳトランジスタ７４とＮＭＯＳトランジスタ７６との間の接続点における電圧を出力する。出力電圧は、上述した式（２）を用いて求められる。ここで、上述したように、抵抗部６０の抵抗値は、抵抗部２０よりも低い。そのため、ＮＭＯＳトランジスタ３２、３４、３６、３８及びＮＭＯＳトランジスタ７２、７４、７６、７８に劣化が生じておらず、ドレイン−ソース間抵抗がそれぞれ同一である場合、基準電圧出力端子８０は、劣化度測定用出力端子４０よりも高い電圧を出力する。基準電圧出力端子８０から出力される電圧は、劣化判定部１３０に出力される。

ＶＤＤ−ＧＮＤ選択部９０は、電源（ＶＤＤ）１００及び電源（ＧＮＤ）１１０と接続されており、いずれの電源から電源の供給を受けるかを選択する。ＶＤＤ−ＧＮＤ選択部９０が電源（ＧＮＤ）１１０を選択した場合、基準電圧出力回路１１内は、ＮＭＯＳトランジスタ７８に電源（ＧＮＤ）１１０が接続されていることより、ＶＤＤ−ＧＮＤ選択部９０とＮＭＯＳトランジスタ７８との間が同電位となる。そのため、ＮＭＯＳトランジスタ７２、７４、７６、７８は動作しない。これより、ＶＤＤ−ＧＮＤ選択部９０が電源（ＧＮＤ）１１０を選択している場合、ＮＭＯＳトランジスタ７２、７４、７６、７８は劣化を生じない。基準電圧出力回路１１は、劣化検出回路１０に対する基準回路として位置づけられる。ここで、ＶＤＤ−ＧＮＤ選択部９０が電源（ＧＮＤ）１１０を選択し、ＮＭＯＳトランジスタ７２、７４、７６、７８に劣化が生じない状態を通常動作モードとする。また、ＶＤＤ−ＧＮＤ選択部９０が、電源（ＶＤＤ）１００を選択した場合、基準電圧出力回路１１は、電源（ＶＤＤ）１００から供給される一定の電圧に基づいて動作する。このように動作する状態を、劣化検出回路１０と同様に、測定動作モードとする。

セレクタ制御部１４０は、クロック−ＶＤＤ選択部５０及びＶＤＤ−ＧＮＤ選択部９０に対して、通常動作モードもしくは測定動作モードのいずれかを選択するよう制御する。

劣化判定部１３０は、劣化度測定用出力端子４０及び基準電圧出力端子８０から、それぞれ出力電圧を取得する。

続いて、図８を用いて本発明の実施の形態２にかかる劣化判定部１３０が通常動作モード及び測定動作モードにおいて取得する電圧について説明する。セレクト入力に、「０」が設定されている間は、通常動作モードを選択し、「ＶＤＤ」が設定されている間は、測定動作モードが選択されていることを示す。通常動作モードにおいては、劣化検出回路１０は、クロック−ＶＤＤ選択部５０がクロック入力部１２０を選択し、ＮＭＯＳトランジスタ３２、３４、３６、３８は、クロック動作を行う。この時、入力されるクロックは、最大電圧はＶＤＤであり、最小電圧はＧＮＤつまり０である。この時、劣化度測定用出力端子４０から取得する電圧値は、クロック入力部１２０と同様にパルス形状の波形を示している。また、通常動作モードにおいては、基準電圧出力回路１１は、ＶＤＤ−ＧＮＤ選択部９０が電源（ＧＮＤ）１１０を選択し、ＶＤＤ−ＧＮＤ選択部９０とＮＭＯＳトランジスタ７８との間は同電位となる。そのため、基準電圧出力端子８０から出力される電圧は０となる。測定動作モードにおいては、クロック−ＶＤＤ選択部５０が電源（ＶＤＤ）１００を選択し、劣化検出回路１０には、一定の電圧ＶＤＤが供給される。そのため、劣化度測定用出力端子４０が出力する電圧は、一定の電圧値が示される。また、測定動作モードにおいては、ＶＤＤ−ＧＮＤ選択部９０が電源（ＶＤＤ）１００を選択し、基準電圧出力回路１１には一定の電圧ＶＤＤが供給される。そのため、基準電圧出力端子８０が出力する電圧は、一定の電圧値が示される。ここで、本図は、ＮＭＯＳトランジスタ３２、３４、３６、３８にまだ劣化が生じていない状態を示している。そのため、基準電圧出力端子８０は、劣化度測定用出力端子４０よりも高い電圧を出力している。

続いて、図９用いて、本発明の実施の形態２にかかる劣化検出時の出力電圧について説明する。図９（ａ）の左図は、通常動作モード及び測定動作モードにおける劣化度測定用出力端子４０から出力される電圧を示している。図９（ａ）の右図は、通常動作モード及び測定動作モードにおける基準電圧出力端子８０から出力される電圧を示している。また、図９（ａ）は、ＮＭＯＳトランジスタ３２、３４、３６、３８に劣化が生じていない状態での出力電圧を示している。この場合、基準電圧出力端子８０は、劣化度測定用出力端子４０から出力される電圧よりも、高い電圧を出力している。

続いて、図９（ｂ）は、ＮＭＯＳトランジスタ３２、３４、３６、３８に劣化が生じ、ドレイン−ソース間抵抗が増加している状態の出力電圧を示している。図９（ｂ）の左図は、通常動作モード及び測定動作モードにおける劣化度測定用出力端子４０から出力される電圧を示している。図９（ｂ）の右図は、通常動作モード及び測定動作モードにおける基準電圧出力端子８０から出力される電圧を示している。ここで、ＮＭＯＳトランジスタ３２、３４、３６、３８の劣化により、ドレイン−ソース間抵抗が増加する。そのため、劣化度測定用出力端子４０から出力される電圧は、劣化が進むにつれて徐々に上昇する。そして、劣化が進むことにより、劣化度測定用出力端子４０から出力される電圧は、基準電圧出力回路１１の基準電圧出力端子８０から出力される電圧を上回る。なぜなら、ＮＭＯＳトランジスタ７２、７４、７６、７８には劣化が生じず、抵抗の増加が発生しない。そのため、基準電圧出力端子８０から出力される電圧は一定となるからである。図９（ｂ）は、劣化度測定用出力端子４０の出力電圧が、基準電圧出力端子８０の出力電圧を上回っている状態を示している。劣化判定部１３０は、このように劣化度測定用出力端子４０の出力電圧が、基準電圧出力端子８０の出力電圧を上回った場合に、劣化が生じていると判定する。

続いて、図１０を用いて本発明の実施の形態２にかかる劣化検出処理の流れについて説明する。はじめに、劣化度測定用出力端子４０は、劣化判定部１３０に対して劣化度測定用電圧を出力する（Ｓ２１）。次に、基準電圧出力端子８０は、劣化判定部１３０に対して基準電圧を出力する（Ｓ２２）。次に、劣化判定部１３０は、取得した劣化度測定用電圧と基準電圧を比較する（Ｓ２３）。劣化判定部１３０は、比較した結果、基準電圧が劣化度測定用電圧を上回っている場合は、ＮＭＯＳトランジスタ３２、３４、３６、３８に劣化が生じていないと判定する（Ｓ２４）。劣化判定部１３０は、比較した結果、劣化度測定用電圧が、基準電圧を上回っている場合は、ＮＭＯＳトランジスタ３２、３４、３６、３８に劣化が生じていると判定する（Ｓ２５）。

以上説明したように、本発明の実施の形態２にかかる基準電圧を用いることにより、ＮＭＯＳトランジスタ３２、３４、３６、３８の劣化を検出することができる。また、本発明の実施の形態２においては、抵抗部２０及び抵抗部６０に用いる抵抗値の差分を変化させることにより、検出する劣化度を調整することができる。

続いて、図１１を用いて本発明の実施の形態３にかかる劣化検出システムについて説明する。劣化検出システムは、劣化検出回路１０及び１２と、基準電圧出力回路１１と、クロック入力部１２０及び１２１と、セレクタ制御部１４１〜１４３と、コンパレータ１３３及び１３４と、劣化出力端子４１及び４２と、を備えている。本図において説明する劣化検出システムは、図７の構成に劣化検出回路１２を追加しているところが異なる。本図においては劣化検出回路１２を一つ追加しているが、複数の電圧出力回路を追加してもよい。また、セレクタ制御部１４１〜１４３をそれぞれ劣化検出回路１０及び１２と、基準電圧出力回路１１とに接続しているが、図７と同様に、ひとつのセレクタ制御部が劣化検出回路１０及び１２と、基準電圧出力回路１１とを制御してもよい。

劣化検出回路１０及び１２は同様の回路構成を有している。また、クロック入力部１２０及び１２１は、それぞれ異なるクロック周波数を入力する。これにより、劣化検出回路１０及び１２は、それぞれ異なるクロック周波数で動作し、劣化が生じるタイミングも異なる。

コンパレータ１３３は、劣化検出回路１０から出力される劣化度測定用電圧と、基準電圧出力回路１１から出力される基準電圧を取得する。取得した電圧を比較し、劣化度測定用電圧が基準電圧を上回っていれば、劣化出力端子４１へＨｉｇｈレベルに設定した信号を出力する。劣化度測定用電圧が基準電圧を下回っていれば、劣化出力端子４１へＬｏｗレベルに設定した信号を出力する。劣化出力端子４１は、外部モニタ、つまり外部のテスト装置へ結果を出力する。これにより、外部モニタにおいて劣化検出を確認することができる。コンパレータ１３４も同様に、劣化検出回路１２から出力される劣化度測定用電圧と、基準電圧出力回路１１から出力される基準電圧を取得する。取得した電圧を比較し、劣化度測定用電圧が基準電圧を上回っていれば、劣化出力端子４２へＨｉｇｈレベルに設定した信号を出力する。劣化度測定用電圧が基準電圧を下回っていれば、劣化出力端子４１へＬｏｗレベルに設定した信号を出力する。

以上説明したように、本発明の実施の形態３にかかる劣化検出システムを用いることにより、異なるクロック周波数で動作するＭＯＳトランジスタの劣化を検出することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、

１０ 劣化検出回路
１１ 基準電圧出力回路
２０ 抵抗部
３０ ＭＯＳトランジスタ
３２、３４、３６、３８ ＮＭＯＳトランジスタ
４０ 劣化度測定用出力端子
４１〜４２ 劣化出力端子
５０ クロック−ＶＤＤ選択部
５２ インバータ
５４ ＭＯＳトランジスタ
５６ インバータ
５８ ＭＯＳトランジスタ
６０ 抵抗部
７２、７４、７６、７８ ＮＭＯＳトランジスタ
８０ 基準電圧出力端子
９０ ＶＤＤ−ＧＮＤ選択部
１００ 電源（ＶＤＤ）
１１０ 電源（ＧＮＤ）
１２０ クロック入力部
１３０ 劣化判定部
１３１ 可変電圧出力部
１３２〜１３４ コンパレータ
１３３ 出力値比較部
１４０〜１４３ セレクタ制御部

Claims (6)

1. 第１の電源と当該第１の電源よりも電位が低い第２の電源との間に設けられた第１のＭＯＳトランジスタと、
   前記第１の電源と前記第２の電源との間において前記第１のＭＯＳトランジスタと直列に接続され、前記第１のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有する第１の抵抗部と、
   前記第１のＭＯＳトランジスタと前記第１の抵抗部の接点における電圧を出力する第１の電圧出力部と、
   前記第１の電圧出力部から出力される電圧に基づいて前記第１のＭＯＳトランジスタの劣化を検出する劣化検出部と、
   通常動作モードの場合には、クロック入力を選択して前記第１の抵抗部を介してクロック信号を前記第１のＭＯＳトランジスタに供給し、測定動作モードの場合には、前記第１の電源を選択して前記第１の電源から供給される一定電圧を前記第１の抵抗部に供給する前記第１の電源を選択する第１の選択部と、
   前記通常動作モードの場合には前記第２の電源を選択し、前記測定動作モードの場合には前記第１の電源を選択し、それぞれ選択された電源に応じて電圧を出力する第２の選択部と、
   前記第２の選択部と前記第２の電源との間に設けられた第２のＭＯＳトランジスタと、
   前記第２の選択部と前記第２の電源との間において前記第２のＭＯＳトランジスタと直列に接続され、前記第２のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有し、さらに、前記第１の抵抗部よりも低い抵抗値を有する第２の抵抗部と、
   前記第２のＭＯＳトランジスタと前記第２の抵抗部との接点における電圧を出力する第２の電圧出力部と、をさらに備え、
   前記劣化検出部は、第１の電圧出力部から出力される電圧が第２の電圧出力部から出力される電圧を上回った場合に、前記第１のＭＯＳトランジスタの劣化を検出する、劣化検出システム。
2. 前記劣化検出部は、前記第１の電圧出力部から異なるタイミングに出力される電圧を比較して前記第１のＭＯＳトランジスタの劣化を検出する請求項１に記載の劣化検出システム。
3. 前記劣化検出部は、前記測定動作モードを選択している期間に前記第１の電圧出力部から出力される電圧と、当該測定動作モードを選択している期間とは異なる期間の測定動作モードを選択している期間に前記第１の電圧出力部から出力される電圧と、を比較して前記第１のＭＯＳトランジスタの劣化を検出する請求項１又は２記載の劣化検出システム。
4. 第１の電源と当該第１の電源よりも電位が低い第２の電源との間に設けられた第１のＭＯＳトランジスタと当該第１のＭＯＳトランジスタと直列に接続され、前記ＭＯＳトランジスタがクロックにより動作する通常動作モードと、当該ＭＯＳトランジスタが前記第１の電源により動作する測定動作モードとのそれぞれにおいて、当該第１のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有する第１の抵抗部との接点における電圧を出力するステップと、
   前記第１の電源と前記第２の電源との間に設けられた前記ＭＯＳトランジスタとは異なる第２のＭＯＳトランジスタと、当該第２のＭＯＳトランジスタと直列に接続され、当該第２のＭＯＳトランジスタの劣化進行度よりも遅い劣化進行度を有し、さらに、前記第１の抵抗部よりも低い抵抗値を有する第２の抵抗部との接点における第２の電圧を出力する基準電圧出力ステップと、
   前記電圧を出力するステップにより出力された電圧が、前記基準電圧出力ステップにより出力された電圧を上回った場合に、前記第１のＭＯＳトランジスタの劣化を検出するステップと、を備える劣化検出方法。
5. 前記劣化を検出するステップは、前記電圧を出力するステップにより出力された電圧と、当該電圧を出力するステップで電圧を出力するタイミングとは異なるタイミングに出力された電圧とに基づいて前記ＭＯＳトランジスタの劣化を検出する請求項４に記載の劣化検出方法。
6. 前記劣化を検出するステップは、前記測定動作モードを選択している期間に出力される電圧と、当該測定動作モードを選択している期間とは異なる期間の測定動作モードを選択している期間に出力される電圧と、を比較して前記ＭＯＳトランジスタの劣化を検出する請求項５に記載の劣化検出方法。

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