CN112834890B - 一种检测pmos器件nbti退化的电路 - Google Patents

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Abstract

本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，反相器链中的每个反相器包括至少一个被测PMOS器件；反相器链的输出端与第一D触发器的时钟输入端相连接；除反相器链的输出端以外的任一反相器的输出端与第二D触发器的时钟输入端相连接；第一D触发器的Q信号输出端和第二D触发器的Q信号输出端通过至少一个异或门与反相器链的输入端相连接。本发明提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。

Description

一种检测PMOS器件NBTI退化的电路
技术领域
本发明涉及电子电路技术领域，尤其涉及一种检测PMOS器件NBTI退化的电路。
背景技术
随着集成电路工艺技术的不断发展，器件特征尺寸不断缩小，各种可靠性问题也接踵而至。由于栅氧化层材料、制备工艺和厚度改变，针对PMOS器件的负偏置温度不稳定(Negative Bias Temperature Instability，NBTI)效应越来越严重，NBTI效应会引起PMOS器件阈值电压的漂移，从而造成电路中的PMOS器件的驱动能力下降，不断增大数字电路的延时，最终会导致芯片因违反时序而失效。
目前，对PMOS器件NBTI退化的检测，是通过对单个PMOS器件施加应力，并在断开应力的情况下通过测量器件的电学特性来表征PMOS器件的特性退化，即所谓的应力-测试-应力(Stress-Measure-Stress)方法。
由于现有的检测方法，仅能对单个的PMOS器件进行独立的应力测试试验，是一种离线的测试方法，不能反映出实际电路运行中含PMOS器件NBTI退化的情况。
发明内容
针对现有技术存在的问题，本发明实施例提供一种检测PMOS器件NBTI退化的电路。
本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，所述反相器链中的每个反相器包括至少一个所述被测PMOS器件；所述反相器链的输出端与所述第一D触发器的时钟输入端相连接；除所述反相器链的输出端以外的任一反相器的输出端与所述第二D触发器的时钟输入端相连接；所述第一D触发器的Q信号输出端和所述第二D触发器的Q信号输出端通过至少一个异或门与所述反相器链的输入端相连接。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括第一异或门和第二异或门；所述第一异或门的第一输入端与所述第一D触发器的Q信号输出端相连接，所述第一异或门的第一输入端与所述第二D触发器的Q信号输出端相连接；所述第二异或门的第一输入端与所述第一异或门的输出端相连接，所述第二异或门的第二输入端与选择信号端相连接；所述第二异或门的输出端与所述反相器链的输入端相连接。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括设置于所述第一D触发器和所述第一异或门之间的至少一个多路分离器；所述多路分离器的0输入端与所述第一D触发器的所述时钟输入端相连接；所述多路分离器的1输入端与所述第一D触发器的所述Q信号输出端相连接；所述多路分离器的控制输入端与第一复位信号端相连接；所述多路分离器的输出端与所述第一异或门的第一输入端相连接。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括设置于所述反相器链与所述第二D触发器之间的第三异或门；所述第三异或门的第一输入端与所述选择信号端相连接；所述第三异或门的第二输入端与所述除所述反相器链的输出端以外的任一反相器的输出端相连接；所述第三异或门的输出端与所述第二D触发器的时钟输入端相连接。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括第四异或门以及设置于所述反相器链的输出端与所述第一D触发器之间的第五异或门；所述第四异或门的第一输入端与脉冲信号端相连接；所述第四异或门的第二输入端与所述选择信号端相连接；所述第四异或门的输出端与所述第五异或门的第一输入端相连接；所述第五异或门的第二输入端与所述反相器链的输出端相连接；所述第五异或门的输出端连接所述第一D触发器的时钟输入端以及所述第一D触发器的非Q信号输出端相连接。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，所述第一D触发器和所述第二D触发器的复位输入端分别与第二复位信号端相连接。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，在第一复位信号端信号为高电平，第二复位信号端信号出现上升沿，选择信号端信号为低电平的情况下，获取上升沿延时振荡频率；在所述第一复位信号端信号为高电平，所述第二复位信号端信号出现上升沿，所述选择信号端信号为高电平的情况下，获取下降沿延时振荡频率；获取所述反相器链的占空比；根据所述占空比评估所述反相器链中的所述被测PMOS器件的退化；
K＝tLL/(tHH+tLL)；
其中，K为所述反相器链所产生振荡信号的占空比，tHH为所述上升沿延时振荡频率，tLL为所述下降沿延时振荡频率。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，所述反相器链为偶数级反相器链。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，所述第一D触发器和所述第二D触发器均为边沿触发器。
根据本发明提供的一种检测PMOS器件NBTI退化的电路，所述检测PMOS器件NBTI退化的电路为片上测试电路。
本发明提供的检测PMOS器件NBTI退化的电路，是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的检测PMOS器件NBTI退化的电路的结构示意图；
图2是现有技术中PMOS器件NBTI退化测试的示意图；
图3是本发明提供的反相器链的占空比与PMOS阈值电压漂移量的关系示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1-图3描述本发明实施例所提供的检测PMOS器件NBTI退化的电路。
图1是本发明提供的检测PMOS器件NBTI退化的电路的结构示意图，如图1所示，包括但不限于以下部件：
第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，所述反相器链中的每个反相器包括至少一个所述被测PMOS器件；所述反相器链的输出端与所述第一D触发器的时钟输入端相连接；除所述反相器链的输出端以外的任一反相器的输出端与所述第二D触发器的时钟输入端相连接；所述第一D触发器的Q信号输出端和所述第二D触发器的Q信号输出端通过至少一个异或门与所述反相器链的输入端相连接。
其中，PMOS器件是指n型衬底、p沟道，靠空穴的流动运送电流的MOS管。由于PMOS管是由施加在输入端栅极的电压来控制输出端漏极的电流，PMOS管是压控器件它通过加在栅极上的电压控制器件的特性，不会发生像三极管做开关时所存在的因基极电流引起的电荷存储效应，因此在开关应用中，PMOS管的开关速度应该比三极管快。
NBTI退化又称NBTI效应，是指在高温下对PMOS器件施加栅压而引起的一系列电学参数的退化(一般应力条件为：125℃恒温下栅氧电场，源、漏极和衬底接地)。对于PMOS器件来说，栅电压为负。
NBTI效应的产生过程主要涉及正电荷的产生和钝化，即界面陷阱电荷和氧化层固定正电荷的产生以及扩散物质的扩散过程，氢气和水汽是引起NBTI效应的两种主要物质。传统的R-D模型将NBTI效应产生的原因归结于PMOS管在高温负栅压下反型层的空穴受到热激发，隧穿到硅/二氧化硅界面，由于在界面存在大量的Si-H键，热激发的空穴与Si-H键作用生成H原子，从而在界面留下悬挂键，而由于H原子的不稳定性，两个H原子就会结合，以氢气分子的形式释放，远离界面向/栅界面扩散，从而引起阈值电压的负向漂移。
NBTI效应的不良影响主要体现在：
1)对器件本身来说：PMOS器件会出现栅电流增大；阈值电压负向漂移；亚阈值斜率减小；跨导和漏电流变小等。
2)对PMOS器件构成的电路来说：在模拟电路中引起晶体管间失配；在数字电路中导致时序漂移、噪声容限缩小，甚至产品失效。
有鉴于此，现阶段相关研发人员都在致力于减小PMOS器件NBTI退化，其中对于PMOS器件NBTI退化的检测又是必不可少的步骤。
图2是现有技术中PMOS器件NBTI退化测试的示意图，如图2所示，传统的对PMOS器件NBTI退化的检测，是基于对单个PMOS器件施加应力(图2中的上图)，并在断开应力的情况下(图2中的下图)，通过测量器件的电学特性来表征PMOS器件的特性退化。
对于本发明提供的检测PMOS器件NBTI退化的电路，可以将位于图1中所示的测量电路中上面一个，D触发器作为第一D触发器，将下面的一个D触发器作为第二D触发器。
其中，D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。D触发器有集成触发器和门电路组成的触发器，按触发方式划分为电平触发和边沿触发两种。其中，电平触发是在CP＝1(时钟脉冲＝1)时即可触发；而边沿触发多在CP的前沿(正跳变0→1)触发。
在电子线路设计中，经常要用到反相器，反相器是可以将输入信号的相位反转180度，这种电路应用在模拟电路，比如说音频放大，时钟振荡器等。
本发明提供的检测PMOS器件NBTI退化的电路，通过将反相器链的输出端接入到第一D触发器的时钟输入端，每当反相器链的输出端有一个上升沿(或下降沿)，所述第一D触发器会进行一次翻转。
同理，将反相器链中除输出端以外的任一反相器的输出端(以下称为中间反相器)接入到第二触发器的时钟输入端，每当中间反相器的输出端有一个上升沿(或下降沿)，所述第二D触发器会进行一次翻转。
进一步地，将两个D触发器的输出做异或逻辑处理后，再连接反相器链的输入端。这样，任何一个D触发器的翻转都会使反相器链的输入端的电平发生翻转，这样通过选取不同的控制信号，控制个D触发器的翻转，就可以得到相应的振荡周期。
本发明提供的检测PMOS器件NBTI退化的电路，为实现PMOS器件NBTI退化的检测，利用每个被测PMOS器件，构成一个反相器；然后将所有反相器串联构成一个反相器链。
其中，反相器链是为了测量周期信号在传输过程中的延时，每一个反相器中都包含PMOS器件，PMOS器件的退化会直接影响到反相器链电路的延时上。
可以直接反映出电路中PMOS器件的退化情况。本发明为了实现PMOS器件NBTI退化的电路级测量，其电路设计思路是：使反相器链分别以上升沿的延时和下降沿的延时为周期进行振荡，从而得到不同的振荡频率tHH和tLL，进而可以通过得到的环形振荡周期直接计算得到反相器链的占空比，从而利用占空比直观评估PMOS器件的NBTI退化效应。
其中，output为反相器链的输出端，也可以视为整个检测电路的输出端，将其外接示波器，则可直接测量各周期信号的频率。
其中，反相器链的占空比由以下公式计算得到：
K＝tLL/(tHH+tLL)；
其中，K为所述反相器链所产生振荡信号的占空比，tHH为所述上升沿延时振荡频率，tLL为所述下降沿延时振荡频率。
在实际测量过程中，首先在器件出厂时，获取反相器链初始占空比作为退化参考标准值，并在器件的后期运行过程中始终监控占空比的变化，若在后期所检测的占空比与所述退化参考标准值之间的差值超过了预设的退化阈值，则判断PMOS器件的NBTI退化超标，需要进行处理或更换。
本发明提供的检测PMOS器件NBTI退化的电路，提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
基于上述实施例的内容，作为一种可选实施例，本发明提供的检测PMOS器件NBTI退化的电路，还包括第一异或门和第二异或门；所述第一异或门的第一输入端与所述第一D触发器的Q信号输出端相连接，所述第一异或门的第一输入端与所述第二D触发器的Q信号输出端相连接；所述第二异或门的第一输入端与所述第一异或门的输出端相连接，所述第二异或门的第二输入端与选择信号端相连接；所述第二异或门的输出端与所述反相器链的输入端相连接。
如图2所示，本发明是通过将每个被测PMOS器件所组成的每个反相器相串联，组成一个反相器链，由于反相器链在未受应力时上升沿的延时和下降沿的延时是相等的，而受到NBTI效应的应力后，其上升沿的延时和下降沿的延时将变得不相等，本发明为了实现PMOS器件NBTI退化的电路级测量，通过电路设计思路，使反相器链分别以上升沿的延时和下降沿的延时为周期进行振荡，从而得到不同的振荡频率(包括上升沿振荡频率与下降沿振荡频率)。
第一异或门和第二异或门，主要用于实现将第一D触发器的Q信号输出端和第二D触发器的Q信号输出端的输出信号输入至反相器链，以实现反相器链分别以上升沿的延时或者下降沿的延时为周期进行振荡。
其中，在第二异或门的第二输入端接入选择信号(以下称为sel信号)，以通过所述sel信号，并结合第二异或门的第一输入端，具体控制反相器链以上升沿延时震荡或者以下降沿延时震荡的状态。
其中，sel信号可以是由高电平信号和低电平信号组成的矩形波信号，也可以采用其它的信号，对此本发明不做具体的限定。
本发明提供的检测PMOS器件NBTI退化的电路，通过在两个D触发器与反相器链的输入端之间增设由两个异或门，以实现由sel信号参与的异或逻辑判断，从而达到对反相器链的上升沿的延时震荡和下降沿的延时震荡，进而可以确定出反相器链的占空比，实现了PMOS器件NBTI退化的检测控制。
基于上述实施例的内容，作为一种可选实施例，本发明提供的检测PMOS器件NBTI退化的电路，还包括设置于所述第一D触发器和所述第一异或门之间的至少一个多路分离器；所述多路分离器的0输入端与所述第一D触发器的所述时钟输入端相连接；所述多路分离器的1输入端与所述第一D触发器的所述Q信号输出端相连接；所述多路分离器的控制输入端与第一复位信号端相连接；所述多路分离器的输出端与所述第一异或门的第一输入端相连接。
其中，多路分离器是通过第一复位信号(以下简称rst信号)改变测量电路的功能。如果rst信号为0，则多路分离器的0输入端被选中；如果rst信号为0，则多路分离器的1输入端被选中。
具体地，在本发明提供的检测PMOS器件NBTI退化的电路中，通过将多路分离器的0输入端与第一D触发器的时钟输入端相连接，将其1输入端与第一D触发器的Q信号输出端相连接，进而通过第一复位信号信号对多路分离器的工作状态进行设置。在rst信号为0的情况下，将第一D触发器的时钟输入端与第一异或门的第一输入端相连接；在rst信号为1的情况下，将第一D触发器的Q信号输出端与第一异或门的第一输入端相连接。进而通过第一异或门和第二异或门实现对反相器链的振荡频率的控制。
本发明提供的检测PMOS器件NBTI退化的电路，通过增设一个多路分离器，以实现通过选择信号和第一复位信号综合控制反相器链的频率工作状态，有效地提高了检测电路的可控性。
基于上述实施例的内容，作为一种可选实施例，检测PMOS器件NBTI退化的电路，还可以包括：设置于所述反相器链与所述第二D触发器之间的第三异或门；所述第三异或门的第一输入端与所述选择信号端相连接；所述第三异或门的第二输入端与所述除所述反相器链的输出端以外的任一反相器的输出端相连接；所述第三异或门的输出端与所述第二D触发器的时钟输入端相连接。
进一步地，还包括第四异或门以及设置于所述反相器链的输出端与所述第一D触发器之间的第五异或门；所述第四异或门的第一输入端与脉冲信号端相连接；所述第四异或门的第二输入端与所述选择信号端相连接；所述第四异或门的输出端与所述第五异或门的第一输入端相连接；所述第五异或门的第二输入端与所述反相器链的输出端相连接；所述第五异或门的输出端连接所述第一D触发器的时钟输入端以及所述第一D触发器的非Q信号输出端相连接。
进一步，所述第一D触发器和所述第二D触发器的复位输入端分别与第二复位信号端相连接。
具体地，本发明提供的检测PMOS器件NBTI退化的电路，在第一D触发器和第二D触发器的输入端，分别增设多个异或门。
其中在第二D触发器的时钟输入端接入第三异或门的输出，而第三异或门的两个输入端分别为上述sel信号和中间反相器的输出端，同时第二D触发器的复位输入端。
进一步地，在第二D触发器的时钟输入端接入第五异或门的输出，第五异或门的两个输入分别为反相器链的输出和第四异或门的输出；而第四异或门的两个输入分别是上述sel信号和脉冲信号(以下称为pulse信号)。
基于上述实施例提供的检测PMOS器件NBTI退化的电路，在所述第一复位信号端的输出信号为高电平，所述第二复位信号端的输出信号(以下称为rst_N信号)出现上升沿，所述选择信号端的输出信号为低电平的情况下，获取上升沿延时振荡频率；在所述第一复位信号端的输出信号为高电平，所述第二复位信号端的输出信号出现上升沿，所述选择信号端的输出信号为高电平的情况下，获取下降沿延时振荡频率；获取所述反相器链的占空比；根据所述占空比评估所述反相器链中的所述被测PMOS器件的退化；
K＝tLL/(tHH+tLL)；
其中，K为所述反相器链所产生振荡信号的占空比，tHH为所述上升沿延时振荡频率，tLL为所述下降沿延时振荡频率。
表1检测电路控制信号与工作模式表
Figure BDA0002870563370000111
表1是本发明提供的检测电路控制信号与工作模式表，如表1所示，反相器链是为了测量周期信号在传输过程中的延时，每一个反相器中都包含PMOS器件，PMOS器件的退化会直接影响到反相器链电路的延时上，因此本发明可以直接反映出电路中PMOS器件的退化情况。
在本发明提供的检测电路中，除了反相器链外，其余部分为控制电路，其作用就是在反相器链输出端的两个上升沿之间插入一个下降沿，或者在反相器链输出端的两个下降沿之间插入一个上升沿，由sel信号来控制。
进一步地，多路分离器是通过第一复位信号rst改变测量电路的功能，在rst信号为0的情况下，多路分离器的0输入被选中，rst_N信号为低电平时，两个D触发器均处于复位状态，不会进行任何翻转，对电路的振荡没有影响，此时电路的振荡周期为tHH与tLL之和。
需要说明的是，上述实施例中的pulse信号是由rst_N信号生成的，主要的作用是使检测起振，本发明不对生成所述pulse信号的信号发生电路作具体的限定。
本发明提供的检测PMOS器件NBTI退化的电路，实现了通过选取不同的控制信号和复位信号，就可以获取反相器链相应的振荡周期，进而能够确定出反相器链的占空比，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
基于上述实施例的内容，作为一种可选实施例，所述反相器链为偶数级反相器链。
在现有技术中，组成环形振荡器的反相器链一般是由奇数个反相器构成，则经延迟后反相器链的输入就会产生延时变化，原先的高电平变成低电平，原先的低电平变成高电平，就能形成震荡；若是由偶数个反相器构成反相器链，则经延迟后，原先的高电平还是高电平，原先的低电平还是低电平，就不能形成震荡。
但是本发明提供的检测PMOS器件NBTI退化的电路利用偶数个反相器构成的反相器链进行检测，其主要原因在于：
本申请是通过对整个PMOS器件的运行过程进行监控，将前后多个时刻所采集的占空比进行比较，进而可以实现对于PMOS阈值电压漂移量的预测，从而实现了PMOS器件的NBTI退化检测。
进一步地，本发明采用偶数级的反相器链，是为了测量周期信号在传输过程中的延时，每一个反相器中都包含PMOS器件，PMOS器件的退化会直接影响到反相器链电路的延时上，因此本发明可以直接反映出电路中PMOS器件的退化情况。
本发明提供的检测PMOS器件NBTI退化的电路，突破了常规环形振荡器的结构，创新性的实现了对于由PMOS器件组成的各种类型环形振荡器的NBTI退化检测，适用性更强。
基于上述实施例的内容，作为一种可选实施例，所述第一D触发器和所述第二D触发器均为边沿触发器。
进一步地，所述检测PMOS器件NBTI退化的电路为片上测试电路。
图3是本发明提供的反相器链的占空比与PMOS阈值电压漂移量的关系示意，考虑PMOS器件退化的情形，即反相器链中只有一半的PMOS发生了退化。通过仿真得到反相器链的占空比与PMOS阈值电压漂移量之间的关系如图3所示，从上述仿真结果可以看出，采用本发明提供的电路测量的反相器链占空比的退化与PMOS器件阈值电压的退化呈线性正比关系，因此本发明提供的检测电路，实现了一种PMOS器件NBTI退化的直接电路测量，可以将本电路直接嵌入到芯片中作为PMOS器件NBTI退化的探测电路，从而提高芯片运行状态下可靠性管控能力。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种检测PMOS器件NBTI退化的电路，其特征在于，包括：
第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，所述反相器链中的每个反相器包括至少一个所述被测PMOS器件；
所述反相器链的输出端与所述第一D触发器的时钟输入端相连接；
除所述反相器链的输出端以外的任一反相器的输出端与所述第二D触发器的时钟输入端相连接；
所述第一D触发器的Q信号输出端和所述第二D触发器的Q信号输出端通过至少一个异或门与所述反相器链的输入端相连接。
2.根据权利要求1所述的检测PMOS器件NBTI退化的电路，其特征在于，还包括第一异或门和第二异或门；
所述第一异或门的第一输入端与所述第一D触发器的Q信号输出端相连接，所述第一异或门的第二输入端与所述第二D触发器的Q信号输出端相连接；
所述第二异或门的第一输入端与所述第一异或门的输出端相连接，所述第二异或门的第二输入端与选择信号端相连接；
所述第二异或门的输出端与所述反相器链的输入端相连接。
3.根据权利要求2所述的检测PMOS器件NBTI退化的电路，其特征在于，还包括设置于所述第一D触发器和所述第一异或门之间的至少一个多路分离器；
所述多路分离器的0输入端与所述第一D触发器的所述时钟输入端相连接；
所述多路分离器的1输入端与所述第一D触发器的所述Q信号输出端相连接；
所述多路分离器的控制输入端与第一复位信号端相连接；所述多路分离器的输出端与所述第一异或门的第一输入端相连接。
4.根据权利要求3所述的检测PMOS器件NBTI退化的电路，其特征在于，还包括设置于所述反相器链与所述第二D触发器之间的第三异或门；
所述第三异或门的第一输入端与所述选择信号端相连接；所述第三异或门的第二输入端与所述除所述反相器链的输出端以外的任一反相器的输出端相连接；所述第三异或门的输出端与所述第二D触发器的时钟输入端相连接。
5.根据权利要求4所述的检测PMOS器件NBTI退化的电路，其特征在于，还包括第四异或门以及设置于所述反相器链的输出端与所述第一D触发器之间的第五异或门；
所述第四异或门的第一输入端与脉冲信号端相连接；
所述第四异或门的第二输入端与所述选择信号端相连接；
所述第四异或门的输出端与所述第五异或门的第一输入端相连接；
所述第五异或门的第二输入端与所述反相器链的输出端相连接；
所述第五异或门的输出端连接所述第一D触发器的时钟输入端。
6.根据权利要求5所述的检测PMOS器件NBTI退化的电路，其特征在于，所述第一D触发器和所述第二D触发器的复位输入端分别与第二复位信号端相连接。
7.根据权利要求6所述的检测PMOS器件NBTI退化的电路，其特征在于，在第一复位信号端信号为高电平，第二复位信号端信号出现上升沿，选择信号端信号为低电平的情况下，获取上升沿延时振荡频率；
在所述第一复位信号端信号为高电平，所述第二复位信号端信号出现上升沿，所述选择信号端信号为高电平的情况下，获取下降沿延时振荡频率；
获取所述反相器链的占空比；
根据所述占空比评估所述反相器链中的所述被测PMOS器件的退化；
K＝tLL/(tHH+tLL)；
其中，K为所述反相器链所产生振荡信号的占空比，tHH为所述上升沿延时振荡频率，tLL为所述下降沿延时振荡频率。
8.根据权利要求1所述的检测PMOS器件NBTI退化的电路，其特征在于，所述反相器链为偶数级反相器链。
9.根据权利要求1所述的检测PMOS器件NBTI退化的电路，其特征在于，所述第一D触发器和所述第二D触发器均为边沿触发器。
10.根据权利要求1所述的检测PMOS器件NBTI退化的电路，其特征在于，所述检测PMOS器件NBTI退化的电路为片上测试电路。
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