CN103913694B

CN103913694B - 用于检测集成电路的劣化的监视系统

Info

Publication number: CN103913694B
Application number: CN201310006802.9A
Authority: CN
Inventors: 张致琛; 王传政; 张奇林
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2013-01-09
Filing date: 2013-01-09
Publication date: 2018-03-27
Anticipated expiration: 2033-01-09
Also published as: US9222968B2; CN103913694A; JP2014134542A; US20140191777A1

Abstract

本发明涉及用于检测半导体集成电路的应力劣化的监视系统，其具有放大器电路和劣化测试晶体管。提供了若干复用器，所述复用器具有耦接到劣化测试晶体管的相应电极的输出端。每一个所述复用器具有耦接到监视节点中的一个监视节点和放大器电路的相应节点的输入端。在操作中，所述复用器选择性地将劣化测试晶体管插入到所述集成电路或所述放大器电路中，从而使得在被插入到所述集成电路中时所述劣化测试晶体管经受所述集成电路中的应力劣化电压。在劣化测试晶体管被插入到所述放大器电路中时，产生表示所述集成电路的应力应力劣化的输出信号。

Description

用于检测集成电路的劣化的监视系统

技术领域

本发明涉及集成电路，并且，尤其涉及用于检测半导体集成电路的劣化的监视系统。

背景技术

半导体装置被制造有增加的功能性对封装引脚计数（外部端子或I/O计数）比。这部分地是因为改善的硅管芯（die）制造技术，其允许管芯大小降低并因此半导体管芯能够被组装到相对小的封装件中。这样的改善的硅管芯制造技术导致包括许多晶体管（诸如，场效应晶体管（FET））的深亚微米半导体电路。

当跨FET的栅电极和源电极或者漏电极和源电极施加电压时，电荷产生并存储在FET中。这些电荷与所施加的电压成比例，并且如果这些电压足够大，并且被足够高频率地施加或者相对长持续时间地施加的话，FET的本征特性可能被修改。这样的本征特性包括依赖于时间的电介质击穿（TDDB）、热载流子注入（HCI）、负偏置不稳定性（NBI）以及阈值电压击穿等。当由于本征特性的改变而导致FET的性能中不可接受的改变时，包含该FET的电路被认为是受应力的或者劣化的。这样的应力化的或劣化的电路通常被取代或重新配置，然而这样的应力化的或劣化的电路可能保持未被检测到，并且如果它们继续在系统内工作，可能危害系统的性能和精度。

概述

根据本发明的一个方面，提供了一种用于检测半导体电路的应力劣化的系统，该系统包括:主半导体电路，其具有多个监视节点；放大器电路，其具有至少一个放大器输出端子和至少一个劣化测试晶体管；以及多个复用器，每一复用器具有耦接到所述劣化测试晶体管的相应电极的输出端，并且每一所述复用器具有耦接到所述监视节点中的一个监视节点以及所述放大器电路的相应节点的输入端，其中在操作中，所述复用器选择性地将所述劣化测试晶体管插入到所述主半导体电路或所述放大器电路中，从而使得在被插入到所述主半导体电路中时所述劣化测试晶体管经受所述主半导体电路中的应力劣化电压，以及在被插入到所述放大器电路中时所述输出端子处的输出信号表示所述主半导体电路的应力劣化。

附图说明

通过参考下面的优选实施例的说明以及附图，可以更好地理解本发明及其目的和优点，在附图中：

图1是根据本发明一优选实施例的用于检测集成电路的应力劣化的系统的示意性框图；

图2是根据形成图1的系统的一部分的监视电路的第一优选实施例的可配置放大器电路的示意性的电路图；

图3是根据本发明优选实施例的并且形成图1的系统的一部分的缓冲器模块的示意性的电路图；

图4是根据本发明优选实施例的并且形成图2的电路的一部分的电路的示意性的电路图；

图5是根据形成图1的系统的一部分的监视电路的第二优选实施例的可配置放大器电路的示意性的电路图；

图6是根据形成图1的系统的一部分的监视电路的第三优选实施例的可配置放大器电路的示意性的电路图；

图7是根据形成图1的系统的一部分的监视电路的第四优选实施例的可配置放大器电路的示意性的电路图；以及

图8是根据本发明一优选实施例的用于监视半导体电路的应力劣化的方法的流程图。

具体实施方式

下面结合附图提出的具体说明意图作为对本发明当前优选的实施例的说明，并不意图表示可以践行本发明的仅有的形式。应当理解，可以通过不同实施例实现相同的或等同的功能，意图将这些实施例涵盖在本发明的精神和范围内。在附图中，使用相同的附图标记来指示相同的要素。此外，术语″包括″、″包含″或其任意其它变型意图覆盖非排他性的包含，从而使得包括一系列元件或步骤的模块、电路、装置部件、结构以及方法步骤并不仅仅包括这些要素而是可以包括未明确列出的或对这样的模块、电路、装置部件或步骤固有的其它元件或步骤。在没有更多约束的情况下，由“包括一”引领的要素并不排除另外的相同的要素（包括该要素）的存在。

在一个实施例中，本发明提供了一种用于检测半导体电路的应力劣化的系统。所述系统包括主半导体电路，所述主半导体电路具有多个监视节点。存在有放大器电路，其具有至少一个放大器输出端子以及至少一个劣化测试晶体管。还存在多个复用器，每一复用器具有耦接到劣化测试晶体管的相应电极的输出端。每一复用器具有耦接到所述监视节点中的一个监视节点以及所述放大器电路的相应节点的输入端。在操作中，所述复用器选择性地将劣化测试晶体管插入到所述主半导体电路或者所述放大器电路中，从而使得当被插入到所述主半导体电路中时，所述劣化测试晶体管经受所述主半导体电路中的应力劣化电压。当所述劣化测试晶体管插入到所述放大器电路中时，输出端子处的输出信号表示所述主半导体电路的应力劣化。

在另一实施例中，本发明提供了一种监视半导体电路的应力劣化的方法。所述方法由处理器控制，并且包括将至少一个劣化测试晶体管插入到主半导体电路中，以使所述劣化测试晶体管经受应力劣化电压。所述方法将所述劣化测试晶体管从所述主半导体电路移除，并将所述劣化测试晶体管插入到放大器电路中。还执行分析所述放大器电路的输出端子处的输出信号的处理，以确定所述劣化测试晶体管是否劣化。响应于确定劣化测试晶体管劣化的所述分析提供表示所述主半导体电路劣化的警告信号。在一个实施例中，所述方法包括在提供所述警告信号时将电源从所述主半导体电路移除。在一个实施例中，所述方法包括在提供所述警告信号时重新配置所述主半导体电路。在所述方法的一个实施例中，所述放大器电路包括差分放大器电路。在一个实施例中，存在参考晶体管，并且所述劣化测试晶体管形成所述差分放大器的第一分支，而所述参考晶体管形成所述差分放大器的第二分支。在一个实施例中，在所述劣化测试晶体管被插入到所述主半导体电路中时，跨所述参考晶体管的电源电压被降低。在又一实施例中，存在多个开关，所述多个开关在操作中在所述劣化测试晶体管被插入到所述主半导体电路中时选择性地将所述参考晶体管与所述放大器电路隔离。

参考图1，示出了根据本发明一优选实施例的用于检测半导体电路的应力劣化的系统100的框图。系统100包括主半导体电路110，其三个监视节点是晶体管T1的漏电极N1、源电极N2和栅电极N3。系统100包括缓冲器模块120，其将所述漏电极N1、源电极N2和栅电极N3耦接到监视电路130。更具体地，缓冲器模块120具有：输入端I1、I2、I3，其分别耦接到所述漏电极N1、源电极N2和栅电极N3；以及输出端B01、B02、B03，其分别耦接到监视电路130的输入端SDI、SSI和SGI。

系统100还包括处理器140，所述处理器140具有：控制信号输出节点CTRLOUT，其耦接到监视电路130的控制输入节点CTRL；应力警告输出节点ALERT，其耦接到主半导体电路110的重新配置节点RECONFIG；以及，一个或多个劣化信号输入节点，其耦接到监视电路130的劣化信号输出节点DSO。应当注意，尽管示出了两个劣化信号输出节点DSO，但是在其它实施例中，可以使用一个劣化信号输出节点DSO，并且来自于其的任意信号可以相对于例如地GND或任何其它参考电位来参照。此外，尽管晶体管T1被示出为N沟道晶体管，但是晶体管T1可以并不必然是N沟道晶体管，并且如本领域技术人员将容易理解的，其可以是P沟道晶体管。

参考图2，示出了根据监视电路130的第一优选实施例的可配置放大器电路200的电路图。可配置放大器电路200包括级联的放大器电路205，其包括差分放大器电路210，差分放大器电路210与差分放大器电路215级联，而差分放大器电路215与差分放大器电路220级联。级联的放大器电路205具有以劣化信号输出节点DSO形式的放大器输出端子，并且在该实施例中，利用N沟道晶体管M1到M6实现级联的放大器电路205。

可配置放大器电路200具有劣化测试晶体管M2和耦接到电源线VDD的电阻器R2，形成差分放大器电路210的第一分支。还存在参考晶体管M1和耦接到电源线VDD的电阻器R1，形成差分放大器电路210的第二分支。所述第一分支和第二分支两者具有相关联的公共电阻器RC1，其连接到地GND端子。参考晶体管M1的栅电极耦接到电源线VDD，而劣化测试晶体管M2的栅电极经由栅极复用器GMX1选择性地耦接到所述电源线。参考晶体管M1的源电极耦接到公共电阻器RC1，并且劣化测试晶体管M2的源电极经由源极复用器SMX1选择性地耦接到公共电阻器RC1。此外，参考晶体管M1的漏电极耦接到电阻器R1，并且劣化测试晶体管M2的漏电极经由漏极复用器DMX1选择性地耦接到电阻器R2。

可配置放大器电路200还具有劣化测试晶体管M4和耦接到电源线VDD的电阻器R4，以形成差分放大器电路215的第一分支。还存在参考晶体管M3和耦接到电源线VDD的电阻器R3，形成差分放大器电路210的第二分支。所述差分放大器电路215的第一分支和第二分支两者具有相关联的公共电阻器RC2，其连接到地GND端子。参考晶体管M3的栅电极耦接到劣化测试晶体管M2的漏电极，而劣化测试晶体管M4的栅电极经由栅极复用器GMX2选择性地耦接到参考晶体管M1的漏电极。参考晶体管M3的源电极耦接到公共电阻器RC2，并且劣化测试晶体管M4的源电极经由源极复用器SMX2选择性地耦接到公共电阻器RC2。此外，参考晶体管M3的漏电极耦接到电阻器R3，并且劣化测试晶体管M4的漏电极经由漏极复用器DMX2选择性地耦接到电阻器R4.

可配置放大器电路200还包括劣化测试晶体管M6和耦接到电源线VDD的电阻器R6，以形成差分放大器电路220的第一分支。还存在参考晶体管M5和电阻器R5，其耦接到电源线VDD，形成差分放大器电路220的第二分支。所述差分放大器电路220的第一分支和第二分支两者具有相关联的公共电阻器RC3，其连接到地GND端子。参考晶体管M5的栅电极耦接到劣化测试晶体管M4的漏电极，而劣化测试晶体管M6的栅电极经由栅极复用器GMX3选择性地耦接到参考晶体管M3的漏电极。参考晶体管M5的源电极耦接到公共电阻器RC3，并且劣化测试晶体管M6的源电极经由源极复用器SMX3选择性地耦接到公共电阻器RC3。此外，参考晶体管M5的漏电极耦接到电阻器R5，并且劣化测试晶体管M6的漏电极经由漏极复用器DMX3选择性地耦接到电阻器R6。

差分放大器电路210具有两个输出节点，其中的一个是劣化测试晶体管M2的漏电极，其耦接到参考晶体管M3的栅电极，而另一输出节点是参考晶体管M1的漏电极，其耦接到栅极复用器GMX2的输入端A。类同地，差分放大器电路215具有两个输出节点，其中的一个是劣化测试晶体管M4的漏电极，其耦接到参考晶体管M5栅电极，而另一输出节点是参考晶体管M3的漏电极，其耦接到栅极复用器GMX3的输入端A。此外，差分放大器电路220具有提供劣化信号输出节点DSO的输出节点，其是参考晶体管M5和劣化测试晶体管M6的漏电极。

劣化测试晶体管M2的栅电极耦接到栅极复用器GMX1的输出端C，并且栅极复用器GMX1的输入端A耦接到电源线VDD。此外，劣化测试晶体管M4、M6的栅电极分别耦接到栅极复用器GMX2、GMX3的输出端C，并且栅极复用器GMX1、GMX2、GMX3的输入端B耦接到输入端SGI。

劣化测试晶体管M2、M4、M6的漏电极耦接到漏极复用器DMX1、DMX2、DMX3的相应的输出端C。电阻器R2、R4和R6耦接到漏极复用器DMX1、DMX2、DMX3的相应输入端A，并且漏极复用器DMX1、DMX2、DMX3的输入端B耦接到输入端SDI。

劣化测试晶体管M2、M4、M6的源电极耦接到源极复用器SMX1、SMX2、SMX3的相应输出端C。公共电阻器RC1、RC2、RC3耦接到源极复用器SMX1、SMX2、SMX3的相应输入端A，并且源极复用器SMX1、SMX2、SMX3的输入端B耦接到输入端SSI。另外，所有复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3的控制输入端都耦接到控制输入节点CTRL。

可配置放大器电路200还包括电压调节器260，所述电压调节器260具有输入电源线VSUPP。电压调节器260具有控制输入端，其耦接到所述控制输入节点CTRL，并且在操作中，电压调节器260控制跨电源线VDD和地GND的电位差。

参考图3，示出了根据根据本发明优选实施例的缓冲器模块120的电路图。缓冲器模块120包括三个单位增益缓冲器（unity gain buffer）310、320、330。单位增益缓冲器310包括运算放大器312，其非反相输入端耦接到输入端I1，并且放大器输出端耦接到反相输入端和输出端B01两者。单位增益缓冲器320包括运算放大器322，其非反相输入端耦接到输入端I2，并且放大器输出端耦接到反相输入端和输出端B02两者。类同地，单位增益缓冲器330包括运算放大器332，其非反相输入端耦接到输入端I3，并且放大器输出端耦接到反相输入端和输出端B03两者。

图4示出了根据本发明一优选实施例的用于实现复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3的复用器400的电路图。复用器400包括串联耦接的互补晶体管TR1和TR2，其栅电极耦接到控制输入节点CTRL。晶体管Tr1是P沟道晶体管，其源电极耦接到输入端A，而晶体管TR2是N沟道晶体管，其源电极耦接到输入端B。晶体管Tr1和Tr2两者的漏电极耦接在一起并且耦接到输出端C。

图5示出了根据监视电路130的第二优选实施例的可配置放大器电路500的电路图。可配置放大器电路500包括级联的放大器电路505，所述级联的放大器电路505包括差分放大器电路510，差分放大器电路510与差分放大器电路515级联，而差分放大器电路515与差分放大器电路520级联。级联的放大器电路505具有以劣化信号输出节点DSO形式的放大器输出端子，并且在该实施例中，利用N沟道晶体管M1到M6实现级联的放大器电路505。

可配置放大器电路500具有劣化测试晶体管M2和电阻器R2，其耦接到电源线VDD，形成差分放大器电路510的第一分支。还存在参考晶体管M1和电阻器R1，其耦接到电源线VDD，形成差分放大器电路510的第二分支。所述第一分支和第二分支两者具有相关联的公共电阻器RC1，其连接到地GND端子。参考晶体管M1的栅电极经由栅极开关GS1的端子X和Y选择性地耦接到电源线VDD，而劣化测试晶体管M2的栅电极经由栅极复用器GMX1选择性地耦接到所述电源线。参考晶体管M1的源电极经由源极开关SS1的端子X和Y选择性地耦接到公共电阻器RC1，并且劣化测试晶体管M2的源电极经由源极复用器SMX1选择性地耦接到公共电阻器RC1。此外，参考晶体管M1的漏电极经由漏极开关DS1的端子X和Y选择性地耦接到电阻器R1，并且劣化测试晶体管M2的漏电极经由漏极复用器DMX1选择性地耦接到电阻器R2。

可配置放大器电路500还具有劣化测试晶体管M4和电阻器R4，其耦接到电源线VDD，形成差分放大器电路515的第一分支。还存在参考晶体管M3和电阻器R3，其耦接到电源线VDD，形成差分放大器电路515的第二分支。所述差分放大器电路515的第一分支和第二分支两者具有相关联的公共电阻器RC2，其连接到地GND端子。参考晶体管M3的栅电极经由栅极开关GS2的端子X和Y选择性地耦接到劣化测试晶体管M2的漏电极，而劣化测试晶体管M4的栅电极经由栅极复用器GMX2选择性地耦接到参考晶体管M1的漏电极。参考晶体管M3的源电极经由源极开关SS2的端子X和Y选择性地耦接到公共电阻器RC2，并且劣化测试晶体管M4的源电极经由源极复用器SMX2选择性地耦接到公共电阻器RC2。此外，参考晶体管M3的漏电极经由漏极开关DS2的端子X和Y选择性地耦接到电阻器R3，并且劣化测试晶体管M4的漏电极经由漏极复用器DMX2选择性地耦接到电阻器R4。

可配置放大器电路500还包括劣化测试晶体管M6和电阻器R6，其耦接到电源线VDD，形成差分放大器电路520的第一分支。还存在参考晶体管M5和电阻器R5，其耦接到电源线VDD，形成差分放大器电路520的第二分支。所述差分放大器电路520的第一分支和第二分支两者具有相关联的公共电阻器RC3，其连接到地GND端子。参考晶体管M5的栅电极经由栅极开关GS3的端子X和Y选择性地耦接到劣化测试晶体管M4的漏电极，而劣化测试晶体管M6的栅电极经由栅极复用器GMX3选择性地耦接参考晶体管M1的漏电极。参考晶体管M5的源电极经由源极开关SS3的端子X和Y选择性地耦接到公共电阻器RC3，并且劣化测试晶体管M6的源电极经由源极复用器SMX3选择性地耦接到公共电阻器RC3。此外，参考晶体管M5的漏电极经由漏极开关DS3的端子X和Y选择性地耦接到电阻器R5，并且劣化测试晶体管M6的漏电极经由漏极复用器DMX3选择性地耦接到电阻器R6。

差分放大器电路510具有两个输出节点，其中的一个是劣化测试晶体管M2的漏电极，其耦接到栅极开关GS2的端子Y，而另一输出节点是参考晶体管M1的漏电极，其耦接到栅极复用器GMX2的输入端A。类同地，差分放大器电路515具有两个输出节点，其中的一个是劣化测试晶体管M4的漏电极，其耦接到栅极开关GS3的端子Y，而另一输出节点是参考晶体管M3的漏电极，其耦接到栅极复用器GMX3的输入端A。此外，差分放大器电路520具有提供劣化信号输出节点DSO的输出节点，其是参考晶体管M5和劣化测试晶体管M6的漏电极。

劣化测试晶体管M2、M4、M6的源电极耦接到源极复用器SMX1、SMX2、SMX3的相应输出端C。公共电阻器RC1、RC2、RC3耦接到源极复用器SMX1、SMX2、SMX3的相应输入端A，并且源极复用器SMX1、SMX2、SMX3的输入端B耦接到输入端SSI。另外，所有复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3的控制输入端都耦接到控制输入节点CTRL。此外，开关GS1、GS2、GS3、SS1、SS2、SS3、DS1、DS2、DS3中的每一个都包括这样的晶体管，其漏电极和源电极提供端子X和Y，其栅电极耦接到控制输入节点CTRL。

参考图6，示出了根据监视电路130的第三优选实施例的可配置放大器电路600的电路图。可配置放大器电路600包括级联的放大器电路605，级联的放大器电路605包括差分放大器电路610，差分放大器电路610与差分放大器电路615级联，差分放大器电路615与差分放大器电路620级联。级联的放大器电路605具有以劣化信号输出节点DSO形式的放大器输出端子，并且在该实施例中，利用P沟道晶体管M1到M6实现级联的放大器电路605。

可配置放大器电路600具有劣化测试晶体管M2和电阻器R2，其耦接到电源线VDD，形成差分放大器电路610的第一分支。还存在M1和电阻器R1，其耦接到电源线VDD，形成差分放大器电路610的第二分支。第一分支和第二分支两者具有相关联的公共电阻器RC1，其连接到地GND端子。参考晶体管M1的栅电极耦接到地GND端子，而劣化测试晶体管M2的栅电极经由栅极复用器GMX1选择性地耦接到地GND端子。参考晶体管M1的漏电极耦接到公共电阻器RC1，并且劣化测试晶体管M2的漏电极经由漏极复用器DMX1选择性地耦接到公共电阻器RC1。此外，参考晶体管M1的源电极耦接到电阻器R1，并且劣化测试晶体管M2的源电极经由源极复用器SMX1选择性地耦接到电阻器R2。

可配置放大器电路600还具有劣化测试晶体管M4和电阻器R4，其耦接到电源线VDD，形成差分放大器电路615的第一分支。还存在M3和电阻器R3，其耦接到电源线VDD，形成差分放大器电路615的第二分支。差分放大器电路615的所述第一分支和第二分支两者具有相关联的公共电阻器RC2，其连接到地GND端子。参考晶体管M3的栅电极耦接到参考晶体管M1的漏电极，而劣化测试晶体管M4的栅电极经由栅极复用器GMX2选择性地耦接到劣化测试晶体管M2的漏电极。参考晶体管M3的漏电极耦接到公共电阻器RC2，并且劣化测试晶体管M4的漏电极经由漏极复用器DMX2选择性地耦接到公共电阻器RC2。此外，参考晶体管M3的源电极耦接到电阻器R3，并且劣化测试晶体管M4的源电极经由源极复用器SMX2选择性地耦接到电阻器R4。

可配置放大器电路600还包括劣化测试晶体管M6和电阻器R6，其耦接到电源线VDD，形成差分放大器电路620的第一分支。还存在参考晶体管M5和电阻器R5，其耦接到电源线VDD，形成差分放大器电路620的第二分支。差分放大器电路620的所述第一分支和第二分支两者具有相关联的公共电阻器RC3，其连接到地GND端子。参考晶体管M5的栅电极耦接到参考晶体管M3的漏电极，而劣化测试晶体管M6的栅电极经由栅极复用器GMX3选择性地耦接到劣化测试晶体管M4的漏电极。参考晶体管M5的漏电极耦接到公共电阻器RC3，并且劣化测试晶体管M6的漏电极经由漏极复用器DMX3选择性地耦接到公共电阻器RC3。此外，参考晶体管M5的源电极耦接到电阻器R5，并且劣化测试晶体管M6的源电极经由源极复用器SMX3选择性地耦接到电阻器R6。

差分放大器电路610具有两个输出节点，其中的一个是劣化测试晶体管M2的漏电极，而另一输出节点是参考晶体管M1的漏电极，在使用中其被耦接到差分放大器电路615的输入端。类同地，差分放大器电路615具有两个输出节点，其中的一个是劣化测试晶体管M4的漏电极，而另一输出节点是参考晶体管M3的漏电极，在使用中其被耦接到差分放大器电路620的输入端。此外，差分放大器电路620具有提供劣化信号输出节点DSO的输出节点，其是参考晶体管M5和劣化测试晶体管M6的漏电极。

劣化测试晶体管M2的栅电极耦接到栅极复用器GMX1的输出端C，栅极复用器GMX1的输入端A耦接到地GND端子。此外，劣化测试晶体管M4、M6的栅电极分别耦接到栅极复用器GMX2、GMX3的输出端C，并且栅极复用器GMX1、GMX2、GMX3的输入端B耦接到输入端SGI。

劣化测试晶体管M2、M4、M6的源电极耦接到源极复用器SMX1、SMX2、SMX3的相应输出端C。电阻器R2、R4和R6耦接到源极复用器SMX1、SMX2、SMX3的相应输入端A，并且源极复用器SMX1、SMX2、SMX3的输入端B耦接到输入端SSI。

劣化测试晶体管M2、M4、M6的漏电极耦接到漏极复用器DMX1、DMX2、DMX3的相应输出端C。公共电阻器RC1、RC2、RC3分别耦接到漏极复用器DMX1、DMX2、DMX3的相应输入端A，并且漏极复用器DMX1、DMX2、DMX3的输入端B耦接到输入端SDI。另外，所有复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3的控制输入端耦接到控制输入端节点CTRL。

可配置放大器电路600还包括电压调节器660，其具有输入电源线VSUPP。电压调节器660具有控制输入端，其耦接到控制输入节点CTRL，并且在操作中，电压调节器660控制跨电源线VDD和地GND的电位差。

参考图7，示出了根据监视电路130的第四优选实施例的可配置放大器电路700的示意性电路图。可配置放大器电路700包括级联的放大器电路705，级联的放大器电路705包括差分放大器电路710，差分放大器电路710与差分放大器电路715级联，差分放大器电路715与差分放大器电路720级联。级联的放大器电路705具有以劣化信号输出节点DSO形式的放大器输出端子，并且在该实施例中，利用P沟道晶体管M1到M6实现级联的放大器电路705。

可配置放大器电路700具有劣化测试晶体管M2和电阻器R2，其耦接到电源线VDD，形成差分放大器电路710的第一分支。还存在参考晶体管M1和耦接到电源线VDD的电阻器R1，其形成差分放大器电路710的第二分支。第一分支和第二分支两者具有相关联的公共电阻器RC1，其连接到地GND端子。参考晶体管M1的栅电极经由栅极开关GS1的端子X和Y选择性地耦接到电源地GND端子，而劣化测试晶体管M2的栅电极经由栅极复用器GMX1选择性地耦接到地GND端子。参考晶体管M1的漏电极经由漏极开关DS1的端子X和Y选择性地耦接到公共电阻器RC1，并且劣化测试晶体管M2的漏电极经由漏极复用器DMX1选择性地耦接到公共电阻器RC1。此外，参考晶体管M1的源电极经由源极开关SS1的端子X和Y选择性地耦接到电阻器R1，并且劣化测试晶体管M2的源电极经由源极复用器SMX1选择性地耦接到电阻器R2。

可配置放大器电路700还具有劣化测试晶体管M4和耦接到电源线VDD的电阻器R4，形成差分放大器电路715的第一分支。还存在参考晶体管M3和耦接到电源线VDD的电阻器R3，其形成差分放大器电路715的第二分支。差分放大器电路715的所述第一分支和第二分支两者具有相关联的公共电阻器RC2，其连接到地GND端子。参考晶体管M3的栅电极经由栅极开关GS2的端子X和Y选择性地耦接到参考晶体管M1的源电极，而劣化测试晶体管M4的栅电极经由栅极复用器GMX2选择性地耦接到参考晶体管M2的源电极。参考晶体管M3的漏电极经由漏极开关DS2的端子X和Y选择性地耦接到公共电阻器RC2，并且劣化测试晶体管M4的漏电极经由漏极复用器DMX2选择性地耦接到公共电阻器RC2。此外，参考晶体管M3的源电极经由源极开关SS2的端子X和Y选择性地耦接到电阻器R3，并且劣化测试晶体管M4的源电极经由源极复用器SMX2选择性地耦接到电阻器R4。

可配置放大器电路700还包括劣化测试晶体管M6和耦接到电源线VDD的电阻器R6，以形成差分放大器电路720的第一分支。还存在参考晶体管M5和耦接到电源线VDD的电阻器R5，其形成差分放大器电路720的第二分支。差分放大器电路720的所述第一分支和第二分支两者具有相关联的公共电阻器RC3，其连接到地GND端子。参考晶体管M3的栅电极经由栅极开关GS3的端子X和Y选择性地耦接到参考晶体管M3的源电极，而劣化测试晶体管M6的栅电极经由栅极复用器GMX3选择性地耦接到参考晶体管M4的源电极。参考晶体管M5的漏电极经由漏极开关DS3的端子X和Y选择性地耦接到公共电阻器RC3，并且劣化测试晶体管M6的漏电极经由漏极复用器DMX3选择性地耦接到公共电阻器RC3。此外，参考晶体管M5的源电极经由源极开关SS3的端子X和Y选择性地耦接到电阻器R5，并且劣化测试晶体管M6的源电极经由源极复用器SMX3选择性地耦接到电阻器R6。

差分放大器电路710具有两个输出节点，其中的一个是劣化测试晶体管M2的漏电极，而另一输出节点是参考晶体管M1的漏电极，在使用中其被耦接到差分放大器电路715的输入端。类同地，差分放大器电路715具有两个输出节点，其中的一个是劣化测试晶体管M4的漏电极，而另一输出节点是参考晶体管M3的漏电极，在使用中其被耦接到差分放大器电路720的输入端。此外，差分放大器电路720具有提供劣化信号输出节点DSO的输出节点，其是参考晶体管M5和劣化测试晶体管M6的漏电极。

劣化测试晶体管M2、M4、M6的源电极分别耦接到源极复用器SMX1、SMX2、SMX3的相应输出端C。电阻器R2、R4和R6耦接到源极复用器SMX1、SMX2、SMX3的相应输入端A，并且源极复用器SMX1、SMX2、SMX3的输入端B耦接到输入端SSI。

劣化测试晶体管M2、M4、M6的漏电极耦接到漏极复用器DMX1、DMX2、DMX3的相应输出端C。公共电阻器RC1、RC2、RC3耦接到漏极复用器DMX1、DMX2、DMX3的相应输入端A，并且漏极复用器DMX1、DMX2、DMX3的输入端B耦接到输入端SDI。另外，所有复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3的控制输入端耦接到控制输入端节点CTRL。此外，开关GS1、GS2、GS3、SS1、SS2、SS3、DS1、DS2、DS3每一个都包括这样的晶体管，其具有提供所述端子X和Y的漏电极和源电极以及耦接到控制输入节点CTRL的栅电极。

对于上面的每一个实施例，将清楚，本发明具有多个复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3，其每一个具有耦接到劣化测试晶体管或晶体管M2、M4、M6的相应电极的输出端。所述复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3中的每一个还具有耦接到监视节点N1、N2、N3中的一个的输入端B以及耦接到放大器电路205、505、605或705的相应节点的输入端A。

在可配置放大器电路200、500600以及700的所有上述实施例中，复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3被以复用器400实现。此外，在该实施例中，至少所述主半导体电路110以及所述放大器电路的至少一部分，具体地，晶体管M2、M4、M6，被形成在单个半导体衬底上。

在操作中，复用器SMX1、SMX2、SMX3、DMX1、DMX2、DMX3、GMX1、GMX2、GMX3选择性地将劣化测试晶体管或晶体管M2，M4、M6插入到主半导体电路110或放大器电路205、505、605或705中。就此而言，处理器140将控制信号输出节点CTRLOUT处的控制信号提供给监视电路130的控制输入节点CTRL。该控制信号从而控制何时将劣化测试晶体管M2、M4、M6插入到主半导体电路中。在被插入到主半导体电路110中时，劣化测试晶体管或晶体管M2、M4、M6经受主半导体电路110中的应力劣化电压。在被插入到放大器电路205、505、605或705中时，输出端子DSO处的输出信号表示劣化测试晶体管或晶体管M2、M4、M6的应力应力劣化。因此，由于主半导体电路110的晶体管T1也已经经受与劣化测试晶体管M2、M4、M6相同的应力应力劣化电压，因此输出端子DSO处的输出信号也表示晶体管T1的应力劣化。因此输出端子DSO处的输出信号用作主半导体电路110的应力劣化的指示。

对于放大器电路200和600，在复用器经由缓冲器模块将劣化测试晶体管M2、M4、M6的相应电极连接到主半导体电路110的节点时，电压调节器260或660降低了处于VDD的电压从而使得参考晶体管M1、M3、M5不经受应力。因此，在操作中，在劣化测试晶体管M2、M4、M6被插入到主半导体电路110中时，降低了跨每一个参考晶体管M1、M3、M5的电源电压。

相反，对于放大器电路500和700，在复用器将劣化测试晶体管M2、M4、M6的相应电极连接到主半导体电路110的节点时，开关GS1、GS2、GS3、SS1、SS2、SS3、DS1、DS2、DS3将晶体管M2、M4、M6与VDD和地GND断开连接（隔离），从而使得它们不经受应力。因此，在操作中，在将劣化测试晶体管M2、M4、M6插入到主半导体电路110中时，这些开关选择性地将每一个参考晶体管M1、M3、M5与放大器电路隔离开。

参考图8，示出了一流程图，其示出了根据本发明优选实施例的用于监视半导体电路110的应力劣化的方法800。在该实施例中，通过处理器140控制方法800，将仅通过示例的方式参考可配置放大器电路200来说明该方法。在系统100加电之后方法800在开始块805开始。在块810处，方法800包括将劣化测试晶体管M2、M4、M6插入到主半导体电路110中。从而，这使得在晶体管T1经受应力劣化电压时劣化测试晶体管M2、M4、M6也经受该电压。在块815处，执行劣化测试晶体管M2、M4、M6从主半导体电路110的移除，并且在插入块820处，将劣化测试晶体管M2、M4、M6插入到放大器电路200中。

在块825处，处理器140在分析块825处执行放大器电路的输出端子（劣化信号输出节点或节点DSO）处的输出信号的分析，以确定劣化测试晶体管M2、M4、M6是否劣化。该输出信号在劣化信号输入节点或节点DSI处被处理器接收，并且在测试块830处，处理器确定劣化测试晶体管M2、M4、M6是否劣化。如果测试块确定劣化测试晶体管M2、M4、M6未劣化，于是方法返回到块810。替代地，如果测试块确定劣化测试晶体管M2、M4、M6劣化，则方法800转至块835并提供表示主半导体电路110劣化的警告信号。该警告信号是响应于确定劣化测试晶体管M2、M4、M6劣化的分析块825的。

然后在测试块840处，处理器140检查FLAG（标记）以检查主半导体电路110是否先前已经被重新配置。如果已经有先前的重新配置，则在结束块850处方法800终止，并使主半导体电路110掉电（移除电源VDD），并且可选地，系统100提供指示主半导体电路110劣化并且不能使用的故障信号。替代地，如果没有先前的重新配置，则在块845处，方法800执行主半导体电路110的重新配置。该重新配置可以简单地是切断（swtich out）晶体管T1和切入（switch in）另一晶体管。部件的切入和切断是本领域中已知的，并且类同地，由于劣化测试晶体管M2、M4、M6劣化，因此将监视电路130也重新配置。然后方法800返回到块810，并且方法800在重复适当的块810至840之前等待预定的时间。

有利地，本发明提供了对应力化的或劣化的电路的检测，从而使得一旦已经检测到应力或劣化则不使系统的精度和性能受损害。一旦检测到，可以进行重新配置或掉电，并且可以以被认为必要的频繁程度执行应力检测晶体管M2、M4、M6的应力插入，并且该应力插入可以取决于主半导体电路110的具体应用。

已经出于图示和说明的目的呈现了对本发明优选实施例的说明，并不意图穷尽或将本发明限制到所公开的形式。本领域技术人员将理解，可以对上述的实施例进行改变而不偏离其宽泛的发明概念。例如，尽管在实施例中使用了级联的差分放大器，但是对于某种应用具有单个输出端子（相对于地）的单级的常规放大器也可以是适用的。因此，应理解，本发明并不限于所公开的具体实施例，而是覆盖落在如所附权利要求所限定的本发明的精神和范围内的所有修改。

Claims

1.一种用于检测半导体电路的应力劣化的系统，该系统包括:

主半导体电路，其具有多个监视节点；

放大器电路，其具有至少一个放大器输出端子和至少一个劣化测试晶体管；以及

多个复用器，每一复用器具有耦接到所述劣化测试晶体管的相应电极的输出端，并且每一所述复用器具有耦接到所述监视节点中的一个监视节点以及所述放大器电路的相应节点的输入端，

其中在操作中，所述复用器选择性地将所述劣化测试晶体管插入到所述主半导体电路或所述放大器电路中，从而使得在被插入到所述主半导体电路中时所述劣化测试晶体管经受所述主半导体电路中的应力劣化电压，以及在被插入到所述放大器电路中时所述输出端子处的输出信号表示所述主半导体电路的应力劣化，

其中所述放大器电路包括差分放大器电路，并且所述劣化测试晶体管形成所述差分放大器的第一分支的一部分，并且所述差分放大器的第二分支的一部分由参考晶体管形成。

2.如权利要求1所述的用于检测半导体电路的应力劣化的系统，其中所述差分放大器是多个级联的差分放大器中的一个，所述差分放大器中的每一个包括所述劣化测试晶体管和所述参考晶体管。

3.如权利要求1所述的用于检测半导体电路的应力劣化的系统，其中存在多个开关，在操作中，在所述劣化测试晶体管被插入到所述主半导体电路中时，所述开关选择性地将每一个所述参考晶体管与所述放大器电路隔离。

4.如权利要求1所述的用于检测半导体电路的应力劣化的系统，其中，在操作中，在所述劣化测试晶体管被插入到所述主半导体电路中时，跨每一个所述参考晶体管的电源电压被降低。

5.如权利要求2所述的用于检测半导体电路的应力劣化的系统，其中所述至少一个放大器输出端子包括所述级联的差分放大器的差分输出节点。

6.如权利要求1所述的用于检测半导体电路的应力劣化的系统，还包括处理器，所述处理器用于提供控制信号，所述控制信号用于控制何时将所述劣化测试晶体管插入到所述主半导体电路中，并且其中所述处理器的输入端被耦接到所述输出端子。

7.如权利要求1所述的用于检测半导体电路的应力劣化的系统，其中所述主半导体电路和所述放大器电路的至少一部分形成在单个半导体衬底上，其中所述监视节点是晶体管的栅电极、漏电极和源电极，并且其中所述监视节点经由单位增益缓冲器耦接到所述放大器电路。