JP6301564B2 - 強制電圧をディセーブルバックコンバータ電力段のスイッチングノードに印加すること - Google Patents
強制電圧をディセーブルバックコンバータ電力段のスイッチングノードに印加すること Download PDFInfo
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Description
[0001]
本出願は、その内容全体がすべての目的のために参照により本明細書に組み込まれる、２０１５年１月２９日に出願された米国出願第１４／６０９，２０３号の優先権を主張する。
本出願は、その内容全体がすべての目的のために参照により本明細書に組み込まれる、２０１５年１月２９日に出願された米国出願第１４／６０９，２０３号の優先権を主張する。
[0002]本開示は、チップ上での電力管理に関し、詳細には、強制電圧（force voltage）をスイッチングノード（switching node）に印加することによって、ディセーブル状態（disabled state）にあるバックコンバータ電力段（buck converter power stage）の信頼性を改善することに関する。本明細書で別段に規定されていない限り、このセクションで説明される手法は、このセクションに包含されることによって従来技術であると認められるものではない。
[0003]システムオンチップ（ＳＯＣ）デバイスの場合、同じ技術ノードを使用して製造されたトランジスタは、電力管理とデータ処理との役割の両方のタスクを与えられ得る。この点について、ＳＯＣ ＰＭＵ（電力管理ユニット（Power Management Unit））が、極微細（deeply scaled）技術ノード（たとえば、２８ｎｍ）における設計課題を提示する。
[0004]たとえば、電力管理の観点から、ＰＭＵは、バッテリーとのインターフェースにより、比較的高い入力電圧ＶＩＮ（たとえば、Ｖ≦４．５Ｖ）を受け得る。
[0005]しかしながら、データ管理の観点から、トランジスタが耐えることができる最大電圧（Ｖｍａｘ）は、比較的低くなり得る（たとえば、２８ｎｍにおける１．８Ｖ Ｉ／Ｏデバイスの場合、Ｖｍａｘ＝２．０〜２．５Ｖである）。所与の技術ノードについて、この低Ｖｍａｘ制約は、トランジスタ信頼性の考慮事項、たとえば、経時絶縁破壊（ＴＤＤＢ：Time-Dependent Dielectric Breakdown）、ホットキャリア注入（ＨＣＩ：Hot Carrier Injection）、および負バイアス温度不安定性（ＮＢＴＩ：Negative Bias Temperature Instability）によって課され得る。
[0006]この問題は、従来のバックスイッチングコンバータ電力段を設計するための課題を提示することがある。たとえば、ＰＦＥＴ／ＮＦＥＴペアを備える従来のバックＰＭＵ（buck PMU）について考える。
[0007]ディセーブル（非スイッチング（non-switching））状態では、スイッチングノードにおける電圧ＶＸは、一般に、負荷を介してＧＮＤに近い値まで放電され、ＰＦＥＴを入力電圧ＶＩＮに等しい｜ＶＧＤ｜（ゲートドレイン間電圧）にさらす。このＶＩＮが、信頼性目的のために許容される最大電圧（Ｖｍａｘ）を超えるとき、ＰＦＥＴの｜ＶＧＤ｜も最大電圧を超える。したがって、ＶＩＮ＞Ｖｍａｘであるとき、ＰＭＯＳ信頼性が損なわれることがある。
[0008]この問題は、電力段において複数のスタックされたデバイスを使用することと、それらを駆動および／またはバイアスするために関連するレール（rail）を生成することとによって対処され得る。理論的最大許容ＶＩＮは、そのようなｎスタック電力段（n-stacked power stage）の場合、ｎ＊Ｖｍａｘである。
[0009]しかしながら、内部テスト／認定手順中に、ＶＩＮは、ＰＭＵデバイスがディセーブル（非スイッチング）状態にあるとき、ｎ＊Ｖｍａｘ信頼性限界に近いかさらにはそれを超える値まで上げられることがある。したがって、従来のバック電力段は、それがディセーブル状態にあるとき、（通常動作中に遭遇されるよりも高い）この上げられたＶＩＮを受けるであろう。
[0010]したがって、バックスイッチングコンバータ電力段のトランジスタが、（たとえば、Ｖｍａｘ超に上げられたＶＩＮに関与するテスト／認定中に）ディセーブル状態において、それらの信頼性限界を越えてストレスを加えられないことを保証する必要がある。
[0011]バック電力段の信頼性は、ディセーブル（非スイッチング）状態において耐えられることが可能な最大入力電圧を拡張することによって、向上させられ得る。デバイス認定／テスト中に、ディセーブル状態にある電力管理ユニット（ＰＭＵ）が、それの入力ノードに、信頼性のために許可された最大入力電圧（Ｖｍａｘ）よりも大きい電圧を受けることがある。そのような条件の下で、実施形態によれば、強制電圧（Ｖｆｏｒｃｅ）が、ディセーブル状態にあるＰＭＵスイッチングノードに選択的に印加され得る。所与の入力電圧（ＶＩＮ）について、このことは、電力段の非スイッチングトランジスタにわたる電圧（したがって、生じるストレス）をＶｍａｘ未満に低減する。いくつかの実施形態では、スイッチングノードに印加されたＶｆｏｒｃｅは、固定の大きさである。他の実施形態では、スイッチングノードに印加されたＶｆｏｒｃｅは、入力電圧とともに変動する大きさである。実施形態は、特に、システムオンチップ（ＳｏＣ）デバイスのための電力管理を実装するために適し得る。
[0012]一実施形態によれば、装置が、高電圧ノードと低電圧ノードとの間に配設されたバック電力段を備える。バック電力段は、負荷と接続しているスイッチングノードをさらに備える。電圧バッファが、非スイッチング状態にあるバック電力段を示す入力信号に応答して、強制電圧をスイッチングノードに印加するように構成される。
[0013]システムオンチップ（ＳＯＣ）の一実施形態が、技術ノードに従って製造されたデータ処理のトランジスタを備える。バック電力段が、技術ノードに従って製造されたＰＭＯＳトランジスタと技術ノードに従って製造されたＮＭＯＳトランジスタとを備え、高電圧ノードと低電圧ノードとの間に配設される。バック電力段は、負荷と接続しているスイッチングノードをさらに備える。電圧バッファが、技術ノードに従って製造され、非スイッチング状態にあるバック電力段を示す入力信号に応答して、強制電圧をスイッチングノードに印加するように構成される。
[0014]一実施形態による方法が、高電圧ノードと低電圧ノードとの間に配設されたバック電力段を設けることを備え、バック電力段は、負荷と接続しているスイッチングノードをさらに備える。電圧バッファが、非スイッチング状態にあるバック電力段を示す入力信号に応答して、強制電圧をスイッチングノードに印加するように構成される。
[0015]いくつかの実施形態では、電圧バッファは、一定値である強制電圧を印加するように構成される。
[0016]特定の実施形態では、高電圧ノードの値が、経時的に変動するように構成され、電圧バッファは、その値に従って変動する強制電圧を印加するように構成される。
[0017]いくつかの実施形態によれば、電圧バッファは、その値が信頼性のために許可された最大値を超えるとき、強制電圧を印加するように構成される。
[0018]様々な実施形態では、電圧バッファはダイオード／抵抗器スタックを備え得る。
[0019]特定の実施形態では、バック電力段は、高電圧ノードと接続しているソースと、スイッチングノードと接続しているドレインとを有する第１のＰＭＯＳを備える。第１のＮＭＯＳが、スイッチングノードと接続しているドレインと、低電圧ノードと接続しているソースとを有する。
[0020] いくつかの実施形態では、バック電力段は、高電圧ノードと第１のＰＭＯＳのソースとの間の第２のＰＭＯＳを含み、第１のＮＭＯＳのソースと低電圧ノードとの間の第２のＮＭＯＳをも含む、スタックされたデバイスを備え得る。
[0021]スタックされたデバイスは、高電圧ノードと第２のＰＭＯＳとの間の第３のＰＭＯＳと、第２のＮＭＯＳと低電圧ノードとの間の第３のＮＭＯＳとをさらに含み得る。
[0022]以下の発明を実施するための形態および添付の図面は、本開示の性質および利点のより良い理解を与える。
[0023]次に続く説明と、特に図面とに関して、示される詳細は、例示的な説明のための例を表しており、本開示の原理および概念的態様の説明を与えるために提示されることが強調される。この点に関して、本開示の基本的な理解に必要とされるものを除き、実装の詳細を示すための試みは行われない。次に続く説明は、図面とともに、本開示による実施形態がどのように実施され得るかを、当業者に明らかにするものである。
[0033]以下の説明では、説明の目的で、本開示の完全な理解を与えるために、多数の例および具体的な詳細が記載される。ただし、特許請求の範囲において表される本開示は、単独で、または以下で説明される他の特徴との組合せで、これらの例における特徴の一部または全部を含み得、本明細書で説明される特徴と概念との変更形態と等価物とをさらに含み得ることが、当業者には明らかであろう。
[0034]実施形態によれば、バック電力段の信頼性は、それがディセーブル（非スイッチング）状態において耐えることができる絶対最大入力電圧を拡張することによって、改善され得る。詳細には、デバイス認定／テストプロセス中に、ディセーブル状態にあるＰＭＵデバイスの入力ノードは、信頼性目的のために許可された最大入力電圧よりも大きい電圧を受けることがある。そのようなテスト／認定条件の下で、実施形態は、接地を上回る強制電圧をスイッチングノードに印加することによってディセーブル状態にあるＰＭＵデバイスに損傷を与えることを避ける。所与の入力電圧（ＶＩＮ）について、この技法は、電力段の非スイッチングトランジスタにわたる電圧、したがって、それらが受けるストレスを、信頼性目的のために許可された最大入力電圧（Ｖｍａｘ）未満に低減する。いくつかの実施形態では、固定の大きさの強制電圧が、スイッチングノードに印加される。他の実施形態では、入力電圧に依存する変動する大きさの強制電圧が、スイッチングノードに印加される。
[0035]図１Ａは、一実施形態による、バックコンバータ電力段回路の簡略図である。ここで、回路１００は、示された様式で入力電圧レール１０８と接地１０９との間に結合された、ＰＦＥＴ１０４とＮＦＥＴ１０６とを備える、簡略バックコンバータ１０２を備える。
[0036]ＶＧＰは、ＰＦＥＴ１０４のゲート電圧である。バックがアクティブスイッチング動作モードにあるとき、ＶＧＰは、ＶＩＮと０との間でスイッチする。ＶＧＰは、バックがディセーブル（非スイッチング）状態にあるとき、ＶＩＮにある。
[0037]ＶＧＮは、ＮＦＥＴ１０６のゲート電圧である。バックがアクティブスイッチング動作モードにあるとき、ＶＧＮは、ＶＩＮと０との間でスイッチする。ＶＧＮは、バックがディセーブル（非スイッチング）状態にあるとき、０にある。
[0038]スイッチングノード１１２は、ＰＦＥＴドレインとＮＦＥＴドレインとの接合点に位置する。このスイッチングノード１１２は負荷１１０と接続している。電圧ＶＸ１１１は、スイッチングノードにおける電圧を表す。
[0039]スイッチングノード１１２は、さらに、電圧バッファ１１６の出力ノード（ｖｏ）１１４と接続している。電圧バッファは、第１の入力ノード（ｖｉ）１２０において強制電圧（Ｖｆｏｒｃｅ）を受信し、第２（ＥＮＢ）の入力ノード１２２において、イネーブル入力信号（enable input signal）（ＥＮＡＢＬＥ＿ＢＵＣＫ）１２１を受信する。
[0040]ＥＮＡＢＬＥ＿ＢＵＣＫは、電力段が非スイッチングモードにあるとき、０にある。ＥＮＡＢＬＥ＿ＢＵＣＫは、電力段がスイッチングモードにあるとき、１にある。
[0041]特に、図１Ｂは、図１Ａの回路のＥＮＡＢＬＥ＿ＢＵＣＫ入力信号についてのプロセス１５０を示す簡略流れ図である。第１のステップ１５２は、電力供給が機能していることを示す、電源投入を備える。
[0042]第２のステップ１５４において、バックがディセーブル状態にある場合、電圧バッファは、スイッチングノードにおける電圧（ＶＸ）をＶｆｏｒｃｅまで駆動するために、オンにされる。第３のステップ１５６において、バックがディセーブル（非スイッチング）状態のままであるべきである場合、ＥＮＡＢＬＥ＿ＢＵＣＫ入力信号は０に維持され、フローはステップ１５４に戻る。
[0043]ステップ１５６において、バックが、スイッチング動作モードにおいてイネーブル（enabled）であるべきである場合、ＥＮＡＢＬＥ＿ＢＵＣＫ入力信号は１まで上げられ、フローはステップ１５８に進む。そこで、電圧バッファはオフにされ、出力ＨｉＺ電圧がスイッチングノードに接続されることを可能にする。
[0044]第６のステップ１６０において、バックが、スイッチング状態にあるイネーブルであり続けるべきであるのか、代わりに、非スイッチング状態にあるディセーブルであるべきであるのかが、再び決定される。前者の場合、ステップ１６２において、ＥＮＡＢＬＥ＿ＢＵＣＫ信号は高状態１に維持され、フローは直前のステップ１６０に戻る。
[0045]後者の場合、ステップ１６２において、ＥＮＡＢＬＥ＿ＢＵＣＫ入力信号は低状態０に再び低下させられ、フローは前のステップ１５４に戻る。
[0046]このようにして、バック電力コンバータのスイッチングノードにおける電圧ＶＸは、ディセーブル状態においてＶｆｏｒｃｅの値まで電圧バッファによって駆動される。ＰＭＯＳの｜ＶＧＤ｜は、（ＶＩＮ−Ｖｆｏｒｃｅ）である。
[0047]この場合、ＰＭＯＳ信頼性は、ＶＩＮが（Ｖｍａｘ＋Ｖｆｏｒｃｅ）を超えるまでは損なわれない。言い換えれば、最大の安全なＶＩＮが、Ｖｍａｘから（Ｖｍａｘ＋Ｖｆｏｒｃｅ）に拡張される。
[0048]Ｖｆｏｒｃｅの最も高い値は、ＶＬＯＡＤｍａｘを超えないように選定され得、ここで、ＶＬＯＡＤｍａｘは、ディセーブル状態において負荷の信頼性および漏れ限界を超えることなしに負荷に印加され得る最大電圧である。そのような信頼性限界は、ＴＤＤＢ、ＨＣＩ、および／またはＮＢＴＩの考慮事項によって決定され得る。低電圧コアデバイス負荷の１つの特定の実施形態では、Ｖｆｏｒｃｅの最も高い値は、約０．５Ｖから１．０Ｖまでの間の範囲内にあるように選定され得る。
[0049]負荷信頼性および漏れが、特定の使用事例において問題を提示しないことがある。そのような状況下では、ＮＦＥＴストレスを考慮して、ＶｆｏｒｃｅはＶｍａｘと同じくらい高くなるように選定され、それにより、最大の安全なＶＩＮは２＊Ｖｍａｘになり得る。
[0050]説明を簡単にするために、図１Ａは、単一のＰＦＥＴおよびＮＦＥＴを備えるものとして電力段を示す。しかしながら、図４に関して以下で詳細に説明されるように、実施形態は、スタックされたパワーＦＥＴ（stacked power FET）を有する電力段にも関係し得る。
[0051]例
[0052]次に、図１Ａ〜図１Ｃに関して上記で示されたばかりの特定の回路が、１つの特定の例に関して説明される。この例では、パワーＦＥＴは、１．８Ｖ Ｉ／Ｏデバイスを備える。入力供給（ＶＩＮ）動作範囲は、１．６Ｖから２．０Ｖまでの間である。
[0052]次に、図１Ａ〜図１Ｃに関して上記で示されたばかりの特定の回路が、１つの特定の例に関して説明される。この例では、パワーＦＥＴは、１．８Ｖ Ｉ／Ｏデバイスを備える。入力供給（ＶＩＮ）動作範囲は、１．６Ｖから２．０Ｖまでの間である。
[0053]信頼性／寿命目的のために、パワーＦＥＴは、それの端子間にＶｍａｘよりも高い電圧を受けてはならない。Ｖｍａｘの値は、限定はしないが、以下を含む１つまたは複数のファクタに依存し得る。
・ＦＥＴタイプ（たとえば、ＰまたはＮ）
・考慮する端子（たとえば、ＶＧＤ、ＶＧＳ、ＶＤＳなど）
・考えられる劣化メカニズム（degradation mechanism）（たとえば、ＴＤＤＢ、ＨＣＩ、ＮＢＴＩ）。
・ＦＥＴタイプ（たとえば、ＰまたはＮ）
・考慮する端子（たとえば、ＶＧＤ、ＶＧＳ、ＶＤＳなど）
・考えられる劣化メカニズム（degradation mechanism）（たとえば、ＴＤＤＢ、ＨＣＩ、ＮＢＴＩ）。
[0054]この特定の例では、説明のために、１．８Ｖ Ｉ／Ｏ ＦＥＴについてのＶｍａｘが、単一の代表値２．５Ｖを有すると仮定される。ディセーブル状態にあるパワーＦＥＴに対するストレスは、以下によって表される。
・ＰＦＥＴに対するストレス＝｜ＶＧＤ｜ｐ＝ＶＩＮ−ＶＸ
・ＮＦＥＴに対するストレス＝｜ＶＧＤ｜ｎ＝ＶＸ。
・ＰＦＥＴに対するストレス＝｜ＶＧＤ｜ｐ＝ＶＩＮ−ＶＸ
・ＮＦＥＴに対するストレス＝｜ＶＧＤ｜ｎ＝ＶＸ。
[0055]図１Ｃは、この具体的な例について電圧対ＶＩＮをプロットし、ここで、
・Ｖｍａｘ＝２．５Ｖ、
・ＶＩＮ＝２．０Ｖ（動作値）、および
・Ｖｆｏｒｃｅ＝０．６Ｖ（一定値）である。
・Ｖｍａｘ＝２．５Ｖ、
・ＶＩＮ＝２．０Ｖ（動作値）、および
・Ｖｆｏｒｃｅ＝０．６Ｖ（一定値）である。
[0056]図１Ｃは、ディセーブル状態において、ＶＩＮ（ａｂｓ ｍａｘ）が、Ｖｍａｘからより高いＶｍａｘ＋Ｖｆｏｒｃｅに拡張されることを示す。
[0057]図１Ｄは、この例について、対応する電圧を経時的にプロットする。図１Ｄは、ＶＩＮが瞬間的にＶｍａｘ超に上昇するが、スイッチングノードにおける電圧（ＶＸ）をＶｆｏｒｃｅに強制することによって、ＰＦＥＴに対するストレスが、Ｖｍａｘ未満に維持されることを示す。このようにして、ＰＦＥＴの信頼性は損なわれない。
[0058]図２は、一実施形態による、プロセス２００を示す簡略フロー図である。第１のステップ２０２において、電力段は、ディセーブル（非スイッチング）状態にあることが決定される。
[0059]第２のステップ２０４において、強制電圧が、電力段のスイッチングノードに印加される。第３のステップ２０６において、電力段は、イネーブル（スイッチング）状態にあることが決定される。
[0060]第４のステップ２０８において、強制電圧は、スイッチングノードから除去される。
[0061]図１Ａ〜図１Ｄに示された特定の実施形態の変形形態が可能であることに留意されたい。１つの代替実施形態では、印加される強制電圧（Ｖｆｏｒｃｅｘ）の大きさは、（前の実施形態の場合のように一定の大きさのものではなく）、ＶＩＮに依存し得る。
[0062]図３Ａは、したがって、そのような実施形態による、電力管理回路の電圧バッファ３００の簡略図を示す。この図は、Ｖｆｏｒｃｅ出力がＶＩＮとともにスケーリングする、電圧バッファのための１つの可能な実装形態を示す。この特定の実施形態では、電圧バッファのＰＭＯＳデバイス３０２は、ダイオード／抵抗器スタック３０４を作成するためにダイオードとして働く。図３Ａの電圧バッファからの出力は、前に説明されたようにスイッチングノードに接続される。
[0063]図３Ｂは、図３Ａの特定の電圧バッファ実施形態について電圧対ＶＩＮをプロットし、再びここで、
・Ｖｍａｘ＝２．５Ｖ、
・ＶＩＮ＝２．０Ｖ（動作値）、および
・Ｖｆｏｒｃｅ＝０．６Ｖである。
・Ｖｍａｘ＝２．５Ｖ、
・ＶＩＮ＝２．０Ｖ（動作値）、および
・Ｖｆｏｒｃｅ＝０．６Ｖである。
[0064]図３Ｂは、ディセーブル状態において、ＶＩＮ（ａｂｓ ｍａｘ）が、ＶｍａｘからＶｍａｘ＋Ｖｆｏｒｃｅｘ値に拡張されることを示す。図３Ｃは、図３Ｃの回路についてのＶＩＮおよびＶｆｏｒｃｅの実際のプロットである。
[0065]上述のように、バックスイッチングコンバータ電力段の構造は、図１Ａの特定の回路に示されている簡略ＰＦＥＴ／ＮＦＥＴよりも複雑であり得る。図４は、電力段が複数のＰＦＥＴ／ＮＦＥＴスタックされたデバイスを備える、そのような代替実施形態を示す。ここに示されているように、バイアス電圧（Ｖｂｉａｓｐ、Ｖｂｉａｓｎ）が、スタックの中のＰＭＯＳトランジスタ／ＮＭＯＳトランジスタのゲートに印加される。
[0066]図４は、２つのスタックされたデバイスを備える特定の実施形態を示すが、状況に応じて、より多くの使用が可能である。
[0067]実施形態によるバック電力スイッチング段は、特に、ＳＯＣデバイス上での電力管理に適し得る。特に、そのようなデバイスでは、データ処理のトランジスタは、低い最大電圧（Ｖｍａｘ）許容量で動作するように制約される。
[0068]上記の説明は、特定の実施形態の態様がどのように実装され得るかの例とともに、本開示の様々な実施形態を示した。上記の例は、上記実施形態のみであると見なされるべきではなく、以下の特許請求の範囲によって定義された特定の実施形態の柔軟性と利点とを示すために提示された。上記の開示および以下の特許請求の範囲に基づいて、特許請求の範囲によって定義された本開示の範囲から逸脱することなく、他の構成、実施形態、実装形態、および等価物が採用され得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、前記装置は下記を備える、
高電圧ノードと低電圧ノードとの間に配設されたバック電力段、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加するように構成された電圧バッファ。
［Ｃ２］
前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、Ｃ１に記載の装置。
［Ｃ３］
前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記値に従って変動する前記強制電圧を印加するように構成された、
Ｃ１に記載の装置。
［Ｃ４］
前記電圧バッファは、前記値が信頼性のために許可された最大値を超えるとき、前記強制電圧を印加するように構成された、Ｃ３に記載の装置。
［Ｃ５］
前記電圧バッファがダイオード／抵抗器スタックを備える、Ｃ３に記載の装置。
［Ｃ６］
前記バック電力段が、
前記高電圧ノードと接続しているソースと、前記スイッチングノードと接続しているドレインとを有する第１のＰＭＯＳと、
前記スイッチングノードと接続しているドレインと、前記低電圧ノードと接続しているソースとを有する第１のＮＭＯＳと、
を備える、Ｃ１に記載の装置。
［Ｃ７］
前記バック電力段が、
前記高電圧ノードと前記第１のＰＭＯＳの前記ソースとの間の第２のＰＭＯＳと、
前記第１のＮＭＯＳの前記ソースと前記低電圧ノードとの間の第２のＮＭＯＳと、
を含むスタックされたデバイスを備える、Ｃ６に記載の装置。
［Ｃ８］
前記スタックされたデバイスが、
前記高電圧ノードと前記第２のＰＭＯＳとの間の第３のＰＭＯＳと、
前記第２のＮＭＯＳと前記低電圧ノードとの間の第３のＮＭＯＳと、
をさらに含む、Ｃ７に記載の装置。
［Ｃ９］
前記第１のＰＭＯＳおよび前記第１のＮＭＯＳが、前記第１のＰＭＯＳおよび前記第１のＮＭＯＳと同じ技術ノードから製造されたデータ処理のトランジスタをさらに備える、システムオンチップ（ＳＯＣ）デバイスの一部を備える、Ｃ６に記載の装置。
［Ｃ１０］
システムオンチップ（ＳＯＣ）であって、前記ＳＯＣは下記を備える、
技術ノードに従って製造されたデータ処理のトランジスタと、
前記技術ノードに従って製造されたＰＭＯＳトランジスタと前記技術ノードに従って製造されたＮＭＯＳトランジスタとを備える、高電圧ノードと低電圧ノードとの間に配設されたバック電力段、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記技術ノードに従って製造され、前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加するように構成された、電圧バッファ。
［Ｃ１１］
前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、Ｃ１０に記載のＳＯＣ。
［Ｃ１２］
前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記値に従って変動する前記強制電圧を印加するように構成された、
Ｃ１０に記載のＳＯＣ。
［Ｃ１３］
前記電圧バッファがダイオード／抵抗器スタックを備える、Ｃ１２に記載のＳＯＣ。
［Ｃ１４］
前記バック電力段が、
前記技術ノードに従って製造され、前記高電圧ノードと前記第１のＰＭＯＳのソースとの間に配置された第２のＰＭＯＳと、
前記技術ノードに従って製造され、前記第１のＮＭＯＳのソースと前記低電圧ノードとの間に配置された第２のＮＭＯＳと、
を含むスタックされたデバイスを備える、Ｃ１０に記載のＳＯＣ。
［Ｃ１５］
前記スタックされたデバイスが、
前記技術ノードに従って製造され、前記高電圧ノードと前記第２のＰＭＯＳとの間に配置された第３のＰＭＯＳと、
前記技術ノードに従って製造され、前記第２のＮＭＯＳと前記低電圧ノードとの間に配置された第３のＮＭＯＳと、
をさらに含む、Ｃ１４に記載のＳＯＣ。
［Ｃ１６］
方法であって、前記方法は下記を備える、
高電圧ノードと低電圧ノードとの間に配設されたバック電力段を設けること、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
電圧バッファに、前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加させること。
［Ｃ１７］
前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、Ｃ１６に記載の方法。
［Ｃ１８］
前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記値に従って変動する前記強制電圧を印加するように構成された、
Ｃ１６に記載の方法。
［Ｃ１９］
前記電圧バッファがダイオード／抵抗器スタックを備える、Ｃ１６に記載の方法。
［Ｃ２０］
前記バック電力段が、ＭＯＳトランジスタを含むスタックされたデバイスを備え、前記方法が、バイアス電圧を前記ＭＯＳトランジスタのゲートに印加することをさらに備える、Ｃ１６に記載の方法。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、前記装置は下記を備える、
高電圧ノードと低電圧ノードとの間に配設されたバック電力段、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加するように構成された電圧バッファ。
［Ｃ２］
前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、Ｃ１に記載の装置。
［Ｃ３］
前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記値に従って変動する前記強制電圧を印加するように構成された、
Ｃ１に記載の装置。
［Ｃ４］
前記電圧バッファは、前記値が信頼性のために許可された最大値を超えるとき、前記強制電圧を印加するように構成された、Ｃ３に記載の装置。
［Ｃ５］
前記電圧バッファがダイオード／抵抗器スタックを備える、Ｃ３に記載の装置。
［Ｃ６］
前記バック電力段が、
前記高電圧ノードと接続しているソースと、前記スイッチングノードと接続しているドレインとを有する第１のＰＭＯＳと、
前記スイッチングノードと接続しているドレインと、前記低電圧ノードと接続しているソースとを有する第１のＮＭＯＳと、
を備える、Ｃ１に記載の装置。
［Ｃ７］
前記バック電力段が、
前記高電圧ノードと前記第１のＰＭＯＳの前記ソースとの間の第２のＰＭＯＳと、
前記第１のＮＭＯＳの前記ソースと前記低電圧ノードとの間の第２のＮＭＯＳと、
を含むスタックされたデバイスを備える、Ｃ６に記載の装置。
［Ｃ８］
前記スタックされたデバイスが、
前記高電圧ノードと前記第２のＰＭＯＳとの間の第３のＰＭＯＳと、
前記第２のＮＭＯＳと前記低電圧ノードとの間の第３のＮＭＯＳと、
をさらに含む、Ｃ７に記載の装置。
［Ｃ９］
前記第１のＰＭＯＳおよび前記第１のＮＭＯＳが、前記第１のＰＭＯＳおよび前記第１のＮＭＯＳと同じ技術ノードから製造されたデータ処理のトランジスタをさらに備える、システムオンチップ（ＳＯＣ）デバイスの一部を備える、Ｃ６に記載の装置。
［Ｃ１０］
システムオンチップ（ＳＯＣ）であって、前記ＳＯＣは下記を備える、
技術ノードに従って製造されたデータ処理のトランジスタと、
前記技術ノードに従って製造されたＰＭＯＳトランジスタと前記技術ノードに従って製造されたＮＭＯＳトランジスタとを備える、高電圧ノードと低電圧ノードとの間に配設されたバック電力段、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記技術ノードに従って製造され、前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加するように構成された、電圧バッファ。
［Ｃ１１］
前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、Ｃ１０に記載のＳＯＣ。
［Ｃ１２］
前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記値に従って変動する前記強制電圧を印加するように構成された、
Ｃ１０に記載のＳＯＣ。
［Ｃ１３］
前記電圧バッファがダイオード／抵抗器スタックを備える、Ｃ１２に記載のＳＯＣ。
［Ｃ１４］
前記バック電力段が、
前記技術ノードに従って製造され、前記高電圧ノードと前記第１のＰＭＯＳのソースとの間に配置された第２のＰＭＯＳと、
前記技術ノードに従って製造され、前記第１のＮＭＯＳのソースと前記低電圧ノードとの間に配置された第２のＮＭＯＳと、
を含むスタックされたデバイスを備える、Ｃ１０に記載のＳＯＣ。
［Ｃ１５］
前記スタックされたデバイスが、
前記技術ノードに従って製造され、前記高電圧ノードと前記第２のＰＭＯＳとの間に配置された第３のＰＭＯＳと、
前記技術ノードに従って製造され、前記第２のＮＭＯＳと前記低電圧ノードとの間に配置された第３のＮＭＯＳと、
をさらに含む、Ｃ１４に記載のＳＯＣ。
［Ｃ１６］
方法であって、前記方法は下記を備える、
高電圧ノードと低電圧ノードとの間に配設されたバック電力段を設けること、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
電圧バッファに、前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加させること。
［Ｃ１７］
前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、Ｃ１６に記載の方法。
［Ｃ１８］
前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記値に従って変動する前記強制電圧を印加するように構成された、
Ｃ１６に記載の方法。
［Ｃ１９］
前記電圧バッファがダイオード／抵抗器スタックを備える、Ｃ１６に記載の方法。
［Ｃ２０］
前記バック電力段が、ＭＯＳトランジスタを含むスタックされたデバイスを備え、前記方法が、バイアス電圧を前記ＭＯＳトランジスタのゲートに印加することをさらに備える、Ｃ１６に記載の方法。
Claims (20)
- 装置であって、前記装置は下記を備える、
高電圧ノードと低電圧ノードとの間に配設されたバック電力段、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加するように構成された電圧バッファ、ここで、前記強制電圧は、前記スイッチングノードに印加されるとき、前記強制電圧が、前記バック電力段に印加された電圧を予め定義された信頼性の範囲内に保つように構成されるよう、決定される。 - 前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、請求項１に記載の装置。
- 前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記バック電力段に印加された前記電圧を前記予め定義された信頼性の範囲内に保つために、前記高電圧ノードの前記値に従って前記強制電圧を変動させるように構成された、
請求項１に記載の装置。 - 前記電圧バッファは、前記値が信頼性のために許可された最大値を超えるとき、前記強制電圧を印加するように構成された、請求項３に記載の装置。
- 前記電圧バッファがダイオード／抵抗器スタックを備える、請求項１に記載の装置。
- 前記バック電力段が、
前記高電圧ノードと接続しているソースと、前記スイッチングノードと接続しているドレインとを有する第１のＰＭＯＳと、
前記スイッチングノードと接続しているドレインと、前記低電圧ノードと接続しているソースとを有する第１のＮＭＯＳと、
を備える、請求項１に記載の装置。 - 前記バック電力段が、
前記高電圧ノードと前記第１のＰＭＯＳの前記ソースとの間の第２のＰＭＯＳと、
前記第１のＮＭＯＳの前記ソースと前記低電圧ノードとの間の第２のＮＭＯＳと、
を含むスタックされたデバイスを備える、請求項６に記載の装置。 - 前記スタックされたデバイスが、
前記高電圧ノードと前記第２のＰＭＯＳとの間の第３のＰＭＯＳと、
前記第２のＮＭＯＳと前記低電圧ノードとの間の第３のＮＭＯＳと、
をさらに含む、請求項７に記載の装置。 - 前記第１のＰＭＯＳおよび前記第１のＮＭＯＳが、前記第１のＰＭＯＳおよび前記第１のＮＭＯＳと同じ技術ノードから製造されたデータ処理のトランジスタをさらに備える、システムオンチップ（ＳＯＣ）デバイスの一部を備える、請求項６に記載の装置。
- システムオンチップ（ＳＯＣ）であって、前記ＳＯＣは下記を備える、
所与の技術ノードに従って製造されたデータ処理のトランジスタと、
前記技術ノードに従って製造された第１のＰＭＯＳトランジスタと前記技術ノードに従って製造された第１のＮＭＯＳトランジスタとを備える、高電圧ノードと低電圧ノードとの間に配設されたバック電力段、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記技術ノードに従って製造され、前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して強制電圧を前記スイッチングノードに印加するように構成された、電圧バッファ、ここで、前記強制電圧は、前記スイッチングノードに印加されるとき、前記強制電圧が、前記バック電力段のトランジスタに印加された電圧を予め定義された信頼性の範囲内に保つように構成されるよう、決定される。 - 前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、請求項１０に記載のＳＯＣ。
- 前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記バック電力段のトランジスタに印加された前記電圧を前記予め定義された信頼性の範囲内に保つために、前記高電圧ノードの前記値に従って前記強制電圧を変動させるように構成された、
請求項１０に記載のＳＯＣ。 - 前記電圧バッファがダイオード／抵抗器スタックを備える、請求項１０に記載のＳＯＣ。
- 前記バック電力段が、
前記技術ノードに従って製造され、前記高電圧ノードと前記第１のＰＭＯＳのソースとの間に配置された第２のＰＭＯＳと、
前記技術ノードに従って製造され、前記第１のＮＭＯＳのソースと前記低電圧ノードとの間に配置された第２のＮＭＯＳと、
を含むスタックされたデバイスを備える、請求項１０に記載のＳＯＣ。 - 前記スタックされたデバイスが、
前記技術ノードに従って製造され、前記高電圧ノードと前記第２のＰＭＯＳとの間に配置された第３のＰＭＯＳと、
前記技術ノードに従って製造され、前記第２のＮＭＯＳと前記低電圧ノードとの間に配置された第３のＮＭＯＳと、
をさらに含む、請求項１４に記載のＳＯＣ。 - 方法であって、前記方法は下記を備える、
高電圧ノードと低電圧ノードとの間に配設されたバック電力段を設けること、ここで、前記バック電力段が、負荷と接続しているスイッチングノードをさらに備える、と、
前記スイッチングノードに印加されるとき、強制電圧が、前記バック電力段に印加された電圧を予め定義された信頼性の範囲内に保つように構成されるよう、前記強制電圧を決定することと、
電圧バッファに、前記バック電力段が非スイッチング状態にあることを示す入力信号に応答して前記強制電圧を前記スイッチングノードに印加させること。 - 前記電圧バッファが、一定値である前記強制電圧を印加するように構成された、請求項１６に記載の方法。
- 前記高電圧ノードの値が、経時的に変動するように構成され、
前記電圧バッファが、前記バック電力段に印加された前記電圧を前記予め定義された信頼性の範囲内に保つために、前記高電圧ノードの前記値に従って前記強制電圧を変動させるように構成された、
請求項１６に記載の方法。 - 前記電圧バッファがダイオード／抵抗器スタックを備える、請求項１６に記載の方法。
- 前記バック電力段が、
前記高電圧ノードと前記スイッチングノードとの間の１つまたは複数のＰＭＯＳトランジスタ、および前記スイッチングノードと前記低電圧ノードとの間の１つまたは複数のＮＭＯＳトランジスタを含むスタックされたデバイスを備え、
ここで、前記方法が、バイアス電圧を前記ＰＭＯＳおよびＮＭＯＳトランジスタのゲートに印加することをさらに備える、請求項１６に記載の方法。
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