CN105609541B - 用于收发器接口过压钳位的装置和方法 - Google Patents

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Abstract

提供了用于收发器接口过压钳位的装置和方法。在某些配置中，接口器件包括第一p型阱区和n型隔离结构中的第二p型阱区。另外，钳位器件包括第一p型有源区和第一p型阱区中且电连接到钳位器件的第一端子的第一n型有源区。此外，钳位器件包括第二p型有源区和第二p型阱区中且电连接到钳位器件的第二端子的第二n型有源区。n型隔离结构处于半导体基底的p型区中，并且使第一和第二p型阱区与p型基底区电隔离。钳位器件还包括位于第一和第二n型有源区之间的阻塞电压调谐结构。

Description

用于收发器接口过压钳位的装置和方法
技术领域
本发明的实施例涉及电子系统，更具体地，涉及用于集成电路(IC)的双极性过压钳位器件。
背景技术
某些电子系统可能暴露于瞬态电事件，或者具有快速变化的电压和高功率、相对较短持续时间的电信号。瞬态电事件可以包括，例如，静电放电(ESD)事件和/或电磁干扰(EMI)的事件。
由于过压条件和/或集成电路的相对小的区域上的高水平的功耗，瞬态电事件会损坏电子系统内的集成电路(IC)。高功耗可以提高集成电路的温度，并且可能导致众多不可逆的问题，例如栅极氧化层击穿、结损害、金属损害以及表面电荷俘获。另外，瞬态电事件可能引起闩锁(换句话说，再生低阻抗通路的无意创建)，从而破坏了集成电路的功能和/或潜在地导致IC永久损坏。因此，需要甚至在恶劣条件中，例如高温和电气噪声环境，能够提供具有高可靠性的的集成电路的低功耗器件以允许用于宽双极性信号摆幅的精度信号处理。
发明内容
在一个方面，提供了一种装置。装置包括基底的p型区中的n型隔离结构、n型隔离结构中的第一p型阱区以及n型隔离结构中且从第一p型阱区隔开的第二p型阱区。n型隔离结构使第一和第二p型阱区与基底的p型区电隔离。装置还包括第一p型有源区和第一p型阱区中的第一n型有源区，以及第二p型有源区和第二p型阱区中的第二n型有源区。第一n型有源区和第一p型有源区电连接到第一端子，并且第二n型有源区和第二p型有源区电连接到第二端子。装置还包括位于第一和第二n型有源区之间的阻塞电压微调结构。
在另一个方面，提供了一种装置。装置包括基底的p型区中的n型隔离结构、n型隔离结构中的第一p型阱区以及n型隔离结构中且从第一p型阱区隔开的第二p型阱区。n型隔离结构使第一和第二p型阱区与基底的p型区电隔离。装置还包括第一p型有源区和第一p型阱区中的第一n型有源区，以及第二p型有源区和第二p型阱区中的第二n型有源区。第一n型有源区和第一p型有源区电连接到第一端子，并且第二n型有源区和第二p型有源区电连接到第二端子。装置还包括位于第一和第二n型有源区之间用于阻塞电压微调装置。
在另一个方面，提供形成钳位器件的方法。方法包括：在基底的p型区中形成n型隔离结构，在n型隔离结构中形成第一p型阱区并且在n型隔离结构中形成第二p型阱区且从第一p型阱区隔开。n型隔离结构使第一和第二p型阱区与基底的p型区电隔离。方法还包括在第一p型阱区中形成第一p型有源区和第一n型有源区，在第二p型阱区中形成第二p型有源区和第二n型有源区，并且在第一和第二n型有源区之间形成阻塞电压微调结构。
在另一个方面，提供了收发器接口。收发器接口包括第一引脚和具有电连接到第一引脚的第一端子和电连接到第一电压的第二端子的第一钳位器件。第一钳位器件包括基底的p型区中的n型隔离结构，n型隔离结构中的第一p型阱区以及n型隔离结构中且从第一p型阱区隔开的第二p型阱区。n型隔离结构使第一和第二p型阱区从基底的p型区电隔离。第一钳位器件还包括第一p型有源区和第一p型阱区中的第一n型有源区，和第二p型有源区以及第二p型阱区中的第二n型有源区。第一n型有源区和第一p型有源区电连接到第一端子，并且第二n型有源区和第二p型有源区电连接到第二端子。第一钳位器件还包括位于第一和第二n型有源区之间的阻塞电压微调结构。
附图说明
图1示出了收发器接口的一个示例的电路图。
图2是根据一个实施例，示出了双极性过压钳位器件的电流和电压之间关系的曲线图。
图3A是根据一个实施例，双极性过压钳位器件的俯视图。
图3B是沿线3B-3B取的图3A的双极性过压钳位器件的横截面。
图3C是示出某些电路器件、图3B的横截面的带注解版本。
图4示出了图3A-3C的双极性过压钳位器件的电路图。
图5A-5E是双极性过压钳位器件的各种实施例的横截面。
图6A是根据另一实施例，双极性过压钳位器件的横截面。
图6B是示出某些电路器件，图6A的横截面的带注解版本。
图7示出图6A-6B的双极性过压钳位器件的电路图。
图8A-8E是双极性过压钳位器件的各种实施例的横截面。
图9A-9D是双极性过压钳位器件的各种实施例的横截面。
图10A是根据另一实施例，双极性过压钳位器件的横截面。
图10B是示出了某些电路器件，图10A的横截面的带注解版本。
图11示出了图10A-10B的双极性过压钳位器件的电路图。
图12A-12C是双极性过电压钳位器件的各种实施例的横截面。
图13A-13B是根据一个实施例，示出了正向和反向双极性过压钳位特性的实验数据的曲线图。
图14A-14B是根据一个实施例，示出了基底击穿特性的实验数据的曲线图。
图15是根据另一实施例，示出了正向和反向双极性过压钳位特性的实验数据的曲线图。
具体实施方式
对于实施例的以下详细描述呈现了本发明的具体实施例的各种描述。然而，本发明可以由权利要求书定义和涵盖的许多不同方式予以体现。在此说明书中，参考了附图，其中相同的参考数字可以指示相同或功能相似的元件。
术语例如以上、以下、之上等，如本文所用指的是如图中所示器件定位并且应该做相应地解释。还应该理解的是，因为半导体器件内的区(例如晶体管)通过使用不同的杂质或杂质的不同浓度掺杂半导体材料的不同部分予以界定，不同区之间的离散的物理边界在整个器件中实际上可能不存在，而是所述区可以从一个过渡到另一个。如附图中所示的一些边界是这种类型的并且仅仅为了读者的协助被示出为突变结构。在下面描述的实施例中，p型区可以包括p型半导体材料，例如硼，作为掺杂剂。另外，n型区可以包括n型半导体材料，例如磷，作为掺杂剂。所属领域的技术人员将了解下面描述的区中不同浓度的掺杂剂。
为了有助于确保电子系统可靠性，制造商可以根据已定义的应力条件测试电子系统，它们由各种组织，例如联合电子器件工程联合会(JEDEC)、国际电工委员会(IEC)、汽车工程协会(AEC)和国际标准化组织(ISO)制定的标准集所描述。标准可以涵盖如以上所讨论内容广泛的多种瞬态电事件，包括静电放电(ESD)事件和/或电磁干扰(EMI)的事件。
本文提供了装置和双极性过压钳位器件。钳位器件可以用于，例如，保护收发器接口输入和/或输出，信号放大器的输入和/或输出和/或数据转换器的输入和/或输出。
在某些配置中，双极性过压钳位器件包括第一p型阱区和n型隔离结构中的第二p型阱区。另外，钳位器件包括第一p型有源区和第一p型阱区中的且电连接到钳位器件的第一端子的第一n型有源区。另外，钳位器件包括第二p型有源区和第二p型阱区中且电连接到钳位器件的第二端子的第二n型有源区。n型隔离结构在半导体基底的p型区，并且使第一和第二p型阱区与p型基底区电隔离。半导体基底可以以各种方式来实现，包括但不限于，掺杂的半导体基底或包括硅-绝缘体-硅结构使得p型阱区与支撑基底使用绝缘层隔离的绝缘体上的硅(SOI)基底。
钳位器件还包括位于第一和第二n型有源区之间的阻塞电压微调结构。阻塞电压微调结构实现以在双极性过压钳位器件的端子之间提供所期望的保护响应，从而实现其中双极性过压钳位器件对阻塞电流传导采用高阻抗操作的所期望的电压范围或信号摆幅。特别是，阻塞电压微调结构可以实现在第一和第二端子之间达到与其中过压钳位器件提供高阻抗的、第一和第二端子之间最大反向电压一样的所期望的最大正向电压，其中过压钳位器件过压钳位器件提供高阻抗。当第一和第二端子之间的电压差大于正向阻塞电压或小于反向阻塞电压时，双极性过压钳位器件可以在低阻抗/高电流导通状态下操作。因此，阻塞电压微调结构可以用于控制过压钳位器件的所期望的正向触发电压、正向保持电压、反向触发电压和/或反向保持电压。
如将在本文中进行详细描述，阻塞电压微调结构可以在第一和第二端子之间达到所期望的最大正向和反向电压，通过，例如有源区以及与阻塞电压微调结构中阻塞结相关的阱的大小、间距和/或掺杂浓度的选择。因此，特定应用所期望的正向和反向双极性过压钳位特性可以实现。
通过设计本文的钳位器件可以表现出高基底隔离。例如，钳位器件可以在基底以及钳位器件的第一和第二端子之间具有高的击穿电压。因此，钳位器件可以表现出更宽的隔离裕度和/或针对闩锁增加的鲁棒性。
在ESD和/或电磁干扰情况期间，本文中的钳位器件可以用于保护寄生基底器件免受损坏。钳位器件可以用于多种应用中，包括局域互连网络(LIN)接口、控制器区域网络(CAN)接口、FlexRay接口、RS-232接口、RS-485接口、单独的边缘半字节传输(SENT)接口和/或汽车音频总线(ATB)接口。
图1示出了收发器接口20的一个示例的电路图，它可以包括本文所描述的一个或多个的双极性过压钳位器件。收发器接口20包括第一引脚1、第二引脚2、发送器电路3、第一钳位器件7a、第二钳位器件7b、第一n型金属氧化物半导体(NMOS)晶体管8a、第二NMOS晶体管8b、p型金属氧化物半导体(PMOS)晶体管9a、第二PMOS晶体管9b、第一电阻10a、第二电阻10b、第三电阻10c、第四电阻10d、第一二极管结构体11a以及第二二极管结构11b。
如本文所用以及如本领域内具有普通技术的人员将理解，MOS晶体管可以具有由非金属，例如聚硅的材料制造的栅极，并且可以具有不只是用氧化硅，而用其他电介质，例如高k电介质实现的电介质区。
收发器接口20可以是，例如，接口集成电路，例如半双工或全双工通信收发器集成电路，其中第一和第二引脚1、2直接暴露于用户，例如，连接到汽车电缆或工业机械硬度，在正常的操作环境。收发器接口20可以用于通过接口，例如通过使用低压差分信号传达数据。为图的清楚起见，与通过第一和第二引脚1、2接收信号相关的细节已从图1中省略。
NMOS晶体管8a、8b和PMOS晶体管9a、9b可以用于通过第一和第二引脚1、2电发射信号。例如，发射器电路3可以用于控制NMOS晶体管8a、8b和PMOS晶体管9a、9b的栅极电压来控制第一和第二引脚1、2之间的差分电压。电压可以具有正或负的极性。
如图1所示，收发器接口20可以从电源供给高电压V2和电源低电源电压V1得到动力。收发器接口20的某些部件，例如NMOS晶体管8a、8b，PMOS晶体管9a、9b，二极管结构体11a，11b和钳位器件7a、7b可以在由基底电压VSUB偏置的基底中制造。
各种寄生基底器件可以存在于收发器接口20中。寄生基底器件可以包括电连接到基底电压VSUB的端子。在保护缺失的情况下，寄生基底器件可能在ESD和/或电磁干扰情况期间受损。
在所示的结构中，NMOS晶体管8a、8b分别包括寄生基底双极型晶体管17a、17b。另外，PMOS晶体管9a、9b包括寄生基底二极管18a-18d。另外，二极管结构体11a、11b分别包括寄生基底二极管18e、18f。虽然某些寄生基底器件在图1中示出，寄生基底器件的其它配置是可能的。
第一钳位器件7a包括电连接到第一引脚1的第一端VH、电连接到电源低电压V1的第二端子VL和电连接到基底电压VSUB的基底端子。另外，第二钳位器件7b包括电连接到第二引脚2的第一端VH、电连接到电源低电压V1的第二端子VL和电连接到基底电压VSUB的基底端子。第一和第二钳位器件7a、7b可以用于保护收发机接口20使不受ESD和/或电磁干扰事件。钳位器件7a、7b可以保护收发器接口20的组件包括，例如，与组件相关的寄生基底器件。
图1的收发器接口20示出了可以使用本文的双极性过压钳位器件来实现的收发器接口的一个例子。然而，收发信机接口可以以其他方式来实现以满足通信协议的约束。
另外，尽管钳位器件已经在收发器接口的上下文中示出，本文所描述的钳位器件可以在宽范围的集成电路和其它电子产品使用，包括例如，工业控制系统、接口系统、电源管理系统、微机电系统(MEMS)传感器系统、汽车系统、无线基础设施系统和/或数字信号处理(DSP)系统。另外，虽然收发器接口20已示出为包括两个信号引脚和两个钳位器件，可以包括更多或更少的钳位器件和引脚以满足系统规格。另外，钳位器件可以以其他方式连接。例如，钳位器件的端子可以以其他方式连接，例如连接到其它节点和/或电压。
图2是根据一个实施例，示出钳位器件的电流和电压之间关系的曲线图30。如上所述，钳位器件可以包括第一端子VH、第二端子VL和基底端子。
曲线图30包括对应于钳位器件电流与电压(I-V)关系的一个示例的第一绘图21，当第一端子VH的电压改变而第二端子VL和基底端子独立且保持恒定。另外，曲线图30包括对应于双极性过压钳位器件响应的一个示例的第二绘图22，当基底端子的电压改变而第一端子VH和第二端子VL保持不变时。
如图2中所示，钳位器件可以从高阻抗状态+ZH转变到低阻抗状态+ZL，当第一端子VH和第二端子VL之间的电压差达到正触发电压+VTR时。此后，钳位器件可以分流大量电流并且保持在低阻抗状态+ZL只要第一端子VH和第二端子VL之间的电压差保持高于正保持电压+VHOLD。通过配置钳位器件以具有触发电压和保持电压，针对意外激活钳位器件能够表现出增强的稳定性。
钳位器件还可以从高阻抗状态-ZH转变到低阻抗状态-ZL，当第一端子VH和第二端子VL之间的电压差达到负触发电压-VTR时。只要第一端子VH和第二端子VL之间的电压差保持低于负保持电压-VHOLD，钳位器件可以保持处于低阻抗状态-ZL。相对于使用独立结构的设计来防范正负瞬态电事件，双极性过压钳位器件的双向操作可以允许布局面积的减少，从而能够使更具可扩展性的设计解决方案成为可能。
如图2中所示，在第一端子VH和第二端子VL之间的电压差达到正失效电压+VF或负失效电压-VF之前，钳位器件可以配置以转换到低阻抗状态，否则可能会损坏集成电路。
当正常工作电压被施加钳位器件的端子时，钳位器件将传导相对小的漏电流，从而降低或使静态功耗减到最小并且提高集成电路的能量效率。因此在正常工作电压时钳位器件可以配置是非常低的泄漏并且在瞬态电事件器件期间、内部或核心器件达到过压条件之前触发。
如第二绘图22所示，钳位器件能够使电压变化与基底端子高度隔离。例如，在示出的示例中，基底端子的正基底击穿电压+BV可能大于正触发电压+VTR，并且基底端子的负基底击穿电压-BV可能超过负触发电压-VTR。
在本文所描述的某些实施例中，钳位器件被实现为具有3V到80V范围的正向触发电压+VTR、2V到60V范围的正向保持电压+VHOLD、-3V至-80V范围的反向触发电压-VTR、-2V至-60V范围的反向保持电压-VHOLD、15V至100V范围的正向基底击穿电压+BV和-3V至-80V范围的反向基底击穿电压-BV。然而，其他实现是可能的。
在图2中，横轴表示电压，纵轴表示电流。在示出的实施例中，钳位器件具有对称的I-V特性。在其它实现中，本文所描述的钳位器件可以具有不对称的I-V特性。例如，在图的正和负的区域中钳位器件可以具有不同的触发电压、保持电压和/或失效电压，具有不同I-V曲线。
图3A是根据一个实施例，高电流处理能力的双极性过压钳位器件100的环形布局结构的俯视图。虽然图3A示出了环形布局结构，本文中钳位器件的布局配置不必是环形的。例如，双极性过压钳位器件可以包括平面布局结构，例如在与低功率处理能力的规格相关的配置中。图3B是沿线3B-3B取图3A的钳位器件100的横截面。另外，图3C是示出了某些电路器件，图3B的横截面的带注解版本。
钳位器件100在p型基底(P-SUB)51中制造，并且包括第一p型阱(p阱)52a、第二p型阱52b、第三p型阱52c、第一n型阱(n阱)54a、第二n型阱54b、第三n型阱54c、第一p型活动(P+)区53a、第二P+区53b、第三P+区53c、第四P+区53d、第一n型活动(N+)区55a、第二N+区55b、第三N+区55c、第四N+区55d、第五N+区55e、第一浅p型阱(SHPW)56a、第二SHPW56b、第三SHPW56c、氧化区58、深n型阱隔离(DNW-ISO)区59、第一电介质区61和第一导体62。钳位器件100还包括第一端子VH、第二端子VL以及电连接的基底电压VSUB的基底端子。
为清楚起见，在图3A的俯视图中仅示出了p型阱52a-52c、n型阱54a-54c和DNW-ISO区59。
如图3A中所示，第一p型阱52a实现为围绕但不邻接第一n型阱54a的第一环。另外，第二n型阱54b实现为围绕并邻接第一p型阱52a的第二环。另外，第二p型阱52b实现为围绕但不邻接第二n型阱54b的第三环。另外，第三n型阱54c实现为围绕但不邻接第二p型阱52b的第四环。另外，第三p型阱52c实现为围绕但不抵接第三n型阱54c的第五环。另外，DNW-ISO区59在第一p型阱52a的正下方、第二p型阱52b的正下方、第二n型阱54b的正下方、第一n型阱54a的一部分的正下方以及第三n型阱54c的一部分的正下方延伸。
虽然图3A根据一个实施例示出了在环形配置中实现的钳位器件的俯视图，其它配置是可能的。例如，在一个实施例中，钳位器件在平面而不是环形配置中实现。
在所示实施例中，第一SHOW56a和第一p型阱52a共同地操作为第一p型阱区52a/56a，而第二SHOW56b和第二p型阱52b操作为第二p型阱区52b/56b。第一P+区53a和第一N+区55a布置在第一p型阱区52a的/56a中，并且第二P+区53b和第二N+区55b布置在第二p型阱区52b/56b中。
在所示的配置中，DNW-ISO区59以及第一和第三n型阱54a、54c起到使第一p型阱52a/56a和第二p型阱区52b/56b与P-SUB51电隔离作用的n型隔离结构。n型隔离结构提高了钳位器件100到P-SUB51的隔离，并且允许P-SUB51以及第一和第二p型阱区在不同的电势工作。在所示的结构中，n型隔离结构被配置成电浮动，这样可以有助于扩展钳位器件的端子可以操作的电压范围。第四和第五N+区55d、55e分别布置在第一和第三n型阱54a、54c中，但在本实施例中不具有外部控制的电压。第四和第五的N+区55d、55e可以用于增加靠近P-SUB51的表面的n型隔离结构的电子浓度。
尽管钳位器件100包括可以用于隔离p型阱区的n型隔离结构的一个示例，本文的教导也适用于n型隔离结构的其它配置。例如，不仅使用深n阱型技术还可以使用n型掩埋层(NBL)技术实现n型隔离结构。
在所示的配置中，钳位器件100在PSUB51中直接形成的。然而，本文的教导也适用于其它的配置，例如，其中基底包括在掺杂或未掺杂的支撑基底上的p型外延层的实现，并且钳位器件100被制造在p型外延层中。因此，钳位器件100可以被制造在基底的p型区。虽然在图3A-3C中未示出，P-SUB51典型地包括其中形成的其它器件或结构。
第三p型阱52c、第三SHOW 56c和第四P+区53d可以作为钳位器件100的保护环。当集成到片上时，保护环可以消除钳位器件和周围半导体组件之间非故意寄生路径的形成。在所示的配置中，第三p型阱52c从n型隔离结构隔开以通过减少到P-SUB 51的载流子注入提高闩锁抗干扰性。在所示的配置中，保护环电连接到基底电压VSUB。
所示阻塞电压器件100包括氧化区58。氧化区58的形成可以包含在P-SUB 51中刻蚀沟槽，使用电介质，例如二氧化硅(SiO2)填充沟槽以及使用任何合适的方法，例如化学机械平整化除去过量的电介质。在某些实现中，氧化区58可以是浅沟槽(STI)区或有源区之间布置的硅的局部氧化区(LOCOS)。
钳位器件100可以进行后端处理以形成触点和金属镀层。为了清楚，这些细节被忽略，建议使用注释的电连接。
如图3B和3C中所示，钳位器件100的第一端子VH电连接到第一P+区53a和第一N+区55a。另外，钳位器件100的第二端子VL电连接到第二P+区53b和第二N+区55b。图3A-3C的钳位器件对应于图1中所示的钳位器件7a、7b的一个实施例。
图3C的横截面已被注解以示出钳位器件100的某些电路器件，包括第一电阻81、第二电阻82、第三电阻83、第四电阻84、第五电阻85、第一二极管75、第二二极管76、第一NPN型双极型晶体管71、第二NPN双极型晶体管72、第一PNP双极型晶体管73和第二PNP双极型晶体管74。图3C也已注释以示出第一外部电阻91和第二外部电阻92，它可以使用图3C中示出的、外部于横截面的电阻式结构包括在某些配置中。当被包括时，第一和第二外部电阻91、92可以分别在第一和第二P+区53a、53b以及第一和第二端子VH、VL之间提供增加的阻抗。在某些的配置中，第一和第二外部电阻91、92包括多晶硅电阻。
如图3B中所示，钳位器件100包括阻塞电压微调结构65，它位于第一N+区55a和第二N+区域55b之间。在所示的配置中，第一P+区53a位于第一N+区55a的一侧、阻塞电压微调结构65的对面，并且第二P+区53b位于第二N+区域55b的一侧、阻塞电压微调结构65的对面。
阻塞电压微调结构65可以实现以在第一和第二端子VH、VL之间提供所期望的保护特性，例如所期望的正向触发电压、正向保持电压、反向触发电压和/或反向保持电压。
在所示的配置中，第三N+55c位于沿着第一p型阱区52a/56a和第二n型阱54b之间的边界。另外，第三P+区53c位于沿着第二p型阱区52b/56b和对应于DNW-ISO区59的背景掺杂浓度的原生n型区之间的边界。第一氧化区58a位于第三N+区域55c和第二n型阱54b的边缘之间，并且第二氧化区58b位于第三P+区53c与第二n型阱54b的边缘之间。第一导体62在第一电介质区61上面形成，并且第一导体62和第一电介质区61在第三P+区域53c和第三N+区域55c之间、P-SUB 51之上延伸。
阻塞电压微调结构65在第一端子VH和第二端子VL之间提供保护特性的微调控制。特别是，阻塞电压微调结构65包括阻塞结或p型半导体区和n型半导体区之间的接口，并且p型区和n型区的几何形状和/或掺杂浓度可以进行控制以获得所期望的保护特性。
例如，阻塞电压微调结构65包括与p型阱52a/SHPW 56a和n型阱54b/N+区55c的之间的接口相关的第一阻塞结。第一阻塞结可以用于控制第一二极管75的击穿电压和/或第一NPN型双极型晶体管71的基极-集电极的击穿电压。另外，阻塞电压微调结构65包括与p型阱52b/SHPW 56b/P+区53c和与DNW-ISO区59的背景掺杂浓度相关的原生n型区之间的接口相关的第二阻塞结。第二阻塞结可以用于控制第二二极管76的击穿电压和/或第二NPN双极型晶体管72的基极-集电极的击穿电压。
所示的配置还包括第一导体62，在本实施例中没有起到场效应管的栅极的作用，由于不同的掺杂极性的半导体区布置在第一导体62的相对侧。然而，第一导体62通过促进靠近半导体表面的电流传导影响钳位器件100的操作。另外，第一和第二氧化区58a、58b之间的间隔减少深间活动氧化区的尺寸的形成，这促进载流子传导路径并且加速器件激活的钳位功能。
通过选择阻塞电压微调结构65的特定配置，可以得到用于特定应用所期望的保护特性。
钳位器件100还包括部分地用以实现所期望的保护特征的p型阱区。例如，SHPW可以具有比p型阱更高的掺杂浓度，因而相对于仅使用p型阱的配置SHPW可以用于增加空穴的浓度。
在所示的配置中，钳位器件100包括第一p型阱区，它包括第一p型阱52a和第一SHPW 56a，和第二p型阱区，它包括第二p型阱52b和第二SHPW 56b。然而，钳位器件100可以进行修改以包括使用p型阱结构的不同组合以实现所期望的整体保护响应予以实现的p型阱区。
例如，在某些配置中，第一SHPW 56a可以从第一p型阱区省略和/或第二SHPW 56b可以从第二p型阱区省略。省略第一和第二SHPW56a、56b可以分别提高第一和第二电阻81、82的阻抗。另外，省略第一和第二SHPW56a、56b可以降低第一和第二NPN型双极型晶体管71、72和第一和第二二极管75、76中的载流子浓度。
在其它配置中，第一p型阱52a可以从第一p型阱区省略和/或第二p型阱52b可以从第二p型阱区省略。省略第一和第二p型阱56a、56b可以提高第三和第四电阻83、84的阻抗，并且降低第一和第二PNP型双极型晶体管73、74中载流子浓度。
因此，第一和第二p型阱区的配置也可以部分地用于微调保护特性。
图4示出了图3A-3C的钳位器件100的电路图90。电路图90包括第一电阻81、第二电阻82、第三电阻83、第四电阻84、第五电阻85、第一二极管75、第二二极管76、第一PNP双极型晶体管71、第二PNP双极型晶体管72、第一NPN双极型晶体管73、第二NPN双极型晶体管74、第一外部电阻91和第二外部电阻器92。已经示出了电路组件与第一端子VH、第二端子VL和基底电压VSUB之间的电连接。
参照图3A-4，钳位器件100包括钳位器件的第一端子VH和基底电压VSUB之间的第一可控硅整流器(SCR)结构。第一可控硅结构与第一NPN双极型晶体管71和第一PNP双极型晶体管73相关，它们交叉耦合。钳位器件100包括钳位器件的第二端子VL和基底电压VSUB之间的第二可控硅结构。第二可控硅结构与第二NPN型双极型晶体管72和第二PNP双极型晶体管74相关，它们交叉耦合。第一和第二SCR结构可以进行微调以在第一和第二端子VH、VL与基底电压VSUB之间提供高度隔离。
第一端子VH和第二端子VL之间钳位器件的I-V特性可以使用第一和第二电阻81、82，第一和第二二极管75、76，第一和第二NPN型双极型晶体管71、72以及第一和第二外部电阻91、92进行控制。
例如，当在瞬态电事件期间第一和第二端子VH、VL之间的电压差为正并且增加时，第二二极管76/第二NPN双极型晶体管72的基极-集电极结可以起到阻塞结的作用。因此，钳位器件的正向触发和保持电压可以通过与阻塞结相关的有源区和阱的大小、间距和掺杂浓度的选择进行控制。正向触发和保持电压也可以部分地由电阻81、82、91、92进行控制，它在第一和第二端子VH、VL之间电气通路操作。
类似地，当第一和第二端子VH、VL之间的电压差为负，第一二极管75/第一NPN双极型晶体管71的基极-集电极结可以起到阻塞结的作用。钳位器件的正向触发和保持电压可以不但通过与阻塞结相关的有源区和阱的大小、间距和掺杂浓度的选择而且通过电阻81、82、91、92的阻抗的选择进行控制。
图5A是根据另一实施例，钳位器件110的横截面。图5A的钳位器件110类似于图3A-3C的钳位器件100，除了钳位器件110包括第一p型阱区和阻塞电压微调结构115的不同配置。
例如，相对于图3A-3C的第一p型阱区，它既包括第一p型阱52a又包括第一SHPW56a，所示的第一p型阱区仅包括第一SHPW 56a。通过省略第一p型阱52a，钳位器件110可以具有较少突变且较浅阻塞结的形成，从而允许击穿电压的更精细的调谐，例如11.5至13V。省略第一p型阱52a还可以导致钳位器件110在第一端VH和基底电压VSUB之间具有较高的击穿电压，当第一端子VH的电压低于基底电压参考时。
图5A的阻塞电压微调结构115包括第三P+区53c、第三N+有源区55c和n型轻掺杂漏(NLDD)区111。所示的阻塞电压微调结构115省略了图3B-3C所示的第一电介质区61和第一导体62。
包括NLDD区111可以增加第二n型阱54b和第一p型阱区之间的第一阻塞结的电子浓度，还有助于在冶金结创建轻掺杂和较少突变阻塞结形成，这样可以提高到SHPW 56a第一阻塞结的击穿电压。
钳位器件的另外的细节可以类似于那些之前的描述。
图5B是根据另一实施例，钳位器件120的横截面。图5B的钳位器件120类似于图5A的钳位器件110，除了钳位器件120包括阻塞电压微调结构125的不同的配置。
图5B的阻塞电压微调结构125类似于图5A的阻塞电压微调结构115，除了阻塞电压微调结构125还包括第五P+区53e，其位于第三N+区55c和第三P+区53c之间。第一氧化区58a分离第五P+区53e和第三N+区55c，并且第二氧化区58b分离第五P+区53e和第三P+区53c。包括第五P+区53e可以允许在器件的中心冶金结的形成，可以由在VH和VL之间连接的检测电路交替驱动以选择性电流注入到P+53e区。
在某些配置中，第五P+区53e可以电连接到图5B中所示的横截面之外的触发控制电路。例如，在一个实施例中，触发控制电路包括第一阻塞二极管结构、第二阻塞二极管结构和触发控制电阻。另外，第一和第二阻塞二极管的结构的阳极电彼此连接，并且第一和第二阻塞二极管结构的阴极电分别连接到第一和第二端子VH、VL。另外，触发控制电阻在第五P+区53e与第一和第二阻塞二极管结构的阳极之间电连接。触发控制电路可以在钳位器件120提供外部触发控制，并且可以用于保护具有快速导通速度规格、高度敏感的收发器接口。因此，所示实施例可以用于在快速响应时间内提供相对高的保持电压。
钳位器件120的另外的细节可以类似于那些之前的描述。
图5C是根据另一实施例，钳位器件130的横截面。图5C的钳位器件130类似于图3A-3C的钳位器件100，除了钳位器件130包括p型阱区和阻塞电压微调结构130不同配置。
例如，相对于图3A-3C的第一p型阱区，其既包括第一p型阱52a又包括第一SHPW56a，所示的第一p型阱区仅包括第一SHPW 56a。另外，相对于图3A-3C的第二p型阱区，它既包括第二p阱52b又包括第二SHPW 56b，所示的第二p型阱区仅包括第二SHPW 56b。省略第一和第二p型阱52a、52b可以导致在轻掺杂DNW-ISO区59与p型区之间、通过P+区53c与SHPW56b形成更浅的阻塞结，从而导致更高的击穿，当第一端子VH的电压高于第二端子VL的电压时，例如，在某些过程中15V到20V的范围。
图5C的阻塞电压微调结构135类似于图3B的阻塞电压微调结构65，除了阻塞电压微调结构135还包括NLDD区111。NLDD区111可以增加靠近第二n型阱54b和第一p型阱区之间接口的电子浓度，它可以在冶金结创建更轻掺杂和更少突变阻塞结形成，这样可以提高到SHPW 56a第一阻塞结的击穿电压。
钳位器件130的另外的细节可以类似于那些之前的描述。
图5D是根据另一实施例，钳位器件140的横截面。图5D的钳位器件140类似于图3A-3C的钳位器件100，除了钳位器件140包括阻塞电压微调结构145的不同配置。
例如，相对于图3B的阻塞电压微调结构，图5D的阻塞电压微调结构省略了第一电介质区61和第一导体62以便于在第三P+区53c和第三N+区55c之间包括氧化区58。以这种方式配置钳位器件140能够降低器件中的站泄漏，而且可以在过压情况下使器件激活和钳位功能变慢。这种配置可以被包括，例如，具有更严格的功耗及泄漏约束的接口应用中。
钳位器件140的另外的细节可以类似于那些之前的描述。
图5E是根据另一实施例，钳位器件150的横截面。图5E的钳位器件150类似于图5D的钳位器件140，除钳位器件150示出了配置，其中第一和第二p型阱52a、52b已被省略并且它包括阻塞电压微调结构155的不同配置。
相对于图5D中所示的配置，省略第一和第二p型阱52a、52可以降低第一和第二p型阱区中空穴的浓度。
另外，相对于图5D的阻塞电压微调结构145，图5E的阻塞电压微调结构155省略了NLDD区111。这种配置提供了分别用于第一和第二端子VH和VL的正向和反向击穿电压的微调的灵活性。相对于图5D所示的配置，图5E中所示的配置在VH到VL之间提供更低正击穿电压并且从VL到VH提供了相同的击穿电压但较低的泄漏。
钳位器件150的另外的细节可以类似于那些之前的描述。
图6A是根据另一实施例，钳位器件200的横截面。图6B是示出了某些电路器件的、图6A的横截面带注解版本。
图6A-6B的钳位器件200类似于图3A-3C的钳位器件100，除了钳位器件200包括阻塞电压微调结构205的不同的配置。
例如，相对于图3B的阻塞电压微调结构65，图6A阻塞电压微调结构205省略了第三N+区55c，支持包括第五P+区53e。另外，阻塞电压微调结构65还包括在第五P+区53e的下方形成的p型轻掺杂漏(PLDD)区201。另外，氧化区58在第三和第五P+区53c、53e之间延伸并且第一介电区61和第一导体62在氧化区上形成。
相对于图3A-3B的钳位器件，第一导体62起到场效应晶体管(FET)的栅极的作用。特别是，第三和第五P+区53c、53E位于第一导体62的相对端，并且n型半导体区处于第一导体62的下方。因此，在足够低的栅极电压电平，反转层可以在n型半导体区中产生，从而提供影响第三和第五的P+区53c、53e之间传导的通道。
图6B的横截面已被注解以显示钳位器件200的某些电路器件，包括第一电阻81、第二电阻82、第一NPN双极型晶体管71、第二NPN双极型晶体管72、第一PNP双极型晶体管73、第二PNP双极型晶体管74、第一外部电阻91和第二外部电阻92，其可以如前面所述。图6B还已注解以包括双向双极型晶体管93和p型场效应晶体管(PFET)94。图7示出了包括图6B中所示的电路器件的电路图210。
参考图6A-7，PNP双向双极型晶体管93能够双向操作，并且发射极/集电极作为发射极和集电极/发射极作为集电极的操作可以取决于第一和第二端子VH、VL的电压条件。
PNP双向双极型晶体管93和第一NPN型双极型晶体管71交叉耦合，并且起到第一端子VH和第二端子VL之间第一SCR的作用。PNP型双向双极型晶体管93和第一NPN双极型晶体管71布置在反馈中使得第一NPN型双极型晶体管71的集电极电流的增加提高了PNP型双向双极型晶体管93的基极电流并且PNP型双向双极型晶体管93的集电极电流的增加提高了第一NPN双极型晶体管71的基极电流。
在瞬态电事件器件当第一和第二端子VH、VL之间的电压差达到的钳位器件200的反向触发电压时，PNP双向双极型晶体管93和第一NPN双极型晶体管71之间的反馈可以再生并且钳位器件200可以工作在低阻抗状态。此后，晶体管之间的反馈可以维持钳位器件200处于低阻抗状态，只要第一和第二端子VH、VL之间的电压差低于钳位器件200的反向保持电压。
PNP双向双极型晶体管93和第二NPN型双极型晶体管72也是交叉耦合的，并且作为第二端子VL和第一端子VH之间的第二SCR。当第二端子VL和第一端子VH之间的电压差达到钳位器件200的正向触发电压时，PNP双向双极型晶体管93和第二NPN型双极型晶体管72之间的反馈可以再生并且钳位器件200可以工作在低阻抗状态。此后，晶体管之间的反馈可以维持钳位器件200处于低阻抗状态，只要第一和第二端子VH、VL之间的电压差高于钳位器件的正向保持电压。
钳位器件200的反向触发和保持电压可以通过控制PNP双向双极型晶体管93的增益和传导强度进行微调，相对于第一NPN双极型晶体管71的增益和传导强度，也可以通过选择第一NPN双极型晶体管71的基极-发射极结上的阻抗。同样地，钳位器件200的正向触发和保持电压可以通过控制PNP双向双极型晶体管93的增益和传导强度进行微调，相对于第二NPN双极型晶体管93的增益和传导强度并且选择第二NPN双极型晶体管72基极-发射极结上的阻抗。
有源区和与PNP双向双极型晶体管93以及第一和第二NPN型双极型晶体管71、72相关阱的大小、间距和掺杂浓度可以进行选择以提供触发和保持电压特性的微调控制以使钳位器件200在与特定收发器接口相关的应用中得以实现成为可能。
PFET 94还可以用于部分地控制钳位器件200的双极性触发和保持电压和/或在导通响应或钳位器件200的速度中提供附加控制。
例如，PFET 94可以在瞬态电事件期间通过激活和提供电流到第一和/或第二NPN型双极性晶体管71、72的基极对第一和第二端子VH、VL的应力条件增强保护。另外，PFET 94的寄生电容可以提供的位移电流，它可以促进或加速钳位器件200的激活，当瞬态电事件导致第一和第二端子VH、VL之间的电压差随着时间而改变时。因此，在应力条件包括PFET 94可以加快钳位器件的响应。然而，包括PFET 94也可以增加钳位器件关闭状态的功耗，因为PFET 94可能具有相关的漏电流。
钳位器件200的另外的细节可以类似于那些之前的描述。
图8A是根据另一实施例，钳位器件220的横截面。图8A的钳位器件220类似于图6A-6B的钳位器件200，除了钳位器件220包括第二p型阱区和阻塞电压调谐结构225的不同配置。
例如，相对于图6A-6B第二p型阱区，其既包括第二p型阱52b又包括第二SHPW 56b，所示的第二p型阱区仅包括第二SHPW 56b。通过省略第二p型阱52b，钳位器件220可以具有更低的VH至VL阻塞结。
图8A的阻塞电压调谐结构225类似于图6A的阻塞电压调谐结构205，除了阻塞电压调谐结构225的第二n型阱54b从第一p型阱52a隔开。以这种方式配置钳位器件220可以在与第一p型阱区52a/56a相关的阻塞结降低电子浓度，这样可以提高阻塞结的击穿电压。因此，钳位器件220具有从VL到VH的高反向电压触发电压。
钳位器件220的另外的细节可以类似于那些之前的描述。
图8B是根据另一实施例，钳位器件230的横截面。图8B的钳位器件230类似于图6A-6B的钳位器件200，除了钳位器件230包括阻塞电压调谐结构235的不同的配置。
图8B的阻塞电压调谐结构235类似于图6A的阻塞电压调谐结构205，除了阻塞电压调谐结构235的第二n型阱54b从第一p型阱52a隔开并且N+有源区231处于第二n型阱54b中。从第一p型阱52a隔开第二n型阱54b可以以类似于关于图8A上述的方式影响钳位器件230。如图8B中所示，第一氧化区58a使N+区231和第五P+区53e分离，并且第二氧化区58b使N+区231和第三P+区53c分离。在第二n型阱54b中包括N+区231可以增加第二n型阱54b中、靠近P-SUB 51表面的电子浓度。因此，钳位器件230可以具有较低的站漏电流和通过穿过N+有源区231的直接外部控制。
钳位器件230的另外的细节可以类似于那些之前的描述。
图8C是根据另一实施例，钳位器件500的横截面。图8C的钳位器件500类似于图8B的钳位器件230，除了钳位器件500省略了第一和第二p型阱52a、52b并且包括阻塞电压调谐结构505的不同配置。省略第一和第二p型阱52a、52b可以降低第一和第二p型阱区中空穴的浓度，相对于图8B所示的配置。
图8C的阻塞电压调谐结构505类似于图8B的阻塞电压调谐结构235，除了在N+有源区231和第三以及第五P+有源区53c、53e之间的第一和第二氧化区58a、58b分别被省略。另外，氧化区58被包括在第三P+有源区53c与第二N+有源区55b以及第五P+有源区53e和第一N+有源区55a之间。另外，所示的阻塞电压调谐结构505包括与第五P+有源区53e对齐的PLDD区201。另外，如图8C中所示，阻塞电压调谐结构505还包括第一电介质区501a和位于基底的一部分的上面、N+有源区231和第五P+有源区53e之间的第一导体502a，和第二电介质区501b和位于基底的一部分的上面、N+有源区231和第三P+有源区53c之间的第二导体502b。
相对于图8B的钳位器件230，图8C的钳位器件500包括伪栅极结构以减少最大过冲电压，例如，在约20％和60％之间，例如，50％，以增加泄漏为代价，例如，在约5％和30％之间，例如，约10％。电压过冲可以通过，例如，包括与收发器接口的MOS晶体管串联的电阻(例如，图1的电阻10A-10D)减轻。然而，这样的收发器接口电阻会降低收发器的线性度和/或驱动强度。因此，收发器接口电阻不能在某些应用中使用，或者可以被限制到相对低的电阻值，例如小于10欧姆。在这样的配置中，钳位器件被实现以提供更快速的动态响应，以解决这样应用的设计约束，以高漏电流为代价。
因为第一和第二p型阱区的相似的配置，图8C的钳位器件500和图8B的钳位器件230可以具有相似的DC正向和反向阻塞电压。然而，在所示的配置中，第一和第二p型阱52a、52b已被省略以提供较浅的阻塞结形成。省略第一和第二p型阱52a、52b可以降低图6B中所示第一和第二PNP双极性晶体管73、74的载流子浓度。
钳位器件500的另外的细节可以类似于那些之前的描述。
图8D是根据另一实施例，钳位器件510的横截面。图8D的钳位器件510类似于图8C的钳位器件500，除了钳位器件510包括阻塞电压调谐结构515的不同的配置。
图8D的阻塞电压调谐结构515类似于图8C的阻塞电压调谐结构505，除了阻塞电压调谐结构515还包括第一导体501a下方形成的第一氧化区58a和第二导体501b的下方形成的第二氧化区58b。另外，图8D的第二n型阱54b包括与第五P+有源区53e和PLDD区201的边缘对齐的边缘。
相对于图8C的钳位器件500，图8D的钳位器件510可以具有较浅的深氧化物的形成，在某些实施例中它可以基于特定的CMOS或BiCMOS技术的最小特征尺寸，例如在0.2μm0.6微米的范围内。在阻塞电压调谐结构中包括深氧化物形成区可以减少站泄漏，相对于图8C的结构，以降低器件的导通速度和增加电压钳位过冲为代价。因此，选择包括氧化区能够为其中泄漏变得更加显著的先进加工工艺提供设计权衡。
钳位器件510的另外的细节可以类似于那些之前的描述。
图8E是根据另一实施例，钳位器件520的横截面。图8E的钳位器件520类似于图8D的钳位器件510，除了钳位器件520包括阻塞电压调谐结构525的不同的配置。
图8E的阻塞电压调谐结构525类似于图8D的阻塞电压调谐结构515，除了阻塞电压调谐结构525省略了第一氧化区58a。省略第一氧化区58a(例如，在亚180纳米的工艺技术中)可以在激活期间通过降低电压过冲来加速器件的钳位功能。所示的配置可以在图8C的较低对冲/较高站泄漏结构和图8D的较高过冲/较低站泄漏电流结构之间提供平衡或中间点的权衡。通过选择适合于特定的应用的设计，所期望的器件响应可以在严格的用于成熟的亚180纳米工艺技术的接口应用中实现。
钳位器件520的另外的细节可以类似于那些之前的描述。
图9A是根据另一实施例，钳位器件240的横截面。图9A的钳位器件240类似于图3A-3C的钳位器件100，除了钳位器件240包括p型阱区和阻塞电压调谐结构245的不同的配置。
例如，相对于图3A-3C的第一p型阱区，其中第一p型阱52a和第一SHPW 56a包括对齐的边，所示的配置在第一p型阱52a和第一SHPW 56A之间包括偏移。另外，相对于图3A-3C的第二p型阱区，其中第二p型阱52b和第二SHPW 56b包括对齐的边，所示的配置在第二p型阱52b和第二SHPW 56b之间包括偏移。第一p型阱52a和第一SHPW 56a之间偏移的宽度以及第二p阱52b和第二SHPW 56b之间偏移的宽度可以进行选择以在与第一和第二p型阱区相关的阻塞结提供载流子浓度的微调控制。
阻塞电压调谐结构245包括第二n型阱54b、第一电介质区241a、第二介电区241b、第三电介质区241、第一导体242a、第二导体242b、第三导体242c、第一N+区243a和第二N+区243b。第一和第二N+区243a、243b处于第二n型阱54b内。第三导体242c和第三电介质区241c在第一和第二N+区243a、243b之间、P-SUB 51的表面之上延伸。第二n型阱54b位于第一和第二SHPW 56a和56之间。第一导体242a和第一介电区241a位于第二n型阱54b的边界和第一SHPW 56a之间、基底的一部分的上面，并且第二导体242b和第二介电区241b位于第二n型阱54b的边界和第二SHPW 56B之间、基底的一部分的上面。
在本实施例中第一和第二导体241a、241b没有起到FET的栅极的作用，由于不同的掺杂极性的半导体区布置在导体的相对侧。然而，在过压事件器件，第一和第二导体241a、241b可以通过产生影响导体下面的阻塞结的击穿电压的反转层影响钳位器件240的操作。这样的配置，在另一方面，消除了图6B中所示的PMOS晶体管94的存在，它在具有特别严格的低泄漏的设计约束的精密应用中、在高温下降低了泄漏。
因此，在本实施例中第三导体241c没有起到场效应管的栅极的作用，由于第三导体241c下方且第三导体241c的相对侧的半导体区全部是n型的。然而，在过压事件器件，第三导体241c可以通过促进靠近半导体表面电流传导来影响钳位器件240的操作。
钳位器件240的另外的细节可以类似于那些之前的描述。
图9B是根据另一实施例，钳位器件250的横截面。图9B的钳位器件250类似于图9A的钳位器件240，除了钳位器件250包括阻塞电压调谐结构255的不同的配置。
图9B的阻塞电压调谐结构255类似于图9A的阻塞电压调谐结构245，除了图9B的阻塞电压调谐结构255包括第一P+区251a和第二P+区251b，而不是第一N+区241a和第二N+区241b。
反接这些有源区的极性可以导致嵌入的PFET的形成。例如，钳位器件250包括具有与第一SHPW 56a相关的源极，与第一P+区251a相关的漏极，与第一导体252A相关的栅极以及第二n型阱54b的相关体的第一PFET。另外，钳位器件250还包括具有与第二SHPW 56b相关的源极，与第二P+区251b的相关的漏极，与第二导体252b相关的栅极，以及与第二n型阱54b的相关的体的第二PFET。
相对于图9A的钳位器件240第一和第二PFET可以提高图9B的钳位器件250的导通速度。例如，在过压事件期间，第一和第二PFET可以增加双极型晶体管的基极电流，它在钳位器件250的可控硅整流器结构中操作，它可以迅速地导通。然而，第一和第二PFET也可能增加漏电流的折衷。
钳位器件250的另外的细节可以类似于那些之前的描述。
图9C是根据另一实施例，钳位器件260的横截面。图9C的钳位器件260类似于图9A的钳位器件240，除了钳位器件260包括阻塞电压调谐结构265的不同的配置。
例如，相对于图9A的阻塞电压调谐结构245，图9C的阻塞电压调谐结构265省略了第三电介质区241c、第三导体242c以及第一和第二N+区243a、243b，支持包括N+区261。如图9C中所示，N+区261在第一导体242a的边缘和第二导体242b的边缘之间、第二n型阱54b之上延伸。相对于图9A的钳位器件，图9C的钳位器件260包括连续高掺杂区，它可以增加外部器件控制的效果，允许靠近器件表面的载流子传导，和/或增加图7中所示的PNP双极型晶体管93的基极中的净表面掺杂浓度。
钳位器件260的另外的细节可以类似于那些之前的描述。
图9D是根据另一实施例，钳位器件270的横截面。图9D的钳位器件270类似于图9B的钳位器件250，除了钳位器件270包括阻塞电压调谐结构275的不同的配置。
例如，相对于图9B的阻塞电压调谐结构255，图9D的阻塞电压调谐结构275省略了第三电介质区241c、第三导体242c以及第一和第二P+区251a、251b，支持包括P+区271。如图9D中所示，P+区271在第一导体242a的边缘和第二导体242b的边缘之间、第二n型阱54b之上延伸。相对于图9B的钳位器件，图9D的钳位器件270可以具有起到形成到可以外部控制的中心P+有源区271的额外的PNP双极形成的p-n结。
钳位器件270的另外的细节可以类似于那些之前的描述。
图10A是根据另一实施例，钳位器件300的横截面。另外，图10B是示出某些电路器件、图10A的横截面的带注解版本。
钳位器件300在P-SUB 51中制造，并且包括氧化区58、第一高压p型阱(HVPW)352a、第二HVPW 352b、第三HVPW 352c、第一高电压n型阱(HVNW)354a、第二HVNW 354b、第三HVNW354c、n型掩埋层隔离(NBL-ISO)区359、第一p型阱366a、第二p型阱366b、第一n型阱364a、第二n型阱364b、第一SHPW 376a、第二SHPW 376b、第一介电区301a、第一导体302a、第一P+区353a、第二P+区353b、第三P+区353c、第四P+区域353d、第一N+区355a、第二N+区355b、第三N+区355c、第四N+区355d、第五N+区355e和第六N+区355f。钳位器件300还包括第一端VH、第二端子VL和电连接到基底电压VSUB的基底端子。
在所示实施例中，第一HVPW 352a、第一p型阱366a和第一SHPW 376a起到第一p型阱区的作用，并且第二HVPW 352b起到第二p型阱区的作用。第一P+区353a和第一N+区355a布置在第一p型阱区中，并且第二P+区353b和第二N+区355b布置在第二p型阱区中。虽然示出了p型阱区的特定配置，第一和/或第二p型阱区可以包括选择以实现所需的几何形状、掺杂浓度和/或掺杂分布的不同阱结构的组合。例如，在某些配置中，p型阱区可以包括一个或多个HVPW、P型阱或SHPW。
在某些配置中，HVPW可以具有比p型阱、SHPW和P+区更深的深度，但是最高p型掺杂浓度小于p型阱、SHPW和P+区。另外，p型阱可以具有比SHPW和P+区更深的深度，但是最高p型掺杂浓度小于SHPW和P+区。另外，SHPW可以具有比P+区更深的深度，但是最高p型掺杂浓度小于P+区。
如图10A-10B中所示，NBL-ISO区359在第一HVPW 352a的下面、第二HVPW 352b的下面、第二HVNW部354b的下面、第一HVNW354a的一部分的下面以及第三HVNW 354c的一部分的下面延伸。在所示的配置中，NBL-ISO区359以及第一和第三HVNW 354a、354c起到使第一p型阱区和第二p型阱区从P-SUB 51电隔离作用的n型隔离结构。虽然图10A-10B示出了n型隔离结构的一个配置，其它配置是可能的。
在所示的实施例中，n型隔离结构配置成电浮动，从而可以有助于扩展钳位器件的端子可以操作的电压范围。第五N+区355e布置在第三HVNW 354c中，并且第六N+区355f布置在第一HVNW 354a中，但是在本实施例中不具备外部控制的电压。
在所示的配置中，钳位器件300直接在P-SUB 51中形成.然而，本文的教导也适用于其中钳位器件300在基底的p型区中制造的配置，例如掺杂或未掺杂的支撑基底上的p型外延层。
第三HVPW 352c、第二p型阱366b、第二SHOW 376b和第四P+区353d用作钳位器件300的保护环。保护环可以消除钳位器件300和周围的半导体组件之间非故意寄生路径的形成，当集成到片上时。在所示的配置中，保护环从n型隔离结构隔开通过减少到P-SUB 51的载流子注入以增强闩锁的抗干扰性。如图10A-10B所示，保护环电连接到基底电压VSUB。
如图10A-10B中所示，钳位器件300的第一端子VH电连接到第一P+区353a和第一N+区355a。另外，钳位器件300的第二端子VL电连接到第二P+区353b和第二N+区355b。
图10B的横截面已被注解以示出钳位器件300的某些电路器件，包括第一电阻81、第二电阻82、第三电阻83、第四电阻84、第五电阻85、第一NPN型双极型晶体管71、第二NPN双极型晶体管72、第一PNP双极型晶体管73、第二PNP双极型晶体管74、第一外部电阻91、第二外部电阻92和双向PNP双型极晶体管93，它可以类似于那些之前的描述。图10B的横截面还示出了结旁路NPN双极型晶体管301、结旁路PNP双极型晶体管302和结旁路电阻303。
如图10A中所示，钳位器件300包括阻塞电压调谐结构305，它位于第一N+区355a和第二N+区355b之间。阻塞电压调谐结构305可以实现以在第一和第二端子VH、VL之间提供所期望保护特性，例如所期望的正向触发电压、正向保持电压、反向触发电压和/或反向保持电压。
在所示的配置中，第二HVNW 354b位于第一和第二HVPW 352a、352b之间。另外，第一n型阱364a处于第一HVPW 352a中、靠近第一p型阱366a，并且第二n型阱364b处于第二HVNW 354b中。另外，第三P+区353c和第三N+区355C处于第一n型阱364a中并且第四N+区355d处于第二HVNW354b中。另外，第一介电区301a和第一导体302a位于第一p型阱366a和第一n型阱部364a之间的边界上，并且在第一N+区355a和第一P+区353c之间延伸。
阻塞电压调谐结构305包括与第一HVPW 352a和第二HVNW 354b之间的接口相关的第一阻塞结，其对应于第一NPN双极型晶体管71的基极-集电极结。另外，阻塞调谐结构305包括与第二HVPW 352b和第二HVNW 354b之间的接口相关的第二阻塞结。
如图10A-10B中所示，阻塞电压调谐结构305包括用于旁路第一阻塞结的SCR结构。特别是，第三P+区353c、第一n型阱364a、第一p型阱366a和第一N+区355a作为PNPN可控硅整流器(SCR)结构，用于控制钳位器件的第一和第二端子VH、VL之间的的反向触发和反向保持电压。因此，不具有由第一HVPW 352a和第二HVNW 354b之间的第一阻塞结所限定的反向保护特性，钳位器件300包括用于旁路第一阻塞结的SCR结构。
以这种方式配置钳位器件300可以提供微调控制正向和反向保护特性，即使当正向触发电压的所期望的大小和反向触发电压的所期望的大小有很大的不同。例如，所示的配置可以用于提供相对高的正向触发电压，例如在40V至100伏范围内，例如70伏，以及相对低的反向触发电压，例如，在为-3V至-20V范围内，例如-10V。
用于旁路第一阻塞结的可控硅结构包括结旁路NPN双极型晶体管301和结旁路PNP双极型晶体管302，它们彼此交叉耦合以提供PNPN SCR结构。所示的配置包括第一电介质区301a和第一导体302a，它通过加快PNPN SCR结构中的低触发电压影响PNPN SCR结构的操作。然而，其它配置是可能的，例如其中省略第一介电区301a和第一导体302a，支持使用氧化区的实现和/或包括氧化区和导体/介电结构的组合的实现。
如图10A-10B中所示，第三P+区353c电连接到第四N+区355d，它可以在结旁路PNP双极型晶体管302的发射极和第二HVNW 354b之间提供电气通路，从而提供旁路通路到第一HVPW 352a和第二HVNW 354b之间的阻塞结。带注解的电连接可以使用金属镀层制成。
在所示的配置中，第三P+区353c也电连接到第三N+区355c。电连接第三P+区353c和第三N+区355c可以有助于在结旁路PNP双极型晶体管302的基极至发射极上实现所期望的阻抗。这可以对PNPN SCR结构提供微调控制。然而，其它配置是可能的，例如其中第三P+区353c和第三N+区355c电气断开的实现或者其中包括与结旁路电阻303串联的外部电阻以增加基极至发射极电阻的实现。
所示的配置包括第二n型阱364b，它位于靠近与第二HVPW 352b和第二HVNW 354b之间的接口相关的钳位器件的第二阻塞结。第二n型阱364b可以增加靠近钳位器件的第二阻塞结的电子浓度，从而可以降低阻塞结的阻塞电压。图10B示出了第二阻塞结的一个示例，但其它配置是可能的。例如，阱区、有源区和原生杂质的各种组合可以进行组合以实现所期望的几何形状、掺杂浓度和/或掺杂分布的阻塞结。
图11示出了图10A-10B的钳位器件300的电路图310。电路图110包括第一电阻81、第二电阻82、第三电阻83、第四电阻84、第五电阻、第一NPN双极型晶体管71、第二NPN双极型晶体管72、第一PNP双极型晶体管73、第二PNP双极型晶体管74、第一外部电阻91、第二外部电阻92、双向PNP双极型晶体管93、结旁路NPN双极型晶体管301、结旁路PNP双极型晶体管302以及结旁路电阻303。将电路组件与第一端VH、第二端子VL以及基底电压VSUB之间的电连接已经图示。
PNP双向双极型晶体管93和第一NPN型双极型晶体管71交叉耦合的，并且用作第一端子VH和第二端子VL之间的第一SCR。另外，PNP双向双极型晶体管93和第二NPN型双极型晶体管72交叉耦合的，并且用作第二可控硅。
相对于图7中所示的配置，其中第一SCR控制钳位器件的反向触发和保持电压，所示的配置包括用于控制反向触发和保持电压的旁路晶体管。例如，结旁路NPN双极型晶体管301和结旁路PNP双极型晶体管302布置为用于旁路NPN双极型晶体管71的基极-集电极结的第三可控硅。
相应地，钳位器件300可以具有由第三可控硅控制的反向触发和保持电压。反向触发和保持电压可以通过控制结旁路PNP双极型晶体管302的增益和传导强度进行微调，相对于结旁路NPN双极型晶体管301的增益和传导强度。另外，可以通过选择结旁路电阻303和/或控制结旁路PNP双极型晶体管302的基极和发射极之间的电连接部分地控制反向触发和保持电压。
与结旁路PNP双极型晶体管302和结旁路NPN双极型晶体管301相关的有源区和阱的大小、间距和掺杂浓度可以进行选择以提供触发和保持电压特性的微调控制使钳位器件300实现以达到与特定应用和/或制造工艺相关的性能规格。
钳位器件300的另外的细节可以类似于那些之前的描述。
图12A是根据另一实施例，钳位器件380的横截面。图12A的钳位器件380类似于图10A-10B的钳位器件300，除了钳位器件380包括第一p型阱区和阻塞电压调谐结构385的不同的配置。
例如，相对于图10A-10B的第一p型阱区，其包括第一HVPW 352a、第一p型阱366a和第一SHPW 376a，所示第一p型阱区仅包括第一HVPW 352a和第一p型阱366a。省略第一SHPW376a可以减少局部p型载流子浓度以在与结旁路NPN双极型晶体管301和结旁路PNP双极型晶体管302相关的PNPN SCR提供微调控制。
另外，相对于图10A的阻塞电压调谐结构305，图12A的阻塞电压调谐结构385通过金属镀层省略了第三P+区353c和第三N+区355C之间的电连接。配置钳位器件380可以降低与结旁路NPN双极型晶体管301和结点旁路PNP双极型晶体管302相关的PNPN SCR的阻塞电压。
另外，相对于图10A的阻塞电压调谐结构305，图12A的阻塞电压调谐结构385还包括第七N+区355g、第二介电区301b、以及第二导体302b。如图12A中所示，第七N+区355g处于第二n型阱364b中，并且第二介电区301b和导体302b在第四N+区355d和第七N+区355g之间、第二HVNW 354b之上延伸。配置钳位器件380包括通过加速靠近半导体表面的传导来加速器件导通响应的这些结构。
钳位器件380的另外的细节可以类似于那些之前的描述。
图12B是根据另一实施例，钳位器件390的横截面。图12B的钳位器件390类似于图12A的钳位器件380，除了钳位器件390包括阻塞电压调谐结构395的不同的配置。
例如，相对于图12A的阻塞电压调谐结构385，图12B的阻塞电压调谐结构395包括邻近第一N+区355a、第一导体302a的下方的第一氧化区58a以及邻近第三P+区353c、第一导体302a的下方的第二氧化物区域的58b。第一和第二氧化区可以用于控制第一导体302a对与结旁路NPN双极型晶体管301和结旁路PNP双极型晶体管302相关的SCR的操作的影响。例如增加第一和/或第二氧化区58a、58b的宽度可以减少第一导体302a对SCR的操作的影响。
钳位器件390的另外的细节可以类似于那些之前的描述。
图12C是根据另一实施例，钳位器件400的横截面。图12C的钳位器件400类似于图12A的钳位器件380，除了钳位器件400包括阻塞电压调谐结构405的不同的配置。
例如，相对于图12A的阻塞电压调谐结构385，图12A的阻塞电压调谐结构405省略了第一导体301a和第一介电区302a，有利于包括在第三P+区353c和第一N+区355a之间延伸的氧化区58。
钳位器件400的另外的细节可以类似于那些之前的描述。
图13A-13B是根据一个实施例，示出正向和反向保护特性的实验数据的曲线图。测量数据对应于图5C的钳位器件130的一个实现。虽然图13A-13B示出了用于钳位器件130的一个实现的实验数据，其他结果是可能的，例如与不同的制造工艺、器件几何尺寸和/或掺杂浓度相关的数据。
图13A是正瞬态电事件的传输线脉冲(TLP)的实验数据的曲线图500。曲线500包括TLP电压与TLP电流的第一绘图501、约15V漏电流的第二绘图502以及约9.5V漏电流的第三绘图503。
每个TLP测量点可以对应于通过强加具有约300皮秒上升时间的、矩形的100纳秒的电流脉冲到钳位器件并且测量在约30％的电流脉冲宽度与90％电流脉冲宽度之间的电压而获得的电压和电流测量。
漏电流的第二绘图502对应于约15V每个TLP电流脉冲之后的DC泄漏。另外，漏电流的第三绘图503对应于约-9.5V每个TLP电流脉冲之后的DC泄漏。泄漏测量在约125C高温下进行。正如本领域技术人员将理解，每个脉冲之后漏电流值中的相对小的变化可以指示集成电路的完整性，在本示例中超过30安培数。与此相反，泄漏电流中急剧变化可以指示集成电路的损坏。
如图13A所示，钳位器件可以具有约16V的正向触发电压和约2V正向保持电压。另外，在电压高达15V时钳位器件的漏电流可以低于约1微安。因此，钳位器件的漏电流和站功耗可以相对较低并且在便携式应用中延长电池的寿命，并且在TLP电流上可以具有相对小的变化。在这瞬态电事件通过后，使用钳位器件，这可以指示集成电路的完整性和鲁棒性。
图13B是负瞬态电事件的TLP实验数据的曲线图510。曲线图510包括TLP电压与TLP电流的第一绘图511和约-10.5V漏电流的第二绘图512。测量是在类似于上述的条件下进行的，参考图13A。
如图13B所示，钳位器件可以具有约-11V的反向触发电压和约-1.5V反向保持电压。另外，在电压高达10V时钳位器件的漏电流可以低于约1微安。
图14A-14B是根据一个实施例，示出基底击穿特性的实验数据的曲线图。测量数据对应于图5C的钳位器件130的一个实现。测量是在约25C下进行的。
图14A是在钳位器件的第一端子VH和钳位器件的基底端子之间施加的瞬态电事件的TLP实验数据的曲线图520。曲线图520包括TLP电压与TLP电流的第一绘图521。
如图14A中所示，钳位器件可以第一端子VH和基底之间具有约57V的击穿电压。因此，钳位器件能够高度隔离到基底端子的电压变化。
图14B是施加在钳位器件的第二端子VL和钳位器件的基底端子之间的瞬态电事件的TLP实验数据的曲线图530。曲线图530包括TLP电压与TLP电流的第一绘图531。
如图14B所示，钳位器件可以在第二端子VL和基底之间具有约55V的基底击穿电压。
图15是根据另一实施例，示出正向和反向保护特性的实验数据的曲线图540。测量数据对应于图10A-10B的钳位器件300的一个实现。虽然图10A-10B示出了钳位器件300的一个实现的实验数据，其他结果是可能的，例如与不同的制造工艺、器件几何尺寸和/或掺杂浓度相关的数据。
曲线图540包括用于正瞬态电事件、TLP电压与TLP电流的第一绘图541和用于负瞬态电事件、TLP电压与TLP电流的第二绘图542。
如图15中所示，钳位器件可以具有约70V的正向触发电压、约46V的正向保持电压、约-10V的反向触发电压以及约-2V的反向保持电压。
采用上述方案的设备可以在各种高性能电子设备和在恶劣的电性环境中操作的接口应用。电子设备的示例可以包括，但不限于消费电子产品、消费者电子产品、电子测试设备、高鲁棒性工业和汽车应用等。电子设备的示例还可以包括光学网络的电路或其他通信网络。消费电子产品可包括，但不限于，汽车、发动机控制单元、车辆发动机管理控制器、变速器控制器、安全带控制器、防抱死制动系统控制器、摄像机、照相机、数码相机、便携式存储器芯片、洗衣机、烘干机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能外围设备等。另外，电子设备可以包括未完成的产品，包括那些用于工业、医疗和汽车领域。
前面的描述和权利要求可以指元件或特征为被“连接”或“耦合”在一起。如本文所使用的，除非明确声明，否则，“连接”意指一个元件/特征是直接或间接地连接到另一元件/特征，并且不一定是机械连接。同样地，除非明确声明，否则“耦合”意指一个元件/特征直接或间接地耦合到另一个元件/特征，并且不一定是机械连接。因此，尽管图中所示的各种原理图描绘元件和组件示例布置，附加中间元件、设备、特征或组件可以存在于实际的实施例中(假设没有不利地影响所描绘的电路的功能性)。
尽管依照某些实施例已经描述了本发明，对于本领域内的那些普通技术人员其他实施例是显而易见的，包括没有提供本文所阐述的所有的的特征和优点的实施例，也在本发明的范围之内。另外，上述的各种实施例可以进行组合以提供进一步的实施例。另外，在一个实施例的上下文中所示的某些特征也可以合并到其他实施例中。因此，本发明的范围仅通过参考所附权利要求限定。
还提供了如下各个方面的示例性实施例：
1、一种装置，包括：基底的p型区中的n型隔离结构；所述n型隔离结构中的第一p型阱区；所述第一p型阱区中的第一p型有源区和第一n型有源区，其中所述第一n型有源区和所述第一p型有源区电连接到第一端子；所述n型隔离结构中的且从所述第一p型阱区隔开的第二p型阱区，其中所述n型隔离结构使第一和第二p型阱区与所述基底的所述p型区电隔离；所述第二p型阱区中的第二p型有源区和第二n型有源区，其中所述第二n型有源区和所述第二p型有源区电连接到第二端子；和位于所述第一和第二n型有源区之间的阻塞电压调谐结构。
2.如条目1所述的装置，其中所述阻塞电压调谐结构包括：第三p型有源区，其中至少部分所述第三p型有源区处于所述第一p型阱区中；和第四p型有源区，其中至少部分所述第四p型有源区处于所述第二p型阱区中。
3.如条目2所述的装置，其中所述阻塞电压调谐结构还包括：所述第三p型有源区和所述第四p型有源区之间、所述基底的一部分之上的第一电介质区；和所述第一电介质区上面的第一导体。
4.如条目2所述的装置，其中所述阻塞电压调谐结构还包括：位于所述第一p型阱区和所述第二p型阱区之间的n型阱。
5.如条目2所述的装置，其中所述阻塞电压调谐结构还包括：所述第三p型有源区下面的p型轻掺杂漏极(PLDD)区。
6.如条目2所述的装置，其中所述阻塞电压调谐结构还包括：位于第三p型有源区和第四p型有源区之间的氧化区。
7.如条目2所述的装置，其中所述阻塞电压调谐结构还包括：位于第三p型有源区和第四p型有源区之间的第三n型有源区。
8.如条目7所述的装置，其中所述阻塞电压调谐结构还包括：所述第三p型有源区和所述第三n型有源区之间、所述基底的一部分之上的第一电介质区；所述第一电介质区上面的第一导体；所述第四p型有源区和所述第三n型有源区之间、所述基底的一部分之上的第二电介质区；和所述第二电介质区上面的第二导体。
9.如条目1所述的装置，其中所述阻塞电压调谐结构包括：位于第一p型阱区和第二p型阱区之间的n型阱。
10.如条目9所述的装置，其中所述第一p型阱区包括在第一侧邻接所述第一n型阱的第一浅p型阱；和其中所述第二p型阱区包括在第二侧邻接所述n型阱的第二浅p型阱。
11.如条目10所述的装置，其中所述第一p型阱区还包括从所述第一浅p型阱偏移的第一p型阱，其中所述第一p型阱从所述n型阱隔开，和其中所述第二p型阱区还包括从所述第二浅p型阱偏移的第二p型阱，其中所述第二p型阱从所述n型阱隔开。
12.如条目10所述的装置，其中所述阻塞电压调谐结构还包括：所述第一浅p型阱和所述n型阱之间的边界上面的第一电介质区；和所述第一电介质区上面的第一导体；所述第二浅p型阱和所述n型阱之间的边界上面的第二电介质区；和所述第二电介质区上的第二导体。
13.如条目12所述的装置，其中所述阻塞电压调谐结构还包括：至少一个位于所述第一导体与所述第二导体之间、所述n型阱中的有源区。
14.如条目1所述的装置，其中所述n型隔离结构包括起到所述n型隔离结构的第一壁作用的第一高压n型阱(HVNW)、起到所述n型隔离结构的第二壁作用的第二HVNW以及起到所述n型隔离结构的底部作用的n型埋层隔离区。
15.如条目1所述的装置，其中所述阻塞电压调谐结构包括：包括所述第一p型阱区和第一n型区之间的第一半导体接口的第一阻塞结；包括所述第二p型阱区和第二n型区之间的第二半导体接口的第二阻塞结，其中所述第一和第二端子之间的正向保护特性基于所述第二阻塞结的阻塞电压；和配置以旁路所述第一阻塞结的PNPN可控硅整流器(SCR)，其中所述第一和第二端子之间的反向保护特性由PNPN SCR控制。
16.如条目1所述的装置，其中所述第一p型阱区至少包括第一高压p型阱(HVPW)，并且其中所述第二p型阱区至少包括第二HVPW。
17.如条目16所述的装置，其中所述阻塞电压调谐结构包括：位于第一HVPW和第二HVPW之间的HVNW；位于所述第一HVPW中的第一n型阱；位于所述第一n型阱中并且通过金属镀层电连接到所述HVNW的第三p型有源区，其中所述第三p型有源区、第一n型阱、所述第一p型阱区以及所述第一n型有源区起到PNPN可控硅整流器的作用。
18.如条目17所述的装置，其中所述第一p型阱区还至少包括第一p型阱或邻接所述第一n型阱的第一浅p型阱中的一个。
19.如条目17所述的装置，其中所述阻塞电压调谐结构还包括：位于所述第一n型阱中的第三n型有源区；和所述HVNW中的第四n型有源区，其中所述第三p型有源区和所述第四n型有源区通过金属镀层彼此电连接。
20.如条目19所述的装置，其中所述阻塞电压调谐结构还包括：所述HVNW中的第五n型有源区；所述第四n型有源区和所述第五n型有源区之间、所述HVNW之上的电介质区；和所述电介质区上面的导体。
21.如条目19所述的装置，其中所述第三p型有源区和所述第三n型有源区通过金属镀层彼此电连接。
22.如条目17所述的装置，其中所述第一p型阱区还包括邻接所述第一n型阱的第一p型阱，其中所述阻塞电压调谐结构还包括：所述第一p型阱和所述第一n型阱之间边界上面的电介质区；和所述电介质区上面的导体。
23.如条目17所述的装置，其中所述阻塞电压调谐结构包括：位于所述第一n型阱中的第三n型有源区；和所述HVNW中的第四n型有源区，其中所述第三p型有源区和所述第四n型有源区通过金属镀层彼此电连接。
24.如条目1所述的装置，还包括围绕所述n型隔离结构的多个侧面的p型保护环，其中所述p型保护环没有邻接所述n型隔离结构。
25.一种装置包括：基底的p型区中的n型隔离结构；所述n型隔离结构中的第一p型阱区；所述第一p型阱区中的第一p型有源区和第一n型有源区，其中所述第一n型有源区和所述第一p型有源区电连接到第一端子；所述n型隔离结构中且从所述第一p型阱区隔开的第二p型阱区，其中所述n型隔离结构使第一和第二p型阱区与所述基底的所述p型区电隔离；第二p型有源区和所述第二p型阱区中的第二n型有源区，其中所述第二n型有源区和第二p型有源区电连接到第二端子；和用于所述第一和第二n型有源区之间阻塞电压调谐的装置。
26.用于形成钳位器件的方法，所述方法包括：在基底的p型区中形成n型隔离结构；在所述n型隔离结构中形成第一p型阱区；在所述第一p型阱区中形成第一p型有源区和第一n型有源区；在所述n型隔离结构中且从所述第一p型阱区隔开形成第二p型阱区，其中所述n型隔离结构使第一和第二p型阱区域从所述基底的所述p型区电隔离；在所述第二p型阱区中形成第二p型有源区和第二n型有源区；和在所述第一和第二n型有源区之间形成阻塞电压调谐结构。

Claims (35)

1.一种电子装置，包括：
基底的p型区中的n型隔离结构；
所述n型隔离结构中的第一p型阱区；
所述第一p型阱区中的第一p型有源区和第一n型有源区，其中所述第一n型有源区和所述第一p型有源区电连接到第一端子；
所述n型隔离结构中的且从所述第一p型阱区隔开的第二p型阱区，其中所述n型隔离结构使第一p型阱区和第二p型阱区与所述基底的所述p型区电隔离；
所述第二p型阱区中的第二p型有源区和第二n型有源区，其中所述第二n型有源区和所述第二p型有源区电连接到第二端子；和
位于所述第一n型有源区和第二n型有源区之间的阻塞电压调谐结构。
2.如权利要求1所述的装置，其中所述阻塞电压调谐结构包括：
包括所述第一p型阱区和第一n型区之间的第一半导体接口的第一阻塞结，其中所述第一端子和第二端子之间的反向保护特性基于所述第一阻塞结的阻塞电压；和
包括所述第二p型阱区和第二n型区之间的第二半导体接口的第二阻塞结，其中所述第一端子和第二端子之间的正向保护特性基于所述第二阻塞结的阻塞电压。
3.如权利要求1所述的装置，其中所述n型隔离结构包括：包括所述n型隔离结构的第一壁的第一n型阱，包括所述n型隔离结构的第二壁的第二n型阱以及包括所述n型隔离结构的底部的深n型阱隔离区。
4.如权利要求1所述的装置，其中所述阻塞电压调谐结构包括：
第三n型有源区，其中至少部分所述第三n型有源区处于所述第一p型阱区中；和
第三p型有源区，其中至少部分所述第三p型有源区处于第二p型阱区中。
5.如权利要求4所述的装置，其中所述阻塞电压调谐结构还包括：
邻接所述第一p型阱区的n型阱，其中所述第三n型有源区位于沿着所述第一p型阱区和所述n型阱之间的边界。
6.如权利要求4所述的装置，其中所述阻塞电压调谐结构还包括：
所述第三n型有源区下面的n型轻掺杂漏极(NLDD)区。
7.如权利要求4所述的装置，其中所述阻塞电压调谐结构还包括：
在所述第三n型有源区和所述第三p型有源区之间延伸的氧化区。
8.如权利要求4所述的装置，其中所述阻塞电压调谐结构还包括：
所述第三p型有源区和所述第三n型有源区之间、所述基底的一部分之上的电介质区；和
所述电介质区上面的导体。
9.如权利要求4所述的装置，其中所述阻塞电压调谐结构还包括：
位于第三p型有源区和第三n型有源区之间的第四p型有源区。
10.如权利要求1所述的装置，其中所述第一p型阱区至少包括第一p型阱或第一浅p型阱中的一个，并且其中所述第二p型阱区至少包括第二p型阱或第二浅p型阱中的一个。
11.如权利要求1所述的装置，其中所述阻塞电压调谐结构包括：
第三p型有源区，其中至少部分所述第三p型有源区处于所述第一p型阱区中；和
第四p型有源区，其中至少部分所述第四p型有源区处于所述第二p型阱区中。
12.如权利要求11所述的装置，其中所述阻塞电压调谐结构还包括：
所述第三p型有源区和所述第四p型有源区之间、所述基底的一部分之上的第一电介质区；和
所述第一电介质区上面的第一导体。
13.如权利要求11所述的装置，其中所述阻塞电压调谐结构还包括：
位于所述第一p型阱区和所述第二p型阱区之间的n型阱。
14.如权利要求11所述的装置，其中所述阻塞电压调谐结构还包括：
所述第三p型有源区下面的p型轻掺杂漏极(PLDD)区。
15.如权利要求11所述的装置，其中所述阻塞电压调谐结构还包括：
位于第三p型有源区和第四p型有源区之间的氧化区。
16.如权利要求11所述的装置，其中所述阻塞电压调谐结构还包括：
位于第三p型有源区和第四p型有源区之间的第三n型有源区。
17.如权利要求16所述的装置，其中所述阻塞电压调谐结构还包括：
所述第三p型有源区和所述第三n型有源区之间、所述基底的一部分之上的第一电介质区；
所述第一电介质区上面的第一导体；
所述第四p型有源区和所述第三n型有源区之间、所述基底的一部分之上的第二电介质区；和
所述第二电介质区上面的第二导体。
18.如权利要求1所述的装置，其中所述阻塞电压调谐结构包括：
位于第一p型阱区和第二p型阱区之间的n型阱。
19.如权利要求18所述的装置，
其中所述第一p型阱区包括在第一侧邻接所述n型阱的第一浅p型阱；和
其中所述第二p型阱区包括在第二侧邻接所述n型阱的第二浅p型阱。
20.如权利要求19所述的装置，
其中所述第一p型阱区还包括从所述第一浅p型阱偏移的第一p型阱，其中所述第一p型阱从所述n型阱隔开，和
其中所述第二p型阱区还包括从所述第二浅p型阱偏移的第二p型阱，其中所述第二p型阱从所述n型阱隔开。
21.如权利要求19所述的装置，其中所述阻塞电压调谐结构还包括：
所述第一浅p型阱和所述n型阱之间的边界上面的第一电介质区；知
所述第一电介质区上面的第一导体；
所述第二浅p型阱和所述n型阱之间的边界上面的第二电介质区；知
所述第二电介质区上的第二导体。
22.如权利要求21所述的装置，其中所述阻塞电压调谐结构还包括：
至少一个位于所述第一导体与所述第二导体之间、所述n型阱中的有源区。
23.如权利要求1所述的装置，其中所述n型隔离结构包括起到所述n型隔离结构的第一壁作用的第一高压n型阱HVNW、起到所述n型隔离结构的第二壁作用的第二HVNW以及起到所述n型隔离结构的底部作用的n型埋层隔离区。
24.如权利要求1所述的装置，其中所述阻塞电压调谐结构包括：
包括第一n型区和所述第一p型阱区之间的第一半导体接口的第一阻塞结；
包括第二n型区和所述第二p型阱区之间的第二半导体接口的第二阻塞结，其中所述第一端子和第二端子之间的正向保护特性基于所述第二阻塞结的阻塞电压；和
配置以旁路所述第一阻塞结的PNPN可控硅整流器SCR，其中所述第一端子和第二端子之间的反向保护特性由PNPN SCR控制。
25.如权利要求1所述的装置，其中所述第一p型阱区至少包括第一高压p型阱HVPW，并且其中所述第二p型阱区至少包括第二HVPW。
26.如权利要求25所述的装置，其中所述阻塞电压调谐结构包括：
位于第一HVPW和第二HVPW之间的高压n型阱HVNW；
位于所述第一HVPW中的第一n型阱；
位于所述第一n型阱中并且通过金属镀层电连接到所述HVNW的第三p型有源区，其中所述第三p型有源区、第一n型阱、所述第一p型阱区以及所述第一n型有源区起到PNPN可控硅整流器的作用。
27.如权利要求26所述的装置，其中所述第一p型阱区还至少包括第一p型阱或邻接所述第一n型阱的第一浅p型阱中的一个。
28.如权利要求26所述的装置，其中所述阻塞电压调谐结构还包括：
位于所述第一n型阱中的第三n型有源区；和
所述HVNW中的第四n型有源区，其中所述第三p型有源区和所述第四n型有源区通过金属镀层彼此电连接。
29.如权利要求28所述的装置，其中所述阻塞电压调谐结构还包括：
所述HVNW中的第五n型有源区；
所述第四n型有源区和所述第五n型有源区之间、所述HVNW之上的电介质区；和
所述电介质区上面的导体。
30.如权利要求28所述的装置，其中所述第三p型有源区和所述第三n型有源区通过金属镀层彼此电连接。
31.如权利要求26所述的装置，其中所述第一p型阱区还包括邻接所述第一n型阱的第一p型阱，其中所述阻塞电压调谐结构还包括：
所述第一p型阱和所述第一n型阱之间边界上面的电介质区；和
所述电介质区上面的导体。
32.如权利要求26所述的装置，其中所述阻塞电压调谐结构包括：
位于所述第一n型阱中的第三n型有源区；和
所述HVNW中的第四n型有源区，其中所述第三p型有源区和所述第四n型有源区通过金属镀层彼此电连接。
33.如权利要求1所述的装置，还包括围绕所述n型隔离结构的多个侧面的p型保护环，其中所述p型保护环没有邻接所述n型隔离结构。
34.一种电子装置，包括：
基底的p型区中的n型隔离结构；
所述n型隔离结构中的第一p型阱区；
所述第一p型阱区中的第一p型有源区和第一n型有源区，其中所述第一n型有源区和所述第一p型有源区电连接到第一端子；
所述n型隔离结构中且从所述第一p型阱区隔开的第二p型阱区，其中所述n型隔离结构使第一p型阱区和第二p型阱区与所述基底的所述p型区电隔离；
所述第二p型阱区中的第二p型有源区和第二n型有源区，其中所述第二n型有源区和第二p型有源区电连接到第二端子；和
位于所述第一n型有源区和第二n型有源区之间用于阻塞电压调谐的装置。
35.一种用于形成钳位器件的方法，所述方法包括：
在基底的p型区中形成n型隔离结构；
在所述n型隔离结构中形成第一p型阱区；
在所述第一p型阱区中形成第一p型有源区和第一n型有源区；
在所述n型隔离结构中且从所述第一p型阱区隔开形成第二p型阱区，其中所述n型隔离结构使第一p型阱区和第二p型阱区从所述基底的所述p型区电隔离；
在所述第二p型阱区中形成第二p型有源区和第二n型有源区；和
在所述第一n型有源区和第二n型有源区之间形成阻塞电压调谐结构。
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