CN109643729A - 用于pga或pgia的低电容开关 - Google Patents

用于pga或pgia的低电容开关 Download PDF

Info

Publication number
CN109643729A
CN109643729A CN201780053662.7A CN201780053662A CN109643729A CN 109643729 A CN109643729 A CN 109643729A CN 201780053662 A CN201780053662 A CN 201780053662A CN 109643729 A CN109643729 A CN 109643729A
Authority
CN
China
Prior art keywords
coupled
fet
main body
transmission
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780053662.7A
Other languages
English (en)
Other versions
CN109643729B (zh
Inventor
S·赫雷拉
A·K·杰夫里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/254,782 external-priority patent/US10560061B2/en
Priority claimed from US15/254,696 external-priority patent/US10200029B2/en
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN109643729A publication Critical patent/CN109643729A/zh
Application granted granted Critical
Publication of CN109643729B publication Critical patent/CN109643729B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/001—Digital control of analog signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G5/00—Tone control or bandwidth control in amplifiers
    • H03G5/16—Automatic control
    • H03G5/24—Automatic control in frequency-selective amplifiers
    • H03G5/28—Automatic control in frequency-selective amplifiers having semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Amplifiers (AREA)

Abstract

描述低电容n‑沟道模拟开关电路、p‑沟道模拟开关电路和全CMOS传输门(T‑栅极)电路。电阻去耦可用于将开关或T‑栅极与AC接地隔离。与通过场效应晶体管(FET)的主体区域分开的半导体区域，例如通过绝缘体，可以耦合到或驱动到类似于输入电压或其他期望的偏置电压的电压(例如运算放大器输出)有助于降低开关或T‑栅极的寄生电容。开关或T‑栅极可以帮助提供改善的频率带宽或频率响应。该开关可用于可编程增益放大器(PGA)或可编程增益设备放大器(PGIA)或其他过量开关电容会降低电路性能的电路。

Description

用于PGA或PGIA的低电容开关
要求优先权
本申请要求2016年9月1日提交的题为“用于可编程增益放大器或可编程增益设备放大器的低电容开关”的美国专利申请号15/254,782(代理人案卷号3867.320US1)的优先权的权益，并且还要求2016年9月1日提交的名称为“电容模拟开关或传输门”的美国专利申请号15/254,696(代理人案卷号3867.314US1)的优先权的权益，这些优先权申请中的每一个在此通过引用整体并入本文。
技术领域
该文件一般地但非限制性地涉及切换电信号，更具体地但非限制性地涉及低电容模拟开关或传输门，例如用于可编程增益放大器电路、可编程增益设备放大器电路等。
背景技术
有许多电路，其中开关位于节点之间，其中一个或多个可能对电容非常敏感。例如，可编程增益放大器(PGA)和可编程增益设备放大器(PGIA)是这种电路的示例，其中开关可以耦合电容敏感节点。在这些电路中，增益设置开关可以位于反馈网络和运算放大器的反相输入之间。由于这种开关而增加的电容会限制这种电路的AC性能。
发明内容
本发明人已经认识到，除了其他之外，需要低电容开关或传输门，例如可用于PGA、PGIA或其中开关电容可例如通过限制这种电路的频率带宽来影响性能的其他电路。
描述低电容n-沟道模拟开关电路、p-沟道模拟开关电路和全CMOS传输门(T-栅极)电路。电阻去耦可用于将开关或T-栅极与一个或多个AC接地节点分离或隔离，例如一个或多个开关控制信号输入或电源电压。通过场效应晶体管(FET)的主体区域(例如通过绝缘体)分离的半导体区域可以耦合到或驱动到与输入电压或其他所需电压类似的电压，以帮助减少开关或T-栅极的寄生电容。开关或T-栅极可以帮助提供改进的频率带宽或频率响应。开关或T-栅极可用于可编程增益放大器(PGA)或可编程增益设备放大器(PGIA)或其他开关电容过大会降低电路性能的电路。通过场效应晶体管(FET)的主体区域(例如通过绝缘体)分离的半导体区域可以连接到期望的信号电压，例如连接到PGA或PGIA或其他电路中的运算放大器电路的输出，例如以提供零极点抵消以改善电路的频率响应。
下面列出了本主题的某些方面的编号实例的非限制性列表。
方面1可以包括或使用主旨(诸如装置、系统、设备、方法、用于执行动作的装置，或包括指令的设备可读介质，所述指令在由设备执行时可以使设备执行动作)，例如可以包括或使用模拟开关电路。模拟开关电路可包括：第一传输FET，例如包括耦合到第一控制信号输入的栅极、可耦合到信号输入的第一传导端子、可耦合到信号输出的第二传导端子、以及第一主体，当第一传输FET断开时第一主体能够例如通过第一主体去耦电阻器可切换地耦合到第一偏置电压，当第一传输FET开启时第一主体也能够可切换地耦合信号输入或信号输出中的至少一个。
方面2可以包括或使用、或能够任选地与方面1的主旨相结合以任选地包括或使用：第一主体例如通过绝缘体与第一半导体区域分离，其中第一半导体区域可以耦合到或驱动到类似于信号输入或信号输出之一的电压。
方面3可以包括或使用、或能够任选地与方面1或2中一项或任意组合的主旨相结合以任选地包括或使用：第一半导体区域耦合到或驱动到类似于信号输入的电压。
方面4可以包括或使用、或能够任选地与方面1至3中一项或任意组合的主旨相结合以任选地包括或使用：第一缓冲器电路例如将信号输入耦合到第一半导体区域，例如以将第一半导体区域的电压驱动到类似于信号输入的电压，例如其中第一缓冲器电路可以包括第一缓冲器输入和第一缓冲器输出，并且可以被配置为在第一缓冲器输入处提供比在第一缓冲器输出处的输出阻抗更高的输入阻抗。
方面5可以包括或使用、或能够任选地与方面1至4中一项或任意组合的主旨相结合以任选地包括或使用：当第一传输FET开启时第一主体可切换地耦合到信号输入。
方面6可以包括或使用、或能够任选地与方面1至5中一项或任意组合的主旨相结合以任选地包括或使用：第一传输FET包括例如通过第一栅极去耦电阻器耦合到第一控制信号输入的栅极。
方面7可以包括或使用、或能够任选地与方面1至6中一项或任意组合的主旨相结合以任选地包括或使用：第二传输FET，例如包括可耦合到控制信号输入的栅极、可耦合到信号输入的第一传导端子、可耦合到信号输出的第二传导端子、以及第二主体，当所述第二传输FET断开时所述第二主体能够例如通过第二主体去耦电阻器可切换地耦合到第二偏置电压，当所述第二传输FET开启时所述第二主体也能够可切换地耦合到信号输入或信号输出中的至少一个。
方面8可以包括或使用、或能够任选地与方面1至7中一项或任意组合的主旨相结合以任选地包括或使用：第一传输FET是NFET和第二传输FET是PFET，并且其中第一传输FET和第二传输FET能够彼此互补以形成传输门。
方面9可以包括或使用、或能够任选地与方面1至8中一项或任意组合的主旨相结合以任选地包括或使用：第二主体通过绝缘体与第二半导体区域分离，其中第二半导体区域可以耦合到或驱动到类似于信号输入或信号输出之一的电压。
方面10可以包括或使用、或能够任选地与方面1至9中一项或任意组合的主旨相结合以任选地包括或使用：第一半导体区域和第二半导体区域在第一传输FET和第二传输FET之间共享。
方面11可以包括或使用、或能够任选地与方面1至10中一项或任意组合的主旨相结合以任选地包括或使用：第二缓冲器电路，例如其将信号输入耦合到第二半导体区域例如以将第二半导体区域的电压驱动到与信号输入的电压类似的电压，其中第二缓冲器电路可以包括第二缓冲器输入和第二缓冲器输出，并且可以被配置为在所述第二缓冲器输入处提供比在所述第二缓冲器输出处的输出阻抗更高的输入阻抗。
方面12可以包括或使用、或能够任选地与方面1至11中一项或任意组合的主旨相结合以任选地包括或使用：第二传输FET，例如可以具有例如通过第二栅极去耦电阻器耦合到控制信号输入的栅极。
方面13可以包括或使用、或能够任选地与方面1至12中一项或任意组合的主旨相结合以任选地包括或使用：第一主体例如通过绝缘体与第一半导体区域分离，例如其中当第一传输FET开启时第一主体能够例如通过第一切换FET可切换地耦合到信号输入，第一切换FET具有也能够通过绝缘体与第一半导体区域分离的第一切换FET主体，并且其中模拟开关电路还包括例如将信号输入耦合到第一半导体区域的第一缓冲器电路。
方面14可以包括或使用、或能够任选地与方面1至13中一项或任意组合的主旨相结合以任选地包括或使用模拟开关电路。模拟开关电路可包括第一传输FET，例如包括耦合到第一控制信号输入的栅极、例如通过第一栅极去耦电阻器耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体，当第一传输FET断开时第一主体例如通过第一主体去耦电阻器可切换地耦合到第一偏置电压，当第一传输FET开启时第一主体也能够可切换地耦合到信号输入。模拟开关可包括第二传输FET，包括通过第二栅极去耦电阻器耦合到控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第二主体，当第二传输FET断开时第二主体通过第二主体去耦电阻器可切换地耦合到第二偏置电压，当第二传输FET开启时第二主体也可切换地耦合到信号输入。
方面15可以包括或使用、或能够任选地与方面1至3中一项或任意组合的主旨相结合以任选地包括或使用一种使用至少第一传输FET用于可切换地将模拟信号从信号输入传递或隔离到信号输出的方法。该方法可包括：当所述第一传输FET断开时，通过第一主体去耦电阻器将所述第一传输FET的主体从第一偏置电压去耦；和当所述第一传输FET开启时，将所述第一传输FET的主体可切换地耦合到信号输入或信号输出中的一个。
方面16可以包括或使用、或能够任选地与方面1至15中一项或任意组合的主旨相结合以任选地包括或使用：例如通过第一栅极去耦电阻器将第一控制信号输入从第一传输FET的栅极去耦。
方面17可以包括或使用、或能够任选地与方面1至16中一项或任意组合的主旨相结合以任选地包括或使用：第一主体通过绝缘体与第一半导体区域分离，并且包括：将所述第一半导体区域驱动到类似于信号输入或信号输出中的一种的电压。
方面18可以包括或使用、或能够任选地与方面1至17中一项或任意组合的主旨相结合以任选地包括或使用：将所述第一半导体区域驱动到类似于信号输入或信号输出中的一种的电压包括将所述第一半导体区域驱动到类似于信号输入的电压。
方面19可以包括或使用、或能够任选地与方面1至18中一项或任意组合的主旨相结合以任选地包括或使用：当所述第一传输FET开启时，将所述第一传输FET的主体可切换地耦合到信号输入或信号输出中的一个包括当所述第一传输FET开启时将所述第一传输FET的主体可切换地耦合到信号输入。
方面20可以包括或使用、或能够任选地与方面1至19中一项或任意组合的主旨相结合以任选地包括或使用：第二传输FET，其类型与第一传输FET互补，用于可切换地将模拟信号从信号输入传递或隔离到信号输出。其可包括：该方法包括：当第二传输FET断开时，通过第二主体去耦电阻器将第二传输FET的主体从第二偏置电压去耦；和当第二传输FET开启时，将第二传输FET的主体可切换地耦合到信号输入或信号输出中的一个。
方面21可以包括或使用、或能够任选地与方面1至20中一项或任意组合的主旨相结合以任选地包括或使用主旨(诸如装置、系统、设备、方法，用于执行动作的装置，或包括指令的设备可读介质，所述指令在由设备执行时可以使设备执行动作)，例如可以包括或使用模拟开关电路。模拟开关电路可包括或使用第一传输FET。第一传输FET可包括耦合到第一控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体。第一主体可通过第一绝缘体与局部第一半导体区域分离。
方面22可以包括或使用、或能够任选地与方面1至21中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中通过第二绝缘体另外电隔离，局部第一半导体区域可专用于模拟开关电路，第二绝缘体与第一绝缘体和下面的第三绝缘体一起形成第一传输FET周围或附近的壕沟区域。局部第一半导体区域可耦合到电路节点或被驱动到偏置电压。
方面23可以包括或使用、或能够任选地与方面1至22中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中局部第一半导体区域可耦合到或驱动到类似于信号输入或信号输出之一的电压。
方面24可以包括或使用、或能够任选地与方面1至23中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中局部第一半导体区域可耦合到或驱动到类似于信号输出的电压。
方面25可以包括或使用、或能够任选地与方面1至24中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中局部第一半导体区域电极可以与可编程增益放大器电路的放大器的信号输出电连接(或驱动到类似电压)。
方面26可以包括或使用、或能够任选地与方面1至25中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中局部第一半导体区域电极可以与可编程增益设备放大器电路的放大器的信号输出电连接(或驱动到类似电压)。
方面27可以包括或使用、或能够任选地与方面1至26中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中当第一传输FET断开时第一主体例如通过第一主体去耦电阻器能够可切换地耦合到第一偏置电压，当第一传输FET开启时第一主体也能够可切换地耦合到信号输入或信号输出中的至少一个。
方面28可以包括或使用、或能够任选地与方面1至27中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中当第一传输FET开启时第一主体能够可切换地耦合到信号输入。
方面29可以包括或使用、或能够任选地与方面1至28中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中第一传输FET可包括例如经由第一栅极去耦电阻器耦合到第一控制信号输入的栅极。
方面30可以包括或使用、或能够任选地与方面1至29中一项或任意组合的主旨相结合以任选地包括或使用主旨：例如还可包括第二传输FET。第二传输FET可包括耦合到控制信号输入的栅极、可耦合到信号输入的第一传导端子、可耦合到信号输出的第二传导端子、以及第二主体，其中第二主体可通过绝缘体与第二局部半导体区域分离，其中所述第二局部半导体区域耦合到电路节点或被驱动到偏置电压。第一传输FET可以是NFET和第二传输FET可以是PFET。第一传输FET和第二传输FET可以彼此互补以形成传输门。
方面31可以包括或使用、或能够任选地与方面1至30中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中第一半导体区域和第二半导体区域可以在第一传输FET和第二传输FET之间共享。
方面32可以包括或使用、或能够任选地与方面1至31中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中第二传输FET可包括通过第二栅极去耦电阻器耦合到控制信号输入的栅极。
方面33可以包括或使用、或能够任选地与方面1至32中一项或任意组合的主旨相结合以任选地包括或使用主旨(诸如装置、系统、设备、方法，用于执行动作的装置，或包括指令的设备可读介质，所述指令在由设备执行时可以使设备执行动作)，例如可以包括或使用模拟开关电路。模拟开关电路可包括第一传输FET，例如包括耦合到第一控制信号输入的栅极、通过第一栅极去耦电阻器耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体，第一主体通过第一绝缘体与局部第一半导体区域分离。还可包括第二传输FET。第二传输FET可包括通过第二栅极去耦电阻器耦合到控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第二主体，第二主体通过第二绝缘体与局部第二半导体区域分离。所述局部第一和第二半导体区域可电连接到放大器信号输出。
方面34可以包括或使用、或能够任选地与方面1至33中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中模拟开关电路可包括在可编程增益放大器电路的反馈网络中。所述局部第一和第二半导体区域可连接到所述可编程增益放大器电路中的放大器的信号输出。
方面35可以包括或使用、或能够任选地与方面1至34中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中模拟开关电路可包括在可编程增益设备放大器电路的反馈网络中。所述局部第一和第二半导体区域可连接到所述可编程增益设备放大器电路中的放大器的信号输出。
方面36可以包括或使用、或能够任选地与方面1至35中一项或任意组合的主旨相结合以任选地包括或使用主旨：其中所述局部第一和第二半导体区域可分享。
方面37可以包括或使用、或能够任选地与方面1至36中一项或任意组合的主旨相结合以任选地包括或使用主旨，可以包括或使用，或者可以可选地与主旨相结合，该主旨可以提供使用至少第一传输FET的方法，用于可切换地将模拟信号从信号输入传递或隔离到信号输出。该方法可包括：向所述第一传输FET的栅极提供第一控制信号以接通所述第一传输FET，从而将来自所述信号输入的模拟信号传递到所述信号输出，以及关闭所述第一传输FET以在所述信号输入处将所述模拟信号与所述信号输出隔离；和耦合或驱动到电路节点或偏置电压，局部第一半导体区域通过第一绝缘体与所述第一传输FET的主体区域分离，并通过第二绝缘体与集成电路上的其他电路分离。
方面38可以包括或使用、或能够任选地与方面1至37中一项或任意组合的主旨相结合以任选地包括或使用主旨，例如可包括：当第一传输FET开启和第一传输FET断开时可以将局部第一半导体区域连接到放大器电路的信号输出。
方面39可以包括或使用、或能够任选地与方面1至37中一项或任意组合的主旨相结合以任选地包括或使用主旨，例如可包括：使用第一传输FET选择性地切换可编程增益放大器电路或可编程增益设备放大器电路中的至少一个的反馈网络中的至少一个元件。
方面40可以包括或使用、或能够任选地与方面1至37中一项或任意组合的主旨相结合以任选地包括或使用主旨，例如可包括：使用第二传输FET，其类型与所述第一传输FET互补，用于可切换地将模拟信号从所述信号输入传递或隔离到信号输出。该方法可包括：向所述第二传输FET的栅极提供控制信号输入以接通所述第二传输FET，从而将来自所述信号输入的模拟信号传递到所述信号输出，以及关闭所述第二传输FET以在所述信号输入处将所述模拟信号与所述信号输出隔离；和当所述第二传输FET开启和所述第二传输FET断开时，将通过第二绝缘体与所述第二传输FET的主体区域分离的局部第一半导体区域耦合到可编程增益放大器(PGA)或可编程增益设备放大器(PGIA)的运算放大器电路的信号输出。
这些非限制性实例中的每一个可以独立存在，或者可以以各种排列组合或与一个或多个其他实例组合。
该概述旨在提供本专利申请的主题的概述。其目的不是提供对本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。
附图说明
在不一定按比例绘制的附图中，相同的数字可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。
附图通过示例而非通过限制的方式示出了本文件中讨论的各种实施例。
图1示出了可编程增益放大器(PGA)电路的示例。
图2A示出了图1的电路的简化模型。
图2B示出了可编程增益设备放大器(PGIA)电路的前置放大器的示例。
图3示出了图2B的电路的简化模型。
图4示出了图3的PGIA电路的差模半电路模型。
图5示出了图3的PGIA电路的共模半电路模型。
图6示出了模拟开关电路的示例，其可用于在图1-2的电路中提供一个或多个低电容开关。
图7示出了说明用于一个或多个传输FET的物理场效应晶体管(FET)结构的横截面视图示例，以及可以对这种结构起作用的各种寄生电容。
图8示出了图6的模拟开关电路的全CMOS传输门电路版的示例。
图9是示出操作模拟开关的方法的某些步骤的图，例如可以包括n-沟道传输FET。
图10示出了共模半电路模型，类似于图3所示，但其中寄生电容CPAR的至少一部分(B·CPAR)可以放置在运算放大器的反馈路径中，例如在PGA或PGIA或其他电路中。
图11示出了模拟开关电路的示例，其在某些方面类似于图6中所示的模拟开关电路，但是其可以省略缓冲器电路，使得第一半导体(RIOT)区域可以电连接到期望的偏置电压，例如PGA或PGIA电路中的运算放大器的输出。
具体实施方式
描述了低电容n-沟道模拟开关电路、p-沟道模拟开关电路和全CMOS传输门(T-栅极)电路。电阻去耦可用于帮助将开关或T-栅极与AC接地分离或隔离，例如一个或多个开关控制信号输入或电源电压。与通过场效应晶体管(FET)的主体区域分离的半导体区域可以耦合或驱动到类似于输入电压或其他所需电压的电压，以帮助减小开关或T-栅极的寄生电容。开关或T-栅极可以帮助提供改善的频率带宽或频率响应。该开关可用于可编程增益放大器(PGA)或可编程增益设备放大器(PGIA)或其他过量开关电容会降低电路性能的电路。通过场效应晶体管(FET)的主体区域(例如通过绝缘体)分离的半导体区域可以连接到期望的信号电压，例如连接到PGA或PGIA或其他电路中的运算放大器电路的输出，例如提供零极点抵消以改善电路的频率响应。
图1示出了可编程增益放大器(PGA)电路102的示例，其可包括一个或多个低电容开关104。开关104可用于将运算放大器108周围的反馈网络中的电阻106之间的节点可切换地耦合到其反相输入，例如当输入信号Vin施加到其非反相输入时。对于给定的增益设置，通常只有一个开关104接通，而其他开关104将被关闭，但是仍然会在运算放大器108的反相输入的电容敏感节点处产生电容。
图2A示出了图1的电路的简化模型，其中可以忽略开关(小的)的“导通”电阻，并且所有开关104，无论是“开”还是“关”都可以被视为电容器，使得这种开关104的网络可以被建模为集总电容器CPAR接地(GND)。电容器CPAR向放大器的环路增益引入极点，使得图1-2的PGA电路102的s-域环路传递函数可以根据等式1表示。
其中A(s)是运算放大器108的开环增益。新极点的位置可以根据等式2表示。
pPAR＝1/(RF||RG·CPAR) 等式2
如果放大器108要被解复用以重新获得频率带宽，则该极点将对可实现的频率带宽设置限制。因此，可以使用低寄生电容模拟开关或传输门来增强图1-2中所示的电路的性能，例如本文所解释和描述的。
图2B示出了可编程增益设备放大器(PGIA)电路的前置放大器200的示例。前置放大器200可以包括一个或多个低电容开关204，例如用于将运算放大器208周围的反馈网络中的电阻206之间的节点可切换地耦合到它们各自的反相输入。对于给定的增益设置，开关204A-D中的仅一个和开关204E-H中的一个通常将被接通，而其他开关将被关闭，但是仍然会在运算放大器208的反相输入端的电容敏感节点处产生电容。
图3示出了图2B的电路的简化模型，其中可以忽略开关(小的)的“导通”电阻，并且所有开关204，无论是“开”还是“关”都可以被视为电容器，使得这种开关204的网络可以被建模为集总电容器CPAR接地(GND)。图3中的电路可以根据差模半电路建模，如图4所示和共模半电路，如图5所示。图4的差模半电路环路增益可以根据等式3显示。
寄生电容产生极点，例如可以根据等式4示出。
pPAR_DM＝1/(RF||RG·CPAR) 等式4
可以根据等式5示出图5的共模半电路环路增益。
对于图5的共模半电路，环路始终处于单位增益。寄生电容产生极点，例如可以根据等式6示出。
pPAR_CM＝1/(RF·CPAR) 等式6
等式6中给出的共模半电路极点的频率低于等式4中表示的差模半电路极点，因此将主导频率响应带宽考虑因素。
在PGIA前置放大器中，开关电容的影响比PGA示例的影响更大。在PGIA中，开关寄生电容为共模环路增益增加了一个极点，该增益不会被闭环增益因子衰减。因此，放大器不能被解复用以实现恒定的增益带宽(GBW)乘积，并且引入的极点限制了共模环路的频率带宽，这又限制了差分环路的频率带宽。因此，可以通过低CPAR开关来增强性能，并且将引入的极点推出频率。
图6示出了模拟开关电路604的示例，其可用于提供图1-2中的一个或多个低电容开关104。模拟开关电路604可包括一个或多个传输FET606。图7示出了用于一个或多个传输FET 606的物理场效应晶体管(FET)结构的截面图示例，以及可以用于这种结构的各种寄生电容，其可以采用半导体绝缘体(SOI)工艺技术。在图6-7的示例中，一个或多个传输FET606可以包括栅极端子(G)、第一漏极/源极端子(D)、第二漏极/源极端子(S)、到FET的主体区域700的背栅极端子(BG)。BG或主体区域700可以由绝缘体702与半导体区域704分开。半导体区域704有时可以称为RIOT区域。半导体区域704可以是FET器件606的局部半导体区域，例如，它可以在FET器件606周围提供类似壕沟的局部半导体区域，其可以通过另一个后来的绝缘体706和底层绝缘体708与同一集成电路上的其他电路分离。半导体区域704可以是全传输门的互补的一对n型和p型FET器件606的本地和共享，例如，它可以在全传输门的互补FET器件606对周围提供类似壕沟的局部半导体区域，该全传输门通过另一个横向绝缘体706和下面的绝缘体708与同一集成电路上的其他电路分开。因为漏极和源极区域可被视为由施加的电压限定并且可互换，所以它们在本文中可互换地称为漏极/源极区域、漏极区域、源极区域或FET传导端子，其可区别于栅极区域(或FET控制端子)，并且可与主体区域(或FET主体端子或“背栅”端子)区分开。
利用如图7所示的结构，可以起到各种电容的作用，例如栅极-漏极电容(CGD)、栅极-源极电容(CGS)、源-主体电容(CSB)、漏极-主体电容(CDB)和绝缘体702上的主体到半导体电容(CPAR)。对于传输FET 606的给定“开”或“关”状态，图6中所示的电路可用于建立背栅端子或主体区域700和半导体区域704的适当电压，以便减小或最小化开关电路604对其中使用它的其他电路施加的寄生电容。这可以包括(1)BG或主体区域700；和/或(2)来自一个或多个相应AC信号接地节点的栅极区域(G)中的一个或多个的电阻去耦(例如，经由电阻器的耦合)，例如本文所述。
在图6的示例中，传输FET 606可以包括可以在节点612处连接到信号输入A的源。传输FET 606可以包括可以在节点614处连接到信号输出B的漏极。当传输FET 606接通时，传输FET 606的BG或主体区域700可以可切换地连接到节点612处的信号输入A或节点614处的信号输出B中的一个。例如，如图6所示，可以包括FET或其他开关610，以便当传输FET 606接通时，可切换地将传输FET 606的BG或主体区域700连接到节点612处的信号输入A。例如，在传输FET 606是n-沟道FET的情况下，开关610也可以是n-沟道FET，其中n-沟道FET开关610的栅极连接到n-沟道传输FET 606的栅极，两者都可以连接到控制信号S，例如通过可选的栅极去耦电阻器RG。以这种方式，传输FET 606和主体开关FET 610可以同时接通并且可以在开关信号S的控制下同时断开。当第一传输FET 606关闭时，背栅BG或主体区域700可以可切换地耦合到偏置电压(VEE)，例如通过FET或其他开关616，并且可选地还通过可以与开关616串联的主体去耦电阻器RBG。当传输FET 606接通时，可以关闭开关616，例如，通过将开关616的栅极连接到与控制信号S反相或以其他方式互补的控制信号SN。半导体区域704可以耦合到或驱动到信号输入或信号输出之一的电压。在图6的示例中，缓冲器电路618可以包括可以在节点612处耦合到信号输入A的缓冲器电路输入，以及可以耦合到并且可以驱动半导体区域704的缓冲器电路输出。缓冲器电路618可以包括源极跟随器或其他单位增益缓冲器电路，其可以在缓冲器电路618输入处呈现高输入阻抗并且在缓冲器电路618输出处呈现低输出阻抗。
在操作示例中，当n-沟道传输FET 606接通时，n-沟道FET开关610也接通，并且n-沟道FET开关616断开。在这种状态下，栅极去耦电阻器RG将传输FET 606的栅极端子与控制信号S电阻性地去耦，控制信号S提供AC接地。在这种状态下，栅极去耦电阻器RG可以隔离传输FET 606的寄生电容CGS和CGD。在这种状态下，传感FET 606的寄生电容CBD被FET开关610短路，并且绝缘体702上的主体到半导体寄生电容(CPAR)通过由缓冲器电路618驱动到节点612处的信号输入的电压来自举。在这种状态下，与FET开关610相关的寄生电容以与传输FET 606相关的方式被隔离。
在该操作示例中，当n-沟道传输FET 606断开时，n-沟道FET开关610也断开，并且n-沟道FET开关616接通。在这种状态下，栅极去耦电阻器RG将传输FET 606的栅极端子与控制信号S电阻性地去耦，控制信号S提供AC接地。在这种状态下，栅极去耦电阻器RG可以隔离传输FET 606的寄生电容CGS和CGD。在这种状态下，主体去耦电阻器RBG可以隔离传输FET606的寄生电容CBS和CBD。在这种状态下，绝缘体702上的主体到半导体寄生电容(CPAR)通过由缓冲器电路618驱动到节点612处的信号输入的电压而被自举，并且与主体去耦电阻器RBG一起确保传输FET 606的BG或主体区域700不直接与偏置电压VEE提供的AC接地电压电位相关联，而是通过主体去耦电阻器RBG与这种AC接地节点电阻隔离。在这种状态下，与FET开关610相关的寄生电容以与传输FET 606相关的方式被隔离。
描述用于切换BG或主体区域700并驱动半导体区域704的技术，例如在传输FET606的栅极和传输FET 606的背栅或主体区域700中的一个或多个电阻性去耦的同时可以帮助有效地减小寄生电容，特别是在传输FET 606的关闭状态下。这在某些电路中是有帮助的，例如图1的PGA电路102，其中多个开关104断开，但仍然加载运算放大器108的反相输入端的电容敏感节点。
尽管已经针对n-沟道传输FET 606特别描述了图6的模拟开关电路604，但是可以类似地使用p-沟道传输FET来实现，或者可以类似地通过将n-沟道和p-沟道传输FET组合成全传输门(“T-栅极”)配置来实现。
图8示出了图6的模拟开关电路604的全CMOS传输门电路804版本的示例。传输门电路804可包括n-沟道传输FET 606A、p-沟道传输FET606B、n-沟道FET开关610A、p-沟道FET开关610B、n-沟道FET开关616A例如负电源(VEE)、p-沟道FET开关616B例如正电源(VCC)、第一栅极去耦电阻器RGA、第二栅极去耦电阻器RGB、第一背栅去耦电阻器RBGA、第二背栅去耦电阻器RBGB，其在图6的相应组件的描述之后具有标有后缀“A”的组件，并且标有后缀“B”的部件构成互补的类似功能部件，用于将图6的模拟开关电路604扩展为全传输门配置。在图8的示例中，n-沟道传输FET 606A的半导体区域704可以连接到p-沟道传输FET 606B的半导体区域或与p-沟道传输FET 606B的半导体区域共用。缓冲器电路618可以包括可以耦合到信号输入节点612的输入和可以耦合到半导体区域704的输出，例如以将半导体区域704的电压驱动到信号输入节点612处的电压。
图9是示出操作模拟开关的方法900的某些步骤的图，例如可以包括n-沟道传输FET 606。在902处，当第一传输FET 606关闭时，第一传输FET 606的主体700可以与第一偏置电压(VEE)电阻地去耦合。在904处，当第一传输FET 606接通时，第一传输FET 606主体700可以可切换地耦合到输入612或输出614。在906处，当第一传输FET 606接通或断开时，第一传输FET 606的栅极可以与控制信号电阻性地去耦。在908处，通过绝缘体702与第一传输FET 606的主体700分离的半导体区域701可以被驱动到类似于信号输入612或信号输出614处的电压。方法900可以类似地应用于模拟开关，例如可以包括P-沟道传输FET，或者包括全CMOS传输门。
对CMOS传输门电路804进行了计算机仿真，并展示了与CMOS传输门相比频率带宽扩展和改善的频率响应，该CMOS传输门在不将半导体区域704驱动到输入电压且不包括栅极和主体去耦电阻器的情况下，为S、SN、VEE和VCC提供电阻去耦或隔离。
使用放大器输出利用寄生电容的示例
以上描述已经解释了如何通过适当地耦合主体和RIOT区域来减轻由多个开关引入电容敏感节点(例如PGA或PGIA电路中的运算放大器的反相输入)的过量电容的各种示例，或者电阻性地去耦一个或多个这样的开关(例如，nFET、pFET或全传输门)的栅极和主体区域，或者用电压缓冲器将第一半导体区域驱动到与开关的输入或输出电压相似的电压。如上所述，这样的技术可以改善频率响应，例如通过在频率中推出可编程增益设备放大器的共模(CM)环路增益中的极点(参见等式6)，使得更高频率的带宽可以是实现。
降低开关电容的一个潜在问题是将保留一些残余开关电容，其与运算放大器108的输入电容一起可以限制PGA、PGIA或其他使用开关和放大器的电路的频率带宽。然而，可以使用开关寄生电容的全部或一部分来产生零，而不是极点，这可以用来扩展PGA、PGIA或其他使用开关和放大器的电路的频率带宽。这可以通过用放大器108的输出驱动开关(或其一部分)的寄生电容来实现，例如这里所解释的。
图10示出了可编程增益设备放大器的前置放大器的共模半电路模型，类似于图3所示，但其中寄生电容CPAR的至少一部分(B·CPAR)可以放在反馈路径中，例如，通过使用放大器108、208的输出适当地驱动开关104、204。这可以包括留下寄生电容CPAR的一些部分(A·CPAR)(该部分，A·CPAR，可以包括或基本上等于出现在放大器108、208的电容敏感的反相输入和地之间的放大器108、208的输入电容)。系数A、B可以表示寄生电容CPAR的各个部分，使得A+B＝1。在诸如图10中建模的PGIA前置放大器电路实现中，可以根据等式7中所示的s-域传递函数给出频率响应。
从等式7可以看出，分割CPAR使得寄生电容CPAR的一部分(B·CPAR)可以放置在反馈路径中可以将零引入传递函数。如果B>>A，那么极点和零点几乎可以相互抵消，这可以扩展PGIA前置放大器电路的频率带宽，这可以在不需要额外元件的情况下完成。
图11示出了模拟开关电路1104的示例，其在某些方面类似于图6中所示的模拟开关电路604，但是其可以省略缓冲器电路618。类似于模拟开关电路604，模拟开关电路1104可用于提供图1-2中的一个或多个低电容开关104。在模拟开关电路1104中，RIOT区域704(其在物理上在图7的横截面图中示出)可以被驱动或直接连接到期望的电路节点或信号电压。在一个例子中，RIOT区域704可以电连接到图1的运算放大器108的输出或图2B的运算放大器208A-B之一的输出，以便提供传递函数零，用于部分或完全的极点消除，如上面关于等式7和图10所解释的那样。在另一个示例中，RIOT区704可以被电驱动(例如，通过缓冲放大器电路)到类似于图1的运算放大器108的输出处的电压或者图2B的运算放大器208A-B之一的输出，例如提供传递函数零，用于部分或完全的极消除，如上面关于等式7和图10所解释的。在另一个例子中，例如图1和2B所示，开关104、204的RIOT区域704可以直接电连接到图1的运算放大器108的输出或图2B的运算放大器208A-B之一的输出，并且614处的开关输出可以直接或间接耦合(例如，通过电阻器106、207中的一个或多个)到图1的运算放大器108的这种输出或图2B的运算放大器208A-B之一的输出。因此，RIOT区域704可以电耦合到PGA电路的前置放大器或PGIA电路中的放大器输出(或驱动到类似于其偏置电压的电压)。
虽然图11包括去耦电阻器RG和RBG以及诸如通过开关610的开关BG节点700，但这些是可选的并且不需要使用本文所述的零极点消除技术来获得增强的频率响应。
在PGIA前置放大器中对CMOS传输门电路804进行计算机模拟，其中RIOT区域704直接连接到偏置电压和PGIA的运算放大器的输出，并且与没有将半导体RIOT区域704驱动到偏置电压和PGIA的运算放大器的输出的CMOS传输门相比，证明了频率带宽扩展和改进的频率响应。
各种注释
以上描述包括对附图的参考，附图形成详细描述的一部分。附图通过图示的方式示出了可以实施本发明的具体实施例。这些实施例在本文中也称为“示例”。这些示例可以包括除了示出或描述的那些之外的元件。然而，本发明人还考虑了仅提供所示或所述的那些元件的实例。此外，本发明人还考虑使用所示或所述的那些元件(或其一个或多个方面)的任何组合或置换的示例，或者关于特定示例(或其一个或多个方面)，或关于本文示出或描述的其他示例(或其一个或多个方面)。
如果本文档与通过引用并入的任何文档之间的使用不一致，则以本文档中的用法为准。
在该文献中，术语“一”或“一个”在专利文献中是常见的，包括一个或多于一个、独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文件中，术语“或”用于表示非排他性的，例如“A或B”包括“A但不是B”、“B但不是A”和“A和B”，除非另有说明表示。在本文中，术语“包括”和“其中”用作相应术语“包括”和“其中”的等同词。此外，在以下权利要求中，术语“包括”和“包含”是开放式的，即包括除了在权利要求中的这一术语之后列出的元件之外的元件的系统、装置、物品、组合物、配方或过程仍被认为属于该权利要求的范围。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记，并不旨在对其对象施加数字要求。
除非上下文另有说明，否则诸如“平行”、“垂直”、“圆形”或“方形”的几何术语不旨在要求绝对数学精度。相反，这种几何术语允许由于制造或等效功能而引起的变化。例如，如果元素被描述为“圆形”或“通常是圆形的”，则该描述仍包含不是精确圆形的组分(例如，略呈椭圆形的组分或是多边形的多边形)。
这里描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子设备以执行如以上示例中描述的方法。这种方法的实现可以包括代码，例如微代码、汇编语言代码、更高级语言代码等。此类代码可包括用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的一部分。此外，在示例中，代码可以有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上，例如在执行期间或在其他时间。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如，光盘和数字视频盘)、磁带、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
以上描述旨在是说明性的而非限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在阅读以上描述之后，例如本领域普通技术人员可以使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，允许读者快速确定技术公开的性质。提交时的理解是，它不会用于解释或限制权利要求的范围或含义。而且，在以上详细描述中，可以将各种特征组合在一起以简化本公开。这不应被解释为意图无人认领的公开特征对于任何权利要求是必不可少的。相反，发明主题可以在于少于特定公开实施例的所有特征。因此，以下权利要求作为示例或实施例结合到具体实施方式中，其中每个权利要求自身作为单独的实施例，并且可以预期这些实施例可以以各种组合或置换彼此组合。应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定本发明的范围。

Claims (40)

1.模拟开关电路，包括：
第一传输FET，包括耦合到第一控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体，其中所述第一主体通过第一绝缘体与局部第一半导体区域分离。
2.权利要求1所述的模拟开关电路，其中通过第二绝缘体另外电隔离，所述局部第一半导体区域专用于所述模拟开关电路，所述第二绝缘体与所述第一绝缘体和下面的第三绝缘体一起形成所述第一传输FET周围或附近的壕沟区域，并且其中所述局部第一半导体区域耦合到电路节点或被驱动到偏置电压。
3.权利要求2所述的模拟开关电路，其中所述局部第一半导体区域耦合到或驱动到类似于所述信号输入或所述信号输出之一的电压。
4.权利要求3所述的模拟开关电路，其中所述局部第一半导体区域耦合到或驱动到类似于所述信号输出的电压。
5.权利要求2所述的模拟开关电路，包括在可编程增益放大器电路的反馈网络中，其中所述局部第一半导体区域电连接到所述可编程增益放大器电路中的放大器的信号输出。
6.权利要求2所述的模拟开关电路，包括在可编程增益设备放大器电路的反馈网络中，其中所述局部第一半导体区域电连接到所述可编程增益设备放大器电路中的放大器的信号输出。
7.权利要求1所述的模拟开关电路，其中当所述第一传输FET断开时所述第一主体通过第一主体去耦电阻器可切换地耦合到第一偏置电压，当所述第一传输FET开启时所述第一主体也可切换地耦合到所述信号输入或所述信号输出中的至少一个。
8.权利要求7所述的模拟开关电路，其中当所述第一传输FET开启时所述第一主体可切换地耦合到所述信号输入。
9.权利要求1所述的模拟开关电路，其中所述第一传输FET包括经由第一栅极去耦电阻器耦合到第一控制信号输入的栅极。
10.权利要求1所述的模拟开关电路，还包括：
第二传输FET，包括耦合到第二控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第二主体，其中所述第二主体通过绝缘体与第二局部半导体区域分离，其中所述第二局部半导体区域耦合到电路节点或被驱动到偏置电压；和
其中所述第一传输FET是NFET和所述第二传输FET是PFET，并且其中所述第一传输FET和所述第二传输FET彼此互补以形成传输门。
11.权利要求10所述的模拟开关电路，其中所述第一半导体区域和所述第二半导体区域在所述第一传输FET和所述第二传输FET之间共享。
12.权利要求10所述的模拟开关电路，其中所述第二传输FET包括通过第二栅极去耦电阻器耦合到第二控制信号输入的栅极。
13.权利要求1所述的模拟开关电路，包括：
第一传输FET，包括耦合到第一控制信号输入的栅极、通过第一栅极去耦电阻器耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体，所述第一主体通过第一绝缘体与局部第一半导体区域分离；和
第二传输FET，包括通过第二栅极去耦电阻器耦合到控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第二主体，所述第二主体通过第二绝缘体与局部第二半导体区域分离；和
其中所述局部第一和第二半导体区域电连接到放大器信号输出。
14.权利要求13所述的模拟开关电路，包括在可编程增益放大器电路的反馈网络中，并且其中所述局部第一和第二半导体区域连接到所述可编程增益放大器电路中的放大器的信号输出。
15.权利要求13所述的模拟开关电路，包括在可编程增益设备放大器电路的反馈网络中，并且其中所述局部第一和第二半导体区域电连接到所述可编程增益设备放大器电路中的放大器的信号输出。
16.权利要求13所述的模拟开关电路，其中所述局部第一和第二半导体区域是分享的。
17.一种使用至少第一传输FET用于可切换地将模拟信号从信号输入传递或隔离到信号输出的方法，该方法包括：
向所述第一传输FET的栅极提供第一控制信号以接通所述第一传输FET，从而将来自所述信号输入的模拟信号传递到所述信号输出，以及关闭所述第一传输FET以在所述信号输入处将所述模拟信号与所述信号输出隔离；和
耦合或驱动到电路节点或偏置电压，局部第一半导体区域通过第一绝缘体与所述第一传输FET的主体区域分离，并通过第二绝缘体与集成电路上的其他电路分离。
18.权利要求17所述的方法，包括当所述第一传输FET开启和所述第一传输FET断开时将所述局部第一半导体区域连接到放大器电路的信号输出。
19.权利要求17所述的方法，包括使用所述第一传输FET选择性地切换可编程增益放大器电路或可编程增益设备放大器电路中的至少一个的反馈网络中的至少一个元件。
20.权利要求17所述的方法，还包括：
使用第二传输FET，其类型与所述第一传输FET互补，用于可切换地将模拟信号从所述信号输入传递或隔离到信号输出；
向所述第二传输FET的栅极提供控制信号输入以接通所述第二传输FET，从而将来自所述信号输入的模拟信号传递到所述信号输出，以及关闭所述第二传输FET以在所述信号输入处将所述模拟信号与所述信号输出隔离；和
当所述第二传输FET开启和所述第二传输FET断开时，将通过第二绝缘体与所述第二传输FET的主体区域分离的局部第一半导体区域耦合到可编程增益放大器(PGA)或可编程增益设备放大器(PGIA)的运算放大器电路的信号输出。
21.模拟开关电路，包括：
第一传输FET，包括耦合到第一控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体，当所述第一传输FET断开时所述第一主体通过第一主体去耦电阻器可切换地耦合到第一偏置电压，当所述第一传输FET开启时所述第一主体也可切换地耦合到所述信号输入或所述信号输出中的至少一个。
22.权利要求21所述的模拟开关电路，其中所述第一主体通过绝缘体与第一半导体区域分离，其中所述第一半导体区域耦合到或驱动到类似于所述信号输入或所述信号输出中的一中的电压。
23.权利要求22所述的模拟开关电路，其中所述第一半导体区域耦合到或驱动到类似于所述信号输入的电压。
24.权利要求23所述的模拟开关电路，包括第一缓冲器电路，其将信号输入耦合到所述第一半导体区域以将所述第一半导体区域的电压驱动到与所述信号输入的电压类似的电压，其中所述第一缓冲器电路包括第一缓冲器输入和第一缓冲器输出，并且被配置为在所述第一缓冲器输入处提供比在所述第一缓冲器输出处的输出阻抗更高的输入阻抗。
25.权利要求21所述的模拟开关电路，其中当所述第一传输FET开启时所述第一主体可切换地耦合到所述信号输入。
26.权利要求21所述的模拟开关电路，其中所述第一传输FET包括经由第一栅极去耦电阻器耦合到第一控制信号输入的栅极。
27.权利要求21所述的模拟开关电路，还包括：
第二传输FET，包括耦合到控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第二主体，当所述第二传输FET断开时所述第一主体通过第二主体去耦电阻器可切换地耦合到第二偏置电压，当所述第二传输FET开启时所述第二主体也可切换地耦合到所述信号输入或所述信号输出中的至少一个。
28.权利要求27所述的模拟开关电路，其中所述第一传输FET是NFET和所述第二传输FET是PFET，并且其中所述第一传输FET和所述第二传输FET彼此互补以形成传输门。
29.权利要求27所述的模拟开关电路，其中所述第二主体通过绝缘体与第二半导体区域分离，其中所述第二半导体区域耦合到或驱动到类似于所述信号输入或所述信号输出中的一中的电压。
30.权利要求29所述的模拟开关电路，其中所述第一半导体区域和所述第二半导体区域在所述第一传输FET和所述第二传输FET之间共享。
31.权利要求28所述的模拟开关电路，包括第二缓冲器电路，其将信号输入耦合到所述第二半导体区域以将所述第二半导体区域的电压驱动到与所述信号输入的电压类似的电压，其中所述第二缓冲器电路包括第二缓冲器输入和第二缓冲器输出，并且被配置为在所述第二缓冲器输入处提供比在所述第二缓冲器输出处的输出阻抗更高的输入阻抗。
32.权利要求26所述的模拟开关电路，其中所述第二传输FET包括通过第二栅极去耦电阻器耦合到第二控制信号输入的栅极。
33.权利要求21所述的模拟开关电路，其中所述第一主体通过绝缘体与第一半导体区域分离；
其中当所述第一传输FET开启时所述第一主体通过第一切换FET可切换地耦合到所述信号输入，所述第一切换FET具有也通过绝缘体与所述第一半导体区域分离的第一切换FET主体，并且其中所述模拟开关电路还包括将信号输入耦合到所述第一半导体区域的第一缓冲器电路。
34.权利要求21所述的模拟开关电路，包括：
第一传输FET，包括耦合到第一控制信号输入的栅极、通过第一栅极去耦电阻器耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第一主体，当所述第一传输FET断开时所述第一主体通过第一主体去耦电阻器可切换地耦合到第一偏置电压，当所述第一传输FET开启时所述第一主体也可切换地耦合到所述信号输入；和
第二传输FET，包括通过第二栅极去耦电阻器耦合到控制信号输入的栅极、耦合到信号输入的第一传导端子、耦合到信号输出的第二传导端子、以及第二主体，当所述第二传输FET断开时所述第二主体通过第二主体去耦电阻器可切换地耦合到第二偏置电压，当所述第二传输FET开启时所述第二主体也可切换地耦合到所述信号输入。
35.一种使用至少第一传输FET用于可切换地将模拟信号从信号输入传递或隔离到信号输出的方法，该方法包括：
当所述第一传输FET断开时，通过第一主体去耦电阻器将所述第一传输FET的主体从第一偏置电压去耦；和
当所述第一传输FET开启时，将所述第一传输FET的主体可切换地耦合到信号输入或信号输出中的一个。
36.权利要求35所述的方法，包括：
通过第一栅极去耦电阻器将第一控制信号输入从所述第一传输FET的栅极去耦。
37.权利要求35所述的方法，其中所述第一主体通过绝缘体与第一半导体区域分离并且包括：将所述第一半导体区域驱动到类似于信号输入或信号输出中的一种的电压。
38.权利要求37所述的方法，其中将所述第一半导体区域驱动到类似于信号输入或信号输出中的一种的电压包括将所述第一半导体区域驱动到类似于信号输入的电压。
39.权利要求35所述的方法，其中当所述第一传输FET开启时将所述第一传输FET的主体可切换地耦合到信号输入或信号输出中的一个包括当所述第一传输FET开启时将所述第一传输FET的主体可切换地耦合到信号输入。
40.权利要求35所述的方法，还包括：
使用第二传输FET，其类型与所述第一传输FET互补，用于可切换地将模拟信号从所述信号输入传递或隔离到信号输出，该方法包括：
当所述第二传输FET断开时，通过第二主体去耦电阻器将所述第二传输FET的主体从第二偏置电压去耦；和
当所述第二传输FET开启时，将所述第二传输FET的主体可切换地耦合到信号输入或信号输出中的一个。
CN201780053662.7A 2016-09-01 2017-09-01 用于pga或pgia的低电容开关 Active CN109643729B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15/254,782 2016-09-01
US15/254,696 2016-09-01
US15/254,782 US10560061B2 (en) 2016-09-01 2016-09-01 Low capacitance switch for programmable gain amplifier or programable gain instrumentation amplifier
US15/254,696 US10200029B2 (en) 2016-09-01 2016-09-01 Low capacitance analog switch or transmission gate
PCT/US2017/049876 WO2018045298A1 (en) 2016-09-01 2017-09-01 Low capacitance switch for pga or pgia

Publications (2)

Publication Number Publication Date
CN109643729A true CN109643729A (zh) 2019-04-16
CN109643729B CN109643729B (zh) 2022-03-29

Family

ID=61301662

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780053662.7A Active CN109643729B (zh) 2016-09-01 2017-09-01 用于pga或pgia的低电容开关

Country Status (2)

Country Link
CN (1) CN109643729B (zh)
WO (1) WO2018045298A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117452175A (zh) * 2023-12-20 2024-01-26 国科大杭州高等研究院 一种用于半导体光电器件微区带宽测试系统及方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10560061B2 (en) 2016-09-01 2020-02-11 Analog Devices, Inc. Low capacitance switch for programmable gain amplifier or programable gain instrumentation amplifier
US10200029B2 (en) 2016-09-01 2019-02-05 Analog Devices, Inc. Low capacitance analog switch or transmission gate
KR102670924B1 (ko) 2019-01-24 2024-05-31 삼성전자 주식회사 스위치 및 상기 스위치를 제어하기 위한 스위치 제어 프로세서를 포함하는 증폭기

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3331180A1 (de) * 1982-09-02 1984-03-08 Analog Devices Inc., 02062 Norwood, Mass. Cmos digital/analog-wandler
US5434446A (en) * 1993-07-07 1995-07-18 Analog Devices, Inc. Parasitic capacitance cancellation circuit
CN1341961A (zh) * 2000-09-07 2002-03-27 三洋电机株式会社 半导体集成电路装置的制造方法
US20120292700A1 (en) * 2011-05-16 2012-11-22 International Business Machines Corporation Extremely Thin Semiconductor-On-Insulator (ETSOI) FET With A Back Gate and Reduced Parasitic Capacitance And Method of Forming The Same
US20130015918A1 (en) * 2011-07-15 2013-01-17 Texas Instruments Incorporated High speed amplifier
CN104321968A (zh) * 2012-05-22 2015-01-28 美国亚德诺半导体公司 Cmos晶体管的线性化方法
US20160043722A1 (en) * 2014-08-08 2016-02-11 Texas Instruments Incorporated Transistor switch with back-gate biasing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583725B1 (ko) * 2003-11-07 2006-05-25 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법
JP2008117885A (ja) * 2006-11-02 2008-05-22 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2013229449A (ja) * 2012-04-25 2013-11-07 Advanced Power Device Research Association 窒化物系半導体素子
TWI623142B (zh) * 2012-07-07 2018-05-01 西凱渥資訊處理科技公司 與基於射頻開關之絕緣體上矽相關之電路、裝置、方法及其組合
US9293533B2 (en) * 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3331180A1 (de) * 1982-09-02 1984-03-08 Analog Devices Inc., 02062 Norwood, Mass. Cmos digital/analog-wandler
US5434446A (en) * 1993-07-07 1995-07-18 Analog Devices, Inc. Parasitic capacitance cancellation circuit
CN1341961A (zh) * 2000-09-07 2002-03-27 三洋电机株式会社 半导体集成电路装置的制造方法
US20120292700A1 (en) * 2011-05-16 2012-11-22 International Business Machines Corporation Extremely Thin Semiconductor-On-Insulator (ETSOI) FET With A Back Gate and Reduced Parasitic Capacitance And Method of Forming The Same
US20130015918A1 (en) * 2011-07-15 2013-01-17 Texas Instruments Incorporated High speed amplifier
CN104321968A (zh) * 2012-05-22 2015-01-28 美国亚德诺半导体公司 Cmos晶体管的线性化方法
US20160043722A1 (en) * 2014-08-08 2016-02-11 Texas Instruments Incorporated Transistor switch with back-gate biasing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117452175A (zh) * 2023-12-20 2024-01-26 国科大杭州高等研究院 一种用于半导体光电器件微区带宽测试系统及方法

Also Published As

Publication number Publication date
CN109643729B (zh) 2022-03-29
WO2018045298A1 (en) 2018-03-08

Similar Documents

Publication Publication Date Title
CN109643729A (zh) 用于pga或pgia的低电容开关
JP6529435B2 (ja) ワイドコモンモードレンジ送信ゲート
US8149042B2 (en) Analog switch for signal swinging between positive and negative voltages
US7633338B1 (en) Compensation circuit for amplifiers having multiple stages
JP4416728B2 (ja) 低電圧差動信号の駆動回路及び制御方法
JP2017519430A (ja) Ａｃ等電位ノードを維持するためのフィルタを有するトランジスタベーススイッチスタック
EP2460271A1 (en) Switches with bias resistors for even voltage distribution
US7605636B2 (en) Power gating structure, semiconductor including the same and method of controlling a power gating
CN100390994C (zh) 半导体器件
CN107257236A (zh) 用于电压电平转换的装置、系统和方法
US10560061B2 (en) Low capacitance switch for programmable gain amplifier or programable gain instrumentation amplifier
EP2824835B1 (en) Impedance component having low sensitivity to power supply variations
US20180062644A1 (en) Low capacitance analog switch or transmission gate
GB2396983A (en) High voltage CMOS input/output circuits using fast low voltage transistors
EP1811653A1 (en) Amplifier input switch configuration with improved PSRR
EP2858246B1 (en) Capacitance minimization switch
EP1804375B1 (en) Differential amplifier circuit operable with wide range of input voltages
US20110057715A1 (en) High bandwidth switch design
US9350321B2 (en) Low distortion impedance selection and tunable impedance circuits
KR20140110874A (ko) 트라이스테이트 게이트
JP6845680B2 (ja) アナログスイッチ回路
CN208190626U (zh) 用于高压供电节点的电路及缓冲器电路
TW200538947A (en) Blade server system
KR20160114537A (ko) 저전압 스위치 제어
US9065441B2 (en) Voltage scale-down circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant