CN100390994C - 半导体器件 - Google Patents

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CN100390994C CNB2005100511385A CN200510051138A CN100390994C CN 100390994 C CN100390994 C CN 100390994C CN B2005100511385 A CNB2005100511385 A CN B2005100511385A CN 200510051138 A CN200510051138 A CN 200510051138A CN 100390994 C CN100390994 C CN 100390994C
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Abstract

本发明提供了一种半导体器件。电容器具有MOS栅极结构，其中在栅极接线端和接地端之间具有栅极绝缘膜作为电介质。开关单元连接在栅极接线端和电源之间。接地端连接到地。配备有开关控制电路，其将开关单元的状态在导通态和非导通态之间切换。预定电压和栅极接线端电压被分别输入到开关控制电路的正相输入端和反相输入端。当栅极接线端电压高于预定电压时开关单元导通，当栅极接线端电压低于预定电压时开关单元非导通。

Description

半导体器件
技术领域
本发明涉及具有去耦电容的半导体器件。更具体地，本发明涉及在用作去耦电容的电容器中发生电介质击穿时将该电容器从电源断开的电路。
背景技术
近年来，随着诸如家用电器之类物品的性能的提高，出现了对高增速及高集成度半导体芯片的需求。为了满足这种需求，集成在半导体芯片中的每个金属氧化物半导体(MOS)晶体管的栅极面积增大了。具体地说，被要求高速工作的半导体芯片意味着要通过在电源和地之间连接许多去耦电容以稳定电源电压。
通常，用作去耦电容的电容器(后文中简称为“电容器”)具有MOS栅极结构。另外，电容使用绝缘膜作为电介质，该绝缘膜与MOS晶体管的栅极绝缘膜同时形成。因此，如果随着微制造技术的新近发展而将MOS晶体管的栅极绝缘膜制造的更薄，则电容器的电介质相应地更薄。结果，经常发生与时间相关的电介质击穿(TDDB)。即，在客户使用从制造商处运送来的半导体芯片时，经常发生电容器的电介质击穿的故障。如果电容器发生TDDB，则发生电源与地之间的短路。这会不利地导致电流消耗的增加及电源电压的下降。因此，必须采取措施，使得在发货后电容器发生TDDB时不会导致这样的故障。
同时，当在发货前进行半导体芯片测试时发现电容器发生了TDDB时，该半导体芯片被当作次品而被丢弃，即便发生故障的电容器只是半导体芯片上电容器的一部分。这会不利地导致产量降低。为了防止这样的问题，已经提出了这样的半导体集成电路：其中，在电源和电容器之间连接p沟道MOS晶体管(后文称为“PMOS”)，当判定该电容器有故障时，通过来自外部控制电路的信号将PMOS关闭，从而将该电容器从电源断开(例如参见日本专利申请早期公开No.2003-17569(图1和图2))。因为通过将该故障电容器从电源断开，该半导体集成电路可以被当作好的产品出货，所以提高了产量。
但是，根据日本专利申请早期公开No.2003-17569，在发货后(换言之，在客户使用该产品时)出现故障的电容器不能从电源断开。因而，这种传统半导体集成电路不利的是，其不能够处理在发货后发生故障的电容器。
发明内容
本发明的目的是至少解决传统技术中的这些问题。
根据本发明一个方面的半导体器件包括：电容器，其具有栅极接线端、接地端以及在栅极接线端与接地端之间的栅极绝缘膜；开关单元，其将栅极接线端电连接至电源或从电源断开；和开关控制单元，其当栅极接线端的电压高于预定电压时接通开关单元，并且当栅极接线端的电压低于预定电压时切断开关单元。
根据本发明另一个方面的半导体器件包括：具有多个并联电容器的电容器单元，其中每个电容器具有栅极接线端、接地端以及在栅极接线端与接地端之间的栅极绝缘膜；开关单元，其将栅极接线端电连接至电源或从电源断开；和开关控制单元，其当电容器单元的电压高于预定电压时接通开关单元，并且当电容器单元的电压低于预定电压时切断开关单元。
根据本发明另一个方面的半导体器件包括：电容器，其具有栅极接线端、接地端以及在栅极接线端与接地端之间的栅极绝缘膜；开关单元，其将接地端电连接至地或从地断开；和开关控制单元，其当接地端的电压低于预定电压时接通开关单元，当接地端的电压高于预定电压时切断开关单元。
根据本发明另一个方面的半导体器件包括：具有多个并联电容器的电容器单元，其中每个电容器具有栅极接线端、接地端以及在栅极接线端与接地端之间的栅极绝缘膜；开关单元，其将接地端电连接至地或从地断开；和开关控制单元，其当电容器单元的电压低于预定电压时接通开关单元，并且当电容器单元的电压高于预定电压时切断开关单元。
当结合附图阅读时，在下面关于本发明的详细描述中具体提出了本发明的其他目的、特征和优点，或者从中将清楚看到本发明的其他目的、特征和优点。
附图说明
图1是用于说明根据本发明的半导体器件的第一配置的原理的电路图；
图2是用于说明根据本发明的半导体器件的第二配置的原理的电路图；
图3是描述根据本发明第一实施例的半导体器件的一个示例的电路图；
图4是描述开关控制电路的一个示例的电路图；
图5是描述根据第一实施例的半导体器件的另一示例的电路图；
图6是描述根据第一实施例的半导体器件的另一示例的电路图；
图7是描述根据本发明第二实施例的半导体器件的一个示例的电路图；
图8是描述根据第二实施例的半导体器件的另一示例的电路图；
图9是描述根据本发明第三实施例的半导体器件的一个示例的电路图；
图10是描述开关控制电路的另一示例的电路图；
图11是描述根据本发明第四实施例的半导体器件的一个示例的电路图；
图12是描述根据第四实施例的半导体器件的另一示例的电路图；
图13是描述根据第四实施例的半导体器件的另一示例的电路图；
图14是描述根据本发明第五实施例的半导体器件的一个示例的电路图；
图15是描述根据第五实施例的半导体器件的另一示例的电路图；
图16是描述根据本发明第六实施例的半导体器件的一个示例的电路图；
图17是描述根据本发明第七实施例的半导体器件的一个示例的电路图；
图18是描述根据第七实施例的半导体器件的另一示例的电路图。
具体实施方式
下面将参考附图详细说明根据本发明的半导体器件的示例性实施例和原理。在说明和附图中，等同的元件用等同的参考标记表示。
图1是用于说明根据本发明的半导体器件的第一配置的原理的电路图。如图1所示，电容器1具有MOS栅极结构，其中电介质(后文称为“栅极绝缘膜”)被放置在栅极接线端11和接地端12之间。开关单元2连接在栅极接线端11和电源4之间。接地端12连接到地5。
半导体还包括开关控制电路3，其将开关单元2的状态在导通态(ON状态)和非导通态(OFF状态)之间切换。预定电压(后文称为“参考电压”)Vref和栅极接线端11的电压(后文称为“栅极电压”)Vg分别被输入到开关控制电路3的正相输入端(正端)和反相输入端(负端)。电容器1发生电介质击穿时的栅极电压Vg是通过如下方式得到的分压：通过开关单元2的电阻和发生电介质击穿的电容器1(MOS二极管)的电阻，将电源电压Vdd和地电压Vss之间的差值分压。因此，参考电压Vref被设置在电源电压Vdd和该分压之间的电压处。
根据该第一配置，在正常状态，开关单元2导通，栅极电压Vg接近于电源电压Vdd。因此，栅极电压Vg高于参考电压Vref，开关控制电路3的输出电压位于相对低的电平(后文称为“L电平”)。在这种状态中，当在电容器1的栅极接线端11和接地端12之间发生短路时，被拉向地电压Vss的栅极电压Vg下降。当栅极电压Vg变为低于参考电压Vref时，开关控制电路3的输出电压转变为相对高的电平(后文称为“H电平”)。
因此，如果开关单元2是由这样的开关构成的：当开关控制电路3的输出电压处于L电平时该开关开通，而当开关控制电路3的输出电压处于H电平时该开关关断，则栅极接线端11在正常状态中总是连接到电源4，即，电容器1用作去耦电容。在电容器1中发生短路后，栅极接线端11从电源4断开，从而可以防止电源4和地5之间的短路。
图2是用于说明根据本发明的半导体器件的第二配置的原理的电路图。如图2所示，电容器1的栅极接线端11连接到电源4。开关单元2连接在电容器1的接地端12和地5之间。接地端12的电压(后文称为“衬底电压”)Vsub被输入到开关控制电路3的反相输入端(负端)。电容器1发生电介质击穿时的衬底电压Vsub是通过如下方式得到的分压：通过发生电介质击穿的电容器1(MOS二极管)的电阻和开关单元2的电阻，将电源电压Vdd和地电压Vss之间的差值分压。因此，参考电压Vref被设置在该分压与地电压Vss之间的电压处。因为第二配置的其他构成元件与图1所示的第一配置的构成元件相同，所以分别用与图1相同的参考标记表示，在此不赘述。
根据该第二配置，在正常状态中，开关单元2导通，衬底电压Vsub接近于地电压Vss。因此，衬底电压Vsub低于参考电压Vref，开关控制电路3的输出电压处于H电平。在这种状态中，当在电容器1的栅极接线端11和接地端12之间发生短路时，被拉向电源电压Vdd的衬底电压Vsub增加。当衬底电压Vsub变为高于参考电压Vref时，开关控制电路3的输出电压转变为L电平。
因此，如果开关单元2是由这样的开关构成的：当开关控制电路3的输出电压处于H电平时该开关开通，而当开关控制电路3的输出电压处于L电平时该开关关断，则接地端12在正常状态中总是连接到地5，即，电容器1用作去耦电容。在电容器1中发生短路后，接地端12从地5断开，从而可以防止电源4和地5之间的短路。
图3是描述根据本发明第一实施例的半导体器件的一个示例的电路图。如图3所示，第一实施例中的半导体器件具有图1所示的第一配置，包括用作开关单元2的PMOS 21。另外，PMOS 6被配置在栅极接线端11和电源4之间，并且并联连接到PMOS 21作为复位单元，该复位单元初始化栅极接线端11的电压。后文中，用作开关单元2的PMOS 21将被称为“第一PMOS 21”，用作复位单元的PMOS 6将被称为“第二PMOS6”。
第一PMOS 21的源极、栅极和漏极分别连接到电源4、开关控制电路3A的输出端和电容器1的栅极接线端。第二PMOS 6的源极和漏极分别连接到电源4和栅极接线端11。复位信号(/Reset)从控制电路(未示出)输入到第二MOS 6的栅极。该半导体器件的其他构成元件与图1所示的第一配置的元件等同。
图4是描述开关控制电路3A的一个示例的电路图。开关控制电路3A是典型的差分放大器，包括三个n沟道MOS晶体管(后文称为“NMOS”)31、32和33以及两个PMOS 34和35。NMOS 31的栅极输入电压Vin是电容器1的栅极电压Vg。参考电压Vref被输入到NMOS 32的栅极。NMOS 31的源极和NMOS 32的源极被连接到用作电流源的NMOS 33的漏极。NMOS 33的栅极和源极分别连接到电源4和地5。
NMOS 31的漏极和NMOS 32的漏极分别连接到PMOS 34的漏极和PMOS 35的漏极。PMOS 34的源极和PMOS 35的源极连接到电源4。PMOS 34的栅极连接到PMOS 35的栅极、PMOS 35的漏极和NMOS 32的漏极。PMOS 34的漏极和NNOS 31漏极连接到该差分放大器的输出端，输出电压Vout从输出端输出。具有不同于图4所示配置的差分放大器也可以被用作开关控制电路3A。
接下来将说明如图3所示的被构造的半导体器件的操作。在电流被送入半导体器件后，第二PMOS 6响应于处于L电平的复位信号而变为导通。从而，被输入到开关控制电路3A的栅极电压Vg等于电源电压Vdd，换言之，高于参考电压Vref。因此，开关控制电路3A的输出电压变为L电平，并且第一PMOS 21变为导通。此后，复位信号变为H电平，使得第二PMOS 6非导通。但是，因为第一PMOS 21是导通的，所以保持了这样的状态：开关控制电路3A的输出电压处于L电平，并且第一PMOS 21导通。
在正常状态中，即，如果电容器1的栅极绝缘膜不发生电介质击穿，栅极电压Vg总是等于电源电压Vdd。因此，第一PMOS 21导通，并且电容器1用作去耦电容。在这种状态中，当电容器1的栅极绝缘膜发生电介质击穿时，栅极电压Vg下降。当栅极电压Vg变为低于参考电压Vref时，开关控制电路3A的输出电压转变为H电平，并且使第一PMOS 21非导通。也就是说，栅极接线端11从电源4断开，从而可以防止电源4和地5之间通过发生电介质击穿的电容器1的短路。
如图5所示，开关单元2可以是代替了第一PMOS 21的NMOS 22。在这种情形中，栅极电压Vg和参考电压Vref分别被输入到开关控制电路3A的正相输入端(正端)和反相输入端(负端)。如图6所示，复位单元可以是代替了第二PMOS 6的NMOS 61。在这种情形中，在电流被送入半导体器件后，输入到NMOS 61的栅极的复位信号(Reset)马上变为H电平，然后变为L电平。图5和图6所示的示例中的半导体器件可以表现出与图3所示的示例中半导体器件相同的优点。
图7是描述根据本发明第二实施例的半导体器件的一个示例的电路图。根据第二实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于：用作复位单元的第二PMOS 6被连接在第一PMOS 21的栅极和地5之间。根据第二实施例的半导体器件的其他构成与根据第一实施例的半导体器件等同。利用这种配置，当复位信号(/Reset)在电流被送入半导体器件后马上变为L电平时，第二PMOS 6变为导通，然后第一PMOS21变为导通。
图8所示的半导体器件与图7所示的半导体器件的不同之处在于：复位单元是代替了第二PMOS 6的NMOS 61。利用这种配置，当复位信号(Reset)在电流被送入半导体后马上变为H电平时，NMOS 61变为导通，然后第一PMOS 21变为导通。图7和图8中所示的根据第二实施例的示例中的半导体器件表现出与根据第一实施例的半导体器件相同的优点。
图9是描述根据本发明第三实施例的半导体器件的一个示例的电路图。如图9所示，根据第三实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于：反相器电路被用作开关控制电路3B。图10是反相器电路的电路图。如图10所示，PMOS 36和NMOS 37的栅极输入电压Vin是电容器1的栅极电压Vg。PMOS 36的漏极和NMOS 37的漏极连接到该反相器电路的输出端，并且输出电压Vout从输出端输出。
阈值，即该反相器电路的参考电压Vref，大约是电源电Vdd的一半。但是，通过调整PMOS 36和NMOS 37的每个的栅极长度和栅极宽度，可以改变参考电压Vref。根据第三实施例的半导体器件可以表现出与根据第一实施例的半导体器件相同的优点。另外，相比于其中差分放大器被用作开关控制电路3的半导体器件，根据第三实施例，可以缩小电路规模。
图11是描述根据本发明第四实施例的半导体器件的一个示例的电路图。如图11所示，根据第四实施例的半导体器件具有图2所示的第二配置，NMOS 23被用作开关单元2。另外，用作复位单元的NMOS 62被配置在接地端12和地5之间，并且并联连接到NMOS 23，其中复位单元初始化接地端12的电压。后文中，用作开关单元2的NMOS 23将被称为“第一NMOS 23”，用作复位单元的NMOS 62将被称为“第二NMOS62”。第一NMOS 23的源极、栅极和漏极分别连接到地5、开关控制电路3A的输出端和电容器1的接地端12。
第二NMOS 62的源极和漏极分别连接到地5和接地端12。复位信号(Reset)从控制电路(未示出)输入到第二NMOS 62的栅极。开关控制电路3A是图4所示的典型差分放大器。该半导体器件的其他构成元件与图2所示的第二配置的元件相同。具有不同于图4所示配置的差分放大器也可以被用作开关控制电路3A。
接下来将说明如图11所示的被构造的半导体器件的操作。在电流被送入半导体器件后，第二NMOS 62响应于处于H电平的复位信号而变为导通。从而，被输入到开关控制电路3A的衬底电压Vsub等于地电压Vss，换言之，低于参考电压Vref。因此，开关控制电路3A的输出电压变为H电平，并且第一NMOS 23变为导通。此后，复位信号变为L电平，使第二NMOS 62非导通。但是，因为第一NMOS 23是导通的，所以保持了这样的状态：开关控制电路3A的输出电压处于H电平，并且第一NMOS 23导通。
在正常状态中，即，如果电容器1的栅极绝缘膜不发生电介质击穿，则衬底电压Vsub总是等于地电压Vss。因此，第一NMOS 23导通，电容器1用作去耦电容。在这种状态中，如果电容器1的栅极绝缘膜发生电介质击穿，则衬底电压Vsub增大。当衬底电压Vsub变为高于参考电压Vref时，开关控制电路3A的输出电压转变为L电平，并且使第一NMOS 23非导通。也就是说，接地端12从地5断开，因而可以防止电源4和地5之间通过发生电介质击穿的电容器1的短路。
如图12所示，开关单元2可以是代替了第一NMOS 23的PMOS 24。在这种情形中，衬底电压Vsub和参考电压Vref分别被输入到开关控制电路3A的正相输入端(正端)和反相输入端(负端)。如图13所示，复位单元可以是代替了第二NMOS 62的PMOS 63。在这种情形中，在电流被送入半导体器件后，输入到PMOS 63栅极的复位信号(/Reset)马上变为L电平，然后变为H电平。图12和图13所示的示例中的半导体器件可以表现出与图11所示的示例中的半导体器件相同的优点。
图14是描述根据本发明第五实施例的半导体器件的一个示例的电路图。如图14所示，根据第五实施例的半导体器件与根据第四实施例的半导体器件的不同之处在于：用作复位单元的第二NMOS 62被连接在第一NMOS 23的栅极和电源4之间。该半导体器件的其他构造与根据第四实施例的半导体器件相同。利用这种配置，当复位信号(Reset)在电流被送入半导体器件后马上变为H电平时，第二NMOS 62变为导通，然后第一NMOS 23变为导通。
图15所示的半导体器件与图14所示的半导体器件的不同之处在于：复位单元是代替了第二NMOS 62的PMOS 63。利用这种配置，当复位信号(/Reset)在电流被送入半导体器件后马上变为L电平时，PMOS 63变为导通，然后第一NMOS 23变为导通。图14和图15所示的示例中的半导体器件可以表现出与根据第四实施例的半导体器件相同的优点。
图16是描述根据本发明第六实施例的半导体器件的一个示例的电路图。如图16所示，根据第六实施例的半导体器件与根据第四实施例的半导体器件的不同之处在于：图10所示的反相器电路被用作开关控制电路3B。根据第六实施例的半导体器件可以表现出与根据第四实施例的半导体器件相同的优点。另外，相比于其中差分放大器用作开关控制电路3的半导体器件，根据第六实施例，可以缩小电路规模。
图17是描述根据本发明第七实施例的半导体器件的一个示例的电路图。如图17所示，根据第七实施例的半导体器件基于根据第一实施例的配置。但是，第一PMOS 21、第二PMOS 6和开关控制电路3A被多个电容器共享，例如，被四个电容器71、72、73和74共享。利用这种配置，如果连接到第一PMOS 21的电容器71、72、73和74中的至少一个的栅极绝缘膜发生电介质击穿，则第一PMOS 21变为非导通。
根据这种配置，半导体器件可以表现与根据第一实施例的半导体器件相同的优点。另外，相比于其中分别对每个电容器配备开关单元2、复位单元和开关控制电路3A的半导体器件，可以缩小开关单元2、复位单元和开关控制电路3A占用的面积。第七实施例适用于根据第二到第六实施例的配置。例如，图18的电路图描述了这样一个示例：其中第七实施例被应用于根据第四实施例的配置。
根据本发明的半导体器件具有如下优点。基于电容器的栅极接线端或接地端电压，开关单元的状态在导通态和非导通态之间切换。因此，即使在客户使用产品时电容器发生电介质击穿，也可以通过基于电容器的栅极接线端或接地端的电压变化将开关单元的状态切换至非导通态，从而自动将发生故障的电容器从电源或地断开。
虽然为了完整和清楚的公开，已经针对具体实施例描述了本发明，但是所附权利要求并不受此限制，所附权利要求应该被理解为包含了本领域技术人员可以想到的所有修改和替换构造，这些修改和替换构造都落在这里所阐明的基本教导的范围之内。
本申请基于2004年9月17日提交的在先日本专利申请No.2004-272382，并要求享受其优先权，其全部内容通过引用结合于此。

Claims (14)

1.一种半导体器件，包括：
电容器，所述电容器包括
栅极接线端；
接地端；和
在所述栅极接线端和所述接地端之间的栅极绝缘膜；
开关单元，所述开关单元将所述栅极接线端电连接至电源或从电源断开；和
开关控制单元，所述开关控制单元当所述栅极接线端的电压高于预定电压时接通所述开关单元，并且当所述栅极接线端的电压低于所述预定电压时切断所述开关单元。
2.根据权利要求1所述的半导体器件，其中
所述开关单元包括p沟道金属氧化物半导体场效应晶体管。
3.根据权利要求1所述的半导体器件，还包括：
复位单元，所述复位单元在所述电源被开通后，将所述栅极接线端的电压复位，以将所述栅极接线端暂时电连接到所述电源。
4.根据权利要求1所述的半导体器件，还包括：
复位单元，所述复位单元在所述电源被开通后，接通所述开关单元。
5.根据权利要求1所述的半导体器件，其中
所述开关控制单元包括差分放大器。
6.根据权利要求1所述的半导体器件，其中
所述开关控制单元包括反相器电路。
7.一种半导体器件，包括：
电容器单元，所述电容器单元包括多个并联电容器，其中每个电容器包括栅极接线端、接地端和在所述栅极接线端和所述接地端之间的栅极绝缘膜；
开关单元，所述开关单元将所述栅极接线端电连接至电源或从电源断开；和
开关控制单元，所述开关控制单元当所述电容器单元的电压高于预定电压时接通所述开关单元，并且当所述电容器单元的电压低于所述预定电压时切断所述开关单元。
8.一种半导体器件，包括：
电容器，所述电容器包括
栅极接线端；
接地端；和
在所述栅极接线端和所述接地端之间的栅极绝缘膜；
开关单元，所述开关单元将所述接地端电连接至地或从地断开；和
开关控制单元，所述开关控制单元当所述接地端的电压低于预定电压时接通所述开关单元，并且当所述接地端的电压高于所述预定电压时切断所述开关单元。
9.根据权利要求8所述的半导体器件，其中
所述开关单元包括n沟道金属氧化物半导体场效应晶体管。
10.根据权利要求8所述的半导体器件，还包括：
复位单元，所述复位单元在电源被开通后，将所述接地端的电压复位，以将所述接地端暂时电连接到地。
11.根据权利要求8所述的半导体器件，还包括：
复位单元，所述复位单元在电源被开通后，接通所述开关单元。
12.根据权利要求8所述的半导体器件，其中
所述开关控制单元包括差分放大器。
13.根据权利要求8所述的半导体器件，其中
所述开关控制单元包括反相器电路。
14.一种半导体器件，包括：
电容器单元，所述电容器单元包括多个并联电容器，其中每个电容器包括栅极接线端、接地端和在所述栅极接线端和所述接地端之间的栅极绝缘膜；
开关单元，所述开关单元将所述接地端电连接至地或从地断开；和
开关控制单元，所述开关控制单元当所述电容器单元的电压低于预定电压时接通所述开关单元，并且当所述电容器单元的电压高于所述预定电压时切断所述开关单元。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173339A (ja) * 2005-12-20 2007-07-05 Nec Electronics Corp 半導体回路
JP2007234857A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法
US7904734B1 (en) * 2007-09-04 2011-03-08 Juniper Networks, Inc. Increasing mean time between failures for power supplies
US8436659B1 (en) * 2008-06-24 2013-05-07 Marvell International Ltd. Circuits and methods for reducing electrical stress on a transistor
US8188786B2 (en) * 2009-09-24 2012-05-29 International Business Machines Corporation Modularized three-dimensional capacitor array
US8610188B2 (en) * 2011-09-15 2013-12-17 GlobalFoundries, Inc. Integrated circuit decoupling capacitor arrangement
FR3021823B1 (fr) * 2014-05-27 2017-10-20 Renault Sas Transistor a effet de champ et dispositif de detection de defaillance associe
KR20160084226A (ko) 2015-01-05 2016-07-13 삼성전자주식회사 디커플링 회로와 이를 포함하는 반도체 장치
CN105119233B (zh) * 2015-07-27 2017-12-08 深圳市华星光电技术有限公司 一种保护电路
CN108321781A (zh) * 2018-04-17 2018-07-24 江苏卓胜微电子股份有限公司 一种ESD保护电路及基于GaAs PHEMT工艺的集成模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1266286A (zh) * 1999-03-03 2000-09-13 光颉科技股份有限公司 具有mis脉冲保护器的rc半导体集成化电路
JP2003017569A (ja) * 2001-06-29 2003-01-17 Mitsubishi Electric Corp 半導体集積回路
JP2003513478A (ja) * 1999-10-29 2003-04-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 並列ヒューズを備えるオンチップデカップリングコンデンサシステム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592423B2 (ja) * 1996-01-26 2004-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
US6147541A (en) * 1996-10-02 2000-11-14 Endress + Hauser Gmbh + Co. Monolithic MOS-SC circuit
JP4287928B2 (ja) * 1998-10-16 2009-07-01 日本テキサス・インスツルメンツ株式会社 フィルタ回路
JP2002076271A (ja) * 2000-08-23 2002-03-15 Matsushita Electric Ind Co Ltd 半導体集積回路
US6441676B1 (en) * 2001-03-30 2002-08-27 Intel Corporation Externally programmable antifuse
TWI278987B (en) * 2001-12-04 2007-04-11 Em Microelectronic Marin Sa Complementary electronic system for lowering electric power consumption
JP2003297925A (ja) * 2002-03-28 2003-10-17 Kawasaki Microelectronics Kk 半導体集積回路
US6759880B2 (en) * 2002-06-13 2004-07-06 Hewlett-Packard Development Company, L.P. Driver circuit connected to a switched capacitor and method of operating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1266286A (zh) * 1999-03-03 2000-09-13 光颉科技股份有限公司 具有mis脉冲保护器的rc半导体集成化电路
JP2003513478A (ja) * 1999-10-29 2003-04-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 並列ヒューズを備えるオンチップデカップリングコンデンサシステム
JP2003017569A (ja) * 2001-06-29 2003-01-17 Mitsubishi Electric Corp 半導体集積回路

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