JP4287928B2

JP4287928B2 - フィルタ回路

Info

Publication number: JP4287928B2
Application number: JP29590198A
Authority: JP
Inventors: 勝広金尾
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1998-10-16
Filing date: 1998-10-16
Publication date: 2009-07-01
Anticipated expiration: 2018-10-16
Also published as: US6388511B1; JP2000124770A

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタと演算増幅器を用いたアクティブフィルタ回路に関する。
【０００２】
【従来の技術】
図８は、一般的なアクティブフィルタ回路の構成を示す回路図である。
図８に示すアクティブフィルタ回路の一例であるローパスフィルタＬＰＦは、演算増幅器ＡＭＰ、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２から構成されている。
入力信号Ｖinが入力される入力端子Ｔinと演算増幅器ＡＭＰの非反転入力（＋）との間に、抵抗Ｒ１および抵抗Ｒ２が直列接続されている。演算増幅器ＡＭＰの非反転入力（＋）と基準電位ＧＮＤとの間にコンデンサＣ１が接続されている。
抵抗Ｒ１，Ｒ２間の接続点と演算増幅器ＡＭＰの反転入力（−）との間にコンデンサＣ２が接続されている。演算増幅器ＡＭＰの反転入力（−）は出力に接続されて、負帰還がかけられている。演算増幅器ＡＭＰの出力は出力端子Ｔout に接続され、出力端子Ｔout から出力信号Ｖout が取り出される。
【０００３】
【発明が解決しようとする課題】
しかし、この従来のフィルタ回路では、電圧依存性がなく大きな容量値のキャパシタが必要であり、このキャパシタを半導体プロセスにおいて演算増幅器等と同じウエハ上に形成するには、キャパシタ形成のためだけの専用プロセスが必要であった。このため、半導体プロセスの工程数が多く、プロセスコストが高くなっていた。
【０００４】
本発明の目的は、キャパシタ専有面積が小さく、キャパシタ形成のためだけの専用プロセスが不要なフィルタ回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のフィルタ回路は、例えば汎用ロジック混載の場合など、絶縁ゲート電界効果トランジスタを半導体装置に内蔵するフィルタ回路として、絶縁ゲート電界効果（ＭＯＳ）トランジスタのソースとドレインを共通接続しゲート絶縁膜を用いてキャパシタとしている。その際、トランジスタのチャネルを常時形成した状態でないとキャパシタ値が一定せず、低電圧時にキャパシタ値が極端に小さくなるという電圧依存性を示すが、これを解消するために本発明では直流バイアス手段が設けられている。
【０００６】
すなわち、本発明に係るフィルタ回路は、一の半導体基板に形成されるフィルタ回路であって、第１の演算増幅器と、信号入力端子と上記第１の演算増幅器の非反転入力端子との間に直列に接続される第１及び第２の抵抗素子と、上記非反転入力端子と接地電位との間に接続される第１の容量素子と、上記第１及び第２の抵抗素子の接続中点に第１の電極が接続される第２の容量素子と、上記第２の容量素子の第２の電極と上記第１の演算増幅器の反転入力端子及び出力端子との間に接続され、所定の直流バイアスを印加する直流バイアス回路と、を有する。
上記直流バイアス回路が、上記第１の演算増幅器の出力端子と接地電位との間に直列に接続される第３及び第４の抵抗素子と、電源電圧と接地電位との間に直列に接続される第５の抵抗素子及び第１のＭＯＳトランジスタと、上記第５の抵抗素子及び上記第１のＭＯＳトランジスタの接続中点と上記第２の容量素子の第２の電極との間に直列に接続される第６及び第７の抵抗素子と、非反転入力端子が上記第３及び第４の抵抗素子の接続中点に接続され、反転入力端子が上記第６及び第７の抵抗素子の接続中点に接続され、出力端子が上記第２の容量素子の第２の電極に接続される第２の演算増幅器と、を含む。
上記第１のＭＯＳトランジスタのゲートとドレインとが接続されてダイオードが構成され、上記第１及び第２の容量素子が、ソース・ドレイン領域を一方の電極とし、ゲート電極を他方の電極とするＭＯＳトランジスタで構成される。
【０００７】
このフィルタ回路は、ローパスフィルタでもハイパスフィルタでもよい。
第１の容量素子および第２の容量素子それぞれに直流バイアス手段を設けてもよいが、好適には、入力信号レベルを所定量だけ高くすることにより、その一方を省略するとよい。
【０００８】
このような構成のフィルタ回路では、薄くて高品質なゲート絶縁膜を用いてキャパシタを形成することから単位面積当たりの容量値を大きくでき、しかも、他の絶縁ゲート電界効果トランジスタと一括して形成できる。
また、直流バイアス手段によって、各キャパシタに所定の直流バイアス電圧が常時印加されることから、ゲート絶縁膜を用いたキャパシタの容量値が電圧依存性を示さない。
【０００９】
【発明の実施の形態】
図１は、本実施形態に係るローパスフィルタ（ＬＰＦ）の回路図であり、図２はハイパスフィルタ（ＨＰＦ）の回路図である。図３は、本実施形態のフィルタ回路に用いられているコンデンサの断面構造と回路構成を示す図である。
これらのフィルタＬＦＰ，ＨＰＦは、演算増幅器ＡＭＰ、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２および直流バイアス手段Ｖ１，Ｖ２とから構成されている。
【００１０】
コンデンサＣ１，Ｃ２は、ＭＯＳトランジスタのゲート絶縁膜をキャパシタ誘電体膜に用いた構成となっている。以下、この構成のコンデンサを“ゲート絶縁膜コンデンサ”と称する。
ゲート絶縁膜コンデンサＣ１，Ｃ２において、図３（Ａ）に示すように、シリコンウエハ等の半導体基板１上にゲート絶縁膜２とゲート電極４が積層され、ゲート電極４両側の半導体基板に形成されたソース不純物領域１ａとドレイン不純物領域１ｂとを、図示しない配線層等で短絡している。そして、このソース不純物領域１ａとドレイン不純物領域１ｂ間にチャネルを形成させ、不純物領域１ａ，１ｂおよびチャネルをキャパシタの下部電極とし、ゲート電極をキャパシタの上部電極とし、チャネルとゲート電極間のゲート絶縁膜をキャパシタの誘電体膜に用いている。
【００１１】
直流バイアス手段Ｖ１，Ｖ２は、ゲート絶縁膜コンデンサＣ１，Ｃ２のキャパシタ電極間に所定の直流バイアス電圧を常に印加して、チャネルの形成状態を維持するために設けられている。直流バイアス手段Ｖ１，Ｖ２として、ゲート絶縁膜コンデンサＣ１，Ｃ２に直列に接続された直流電源、或いは、後述するような構成の直流バイアス回路を用いることができる。なお、信号が入力される入力端子Ｔinに直流バイアス手段を直結させた場合、その直流バイアス手段（即ち、図１，２における直流バイアス手段Ｖ１）は、入力信号Ｖinの直流レベルを所定量オフセットすることにより省略できる。
【００１２】
図１に示すローパスフィルタＬＰＦにおいて、入力信号Ｖinが入力される入力端子Ｔinと演算増幅器ＡＭＰの非反転入力（＋）との間に、直流バイアス手段Ｖ１，抵抗Ｒ１および抵抗Ｒ２が直列接続されている。演算増幅器ＡＭＰの非反転入力（＋）と基準電位ＧＮＤとの間に、ゲート絶縁膜コンデンサＣ１が接続されている。
抵抗Ｒ１，Ｒ２間の接続点と演算増幅器ＡＭＰの反転入力（−）との間に、ゲート絶縁膜コンデンサＣ２と直流バイアス手段Ｖ２が直列接続されている。演算増幅器ＡＭＰの反転入力（−）は出力に接続されて、負帰還がかけられている。演算増幅器ＡＭＰの出力は出力端子Ｔout に接続され、出力端子Ｔout から出力信号Ｖout が取り出される。
【００１３】
図２に示すハイパスフィルタＨＰＦにおいて、入力信号Ｖinが入力される入力端子Ｔinと演算増幅器ＡＭＰの非反転入力（＋）との間に、直流バイアス手段Ｖ１，ゲート絶縁膜コンデンサＣ１，直流バイアス手段Ｖ２およびゲート絶縁膜コンデンサＣ２が直列接続されている。演算増幅器ＡＭＰの非反転入力（＋）と基準電位ＧＮＤとの間に、抵抗Ｒ１が接続されている。
ゲート絶縁膜コンデンサＣ１と直流バイアス手段Ｖ２との間の接続点と演算増幅器ＡＭＰの反転入力（−）との間に、抵抗Ｒ２が接続されている。演算増幅器ＡＭＰの反転入力（−）は出力に接続されて、負帰還がかけられている。演算増幅器ＡＭＰの出力は出力端子Ｔout に接続され、出力端子Ｔout から出力信号Ｖout が取り出される。
【００１４】
以下、本実施形態に係るフィルタ回路の詳細を、ローパスフィルタＬＰＦを例に説明する。
【００１５】
図４は、ローパスフィルタＬＰＦの具体的な一構成例を示す回路図である。
図４において、直流バイアス回路Ｖ２は、演算増幅器ＡＭＰ２、抵抗Ｒ３〜Ｒ７およびＭＯＳトランジスタＭとから構成されている。
【００１６】
出力信号Ｖout が取り出されている演算増幅器（本回路ではＡＭＰ１で示す）の出力と基準電位、例えば接地電位ＧＮＤの供給線との間に抵抗Ｒ３と抵抗Ｒ４が直列接続され、その接続点が演算増幅器ＡＭＰ２の非反転入力（＋）に接続されている。演算増幅器ＡＭＰ２の出力はゲート絶縁膜コンデンサＣ１に接続されている。
一方、電源電圧Ｖ_CCと接地電位ＧＮＤの供給線との間に、抵抗Ｒ７とＭＯＳトランジスタＭとが直列接続されている。抵抗Ｒ７とＮチャネルＭＯＳトランジスタＭとの接続点と、演算増幅器ＡＭＰ２の出力との間に、抵抗Ｒ５と抵抗Ｒ６が直列接続されている。抵抗Ｒ５と抵抗Ｒ６との接続点が演算増幅器ＡＭＰ２の反転入力（−）に接続されている。ＭＯＳトランジスタＭのゲートとドレインが接続されてダーオードが構成され、またソースと基板が接続されている。
【００１７】
なお、本回路においては、図１に示す直流バイアス手段Ｖ１は省略され、入力信号Ｖinの直流レベルが所定電圧、例えば０．６Ｖ程度だけ高くオフセットされている。
【００１８】
いま、図４に示すように、ゲート絶縁膜コンデンサＣ１が接続された抵抗Ｒ１と抵抗Ｒ２との接続点の電位をＶＧ１、ゲート絶縁膜コンデンサＣ２が接続された演算増幅器ＡＭＰ１の非反転入力（＋）の電位をＶＧ２、演算増幅器ＡＭＰ２の出力電位をＶＤＳ１、抵抗Ｒ７とＭＯＳトランジスタＭとの接続点の電位をＶbiasとする。また、演算増幅器ＡＭＰ２は入力インピーダンスが高く、入力に電流が殆ど流れ込まないことから、抵抗Ｒ３および抵抗Ｒ４を流れる電流をｉ１、抵抗Ｒ５および抵抗Ｒ６を流れる電流をｉ２として、これらの電流の向きを図示のようにとる。
【００１９】
演算増幅器ＡＭＰ１は負帰還がかかっており、入力端子間に仮想短絡が適用できるので、出力電位Ｖout ＝ＶＧ２となる。このとき、抵抗Ｒ３と抵抗Ｒ４を流れる電流ｉ１は、次式で表される。
【００２０】
【数１】
ｉ１＝ＶＧ２／（Ｒ３＋Ｒ４） …（１）
【００２１】
演算増幅器ＡＭＰ２は抵抗Ｒ６を介して負帰還がかかっており、入力端子間に仮想短絡が適用できるので、演算増幅器ＡＭＰ２の入力端子（＋），（−）の電位を共にｖとおく。抵抗Ｒ４の電圧降下としてのｖは、次式で表せる。
【００２２】
【数２】

【００２３】
ここで、抵抗Ｒ６にかかっている電圧をｖ６とすると、演算増幅器ＡＭＰ２の出力電位ＶＤＳ１は、上記式（２）を用いて次式で表される。
【００２４】
【数３】

【００２５】
ここで、（Ｒ４／Ｒ３）＝（Ｒ６／Ｒ５）＝１とすると、上記式（３）は、次式の如く簡略化できる。
【００２６】
【数４】
ＶＤＳ１＝ＶＧ２−Ｖbias …（４）
【００２７】
ゲート絶縁膜コンデンサＣ１，Ｃ２を介して信号が減衰しない所定の周波数領域ではＶＧ２＝ＶＧ１が成り立つ。このため、この直流バイアス回路Ｖ２によってゲート絶縁膜コンデンサＣ１の両端にＶbiasの所定バイアスを常に印加することができ、ゲート絶縁膜コンデンサＣ１の容量値を一定に保つことが可能となる。
なお、入力信号Ｖinに所定の直流バイアス値がかけられていることから、ゲート絶縁膜コンデンサＣ２の容量値も一定に保たれている。
【００２８】
図５は、図４に示すローパスフィルタＬＰＦのＤＣシミュレーション結果を示すグラフである。図５において、横軸は入力電圧Ｖinを示し、縦軸は出力電圧Ｖout および各ノード電位ＶＧ１，ＶＧ２，ＶＤＳ１，Ｖbiasを示す。
この図５から、入力電圧ＶinがＶbias（０．６Ｖ）以上のときに、演算増幅器ＡＭＰ２の出力電位ＶＤＳ１は、出力電圧Ｖout およびノード電位ＶＧ１，ＶＧ２よりもＶbiasだけ低く保たれており、この結果、ゲート絶縁膜コンデンサＣ１の両端に一定電圧Ｖbiasが常時印加されていることが分かる。
【００２９】
図６（Ａ）は、図４に示す２次ローパスフィルタＬＰＦの周波数特性の評価結果を示すグラフである。また、図６（Ｂ）は、リファレンス（比較例）として、ゲート絶縁膜キャパシタＣ１，Ｃ２の代わりに、誘電体膜を２層ポリシリコン層で挟んだ構成のキャパシタをＤＲＡＭプロセスで作製した場合、その２次ローパスフィルタＬＰＦの周波数特性を示すグラフである。
この図６より、ゲインおよび位相ともに比較例と同等の特性が得られ、また、カットオフ周波数ｆｃも、比較例の２８．８ｋＨｚに対し、２８．２ｋＨｚとほぼ同じ値が得られた。
【００３０】
図７に、４次のローパスフィルタにおける各パラメータ（誘電体膜厚，単位面積容量）とキャパシタ，抵抗および演算増幅器の面積とを、従来例と比較して示す。ここで、従来例１は層間絶縁膜（膜厚：約７００ｎｍ）をポリシリコン層またはメタル層とメタル層とで挟んだ構造のキャパシタを用いた場合、従来例２は誘電体膜（膜厚：５０ｎｍ）を２層ポリシリコン層で挟んだ構造のキャパシタを用いた場合を示す。なお、４次のローパスフィルタでは２つの演算増幅器が必要であり、さらに本発明の場合、それぞれに直流バイアス回路用として演算増幅器が２つ必要となる。直流バイアス回路用のＭＯＳトランジスタＭは殆ど面積を必要としないので計算から除外されており、抵抗Ｒ７は２つの直流バイアス回路間で共通化されている。
【００３１】
図７に示すように、本発明を適用した４次のローパスフィルタの全専有面積は、従来例１の２３％、従来例２の７７％で済み、省面積化が図られていることが分かる。
【００３２】
本実施形態に係るフィルタは、ＭＯＳトランジスタ等のゲート絶縁膜をキャパシタ誘電体膜として用いたキャパシタを有することから小面積が達成できる。このキャパシタに所定の直流バイアスを印加する手段（直流バイアス回路）を有することから、キャパシタを構成するＭＯＳトランジスタのチャネルが常時形成され、キャパシタ値を一定に保つことができる。この直流バイアス回路を含めたフィルタ回路全体の専有面積も小さい。
キャパシタの形成プロセスがＭＯＳトランジスタの形成プロセスと共通にでき、特にメモリやロジックとの混載に適したものとなっている。
以上より、本発明によって、高集積化に適しローコストなフィルタ回路の実現が可能となった。
【００３３】
【発明の効果】
本発明に係るフィルタ回路によれば、キャパシタ専有面積が小さく、キャパシタ形成のためだけの専用プロセスが不要なフィルタ回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るローパスフィルタ（ＬＰＦ）の回路図である。
【図２】本発明の実施形態に係るハイパスフィルタ（ＨＰＦ）の回路図である。
【図３】本発明の実施形態のフィルタに用いられているコンデンサの断面構造と回路構成を示す図である。
【図４】ローパスフィルタＬＰＦの具体的な一構成例を示す回路図である。
【図５】図４に示すローパスフィルタＬＰＦのＤＣシミュレーション結果を示すグラフである。
【図６】図４に示す２次ローパスフィルタＬＰＦの周波数特性の評価結果を、リファレンス（比較例）の周波数特性とともに示すグラフである。
【図７】４次のローパスフィルタにおける各パラメータ（誘電体膜厚，単位面積容量）とキャパシタ，抵抗および演算増幅器の面積とを、従来例１，２と比較して示す表である。
【図８】従来のアクティブフィルタの構成例を示す回路図である。
【符号の説明】
１…半導体基板、
１ａ…ソース不純物領、
１ｂ…ドレイン不純物領域、
２…ゲート絶縁膜、
４…ゲート電極、
ＬＦＰ…ローパスフィルタ、
ＨＰＦ…ハイパスフィルタ、
ＡＭＰ，ＡＭＰ１，ＡＭＰ２…演算増幅器、
Ｖ１，Ｖ２…直流バイアス回路（直流バイアス手段）、
Ｃ１，Ｃ２…ゲート絶縁膜キャパシタ（第１，第２容量）、
Ｒ１，Ｒ２…抵抗（第１，第２抵抗）、
Ｒ３〜Ｒ７…抵抗、
Ｍ…ＭＯＳトランジスタ、
Ｔin…入力端子、
Ｔout …出力端子、
Ｖin…入力信号または入力電圧、
Ｖout …出力信号または出力電圧、
Ｖ_CC…電源電圧、
ＧＮＤ…接地電位（基準電位）、
ＶＧ１，ＶＧ２，ＶＤＳ１，ＶＤＳ２，Ｖbias…各ノード電位。

Claims

一の半導体基板に形成されるフィルタ回路であって、
第１の演算増幅器と、
信号入力端子と上記第１の演算増幅器の非反転入力端子との間に直列に接続される第１及び第２の抵抗素子と、
上記非反転入力端子と接地電位との間に接続される第１の容量素子と、
上記第１及び第２の抵抗素子の接続中点に第１の電極が接続される第２の容量素子と、
上記第２の容量素子の第２の電極と上記第１の演算増幅器の反転入力端子及び出力端子との間に接続され、所定の直流バイアスを印加する直流バイアス回路と、
を有し、
上記直流バイアス回路が、
上記第１の演算増幅器の出力端子と接地電位との間に直列に接続される第３及び第４の抵抗素子と、
電源電圧と接地電位との間に直列に接続される第５の抵抗素子及び第１のＭＯＳトランジスタと、
上記第５の抵抗素子及び上記第１のＭＯＳトランジスタの接続中点と上記第２の容量素子の第２の電極との間に直列に接続される第６及び第７の抵抗素子と、
非反転入力端子が上記第３及び第４の抵抗素子の接続中点に接続され、反転入力端子が上記第６及び第７の抵抗素子の接続中点に接続され、出力端子が上記第２の容量素子の第２の電極に接続される第２の演算増幅器と、
を含み、
上記第１のＭＯＳトランジスタのゲートとドレインとが接続されてダイオードが構成され、
上記第１及び第２の容量素子が、ソース・ドレイン領域を一方の電極とし、ゲート電極を他方の電極とするＭＯＳトランジスタで構成される、
フィルタ回路。
上記第１のＭＯＳトランジスタの形成プロセスと上記第１及び第２の容量素子の形成プロセスとが共通である、
請求項１に記載のフィルタ回路。