JP2000124770A - フィルタ回路 - Google Patents
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- H03H11/126—Frequency selective two-port networks using amplifiers with feedback using a single operational amplifier
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Abstract
(57)【要約】
【課題】キャパシタ専有面積が小さく、キャパシタ形成
のためだけの専用プロセスが不要なフィルタ回路を提供
する。 【解決手段】本発明のフィルタ回路は、演算増幅器ＡＭ
Ｐ１および容量Ｃ１，Ｃ２が同一の半導体基板に形成さ
れているアクティブフィルタ回路である。容量Ｃ１，Ｃ
２は、相互接続されたソースとドレインを一方電極と
し、ゲートを他方電極とし、ゲート絶縁膜をキャパシタ
誘電体膜に用いた絶縁ゲート電界効果トランジスタから
構成されている。容量Ｃ１に対し、当該容量の電極間に
所定の直流バイアス電圧Ｖbiasを印加する直流バイアス
手段（直流バイアス回路Ｖ２）が接続されている。容量
Ｃ２に直流バイアス手段を設けてもよいが、ここでは入
力信号Ｖinの直流レベルを所定量だけ高くすることで省
略されている。
のためだけの専用プロセスが不要なフィルタ回路を提供
する。 【解決手段】本発明のフィルタ回路は、演算増幅器ＡＭ
Ｐ１および容量Ｃ１，Ｃ２が同一の半導体基板に形成さ
れているアクティブフィルタ回路である。容量Ｃ１，Ｃ
２は、相互接続されたソースとドレインを一方電極と
し、ゲートを他方電極とし、ゲート絶縁膜をキャパシタ
誘電体膜に用いた絶縁ゲート電界効果トランジスタから
構成されている。容量Ｃ１に対し、当該容量の電極間に
所定の直流バイアス電圧Ｖbiasを印加する直流バイアス
手段（直流バイアス回路Ｖ２）が接続されている。容量
Ｃ２に直流バイアス手段を設けてもよいが、ここでは入
力信号Ｖinの直流レベルを所定量だけ高くすることで省
略されている。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタと演算
増幅器を用いたアクティブフィルタ回路に関する。
増幅器を用いたアクティブフィルタ回路に関する。
【０００２】
【従来の技術】図８は、一般的なアクティブフィルタ回
路の構成を示す回路図である。図８に示すアクティブフ
ィルタ回路の一例であるローパスフィルタＬＰＦは、演
算増幅器ＡＭＰ、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ
２から構成されている。入力信号Ｖinが入力される入力
端子Ｔinと演算増幅器ＡＰＭの非反転入力（＋）との間
に、抵抗Ｒ１および抵抗Ｒ２が直列接続されている。演
算増幅器ＡＭＰの非反転入力（＋）と基準電位ＧＮＤと
の間にコンデンサＣ１が接続されている。抵抗Ｒ１，Ｒ
２間の接続点と演算増幅器ＡＭＰの反転入力（−）との
間にコンデンサＣ２が接続されている。演算増幅器ＡＭ
Ｐの反転入力（−）は出力に接続されて、負帰還がかけ
られている。演算増幅器ＡＭＰの出力は出力端子Ｔout
に接続され、出力端子Ｔout から出力信号Ｖout が取り
出される。
路の構成を示す回路図である。図８に示すアクティブフ
ィルタ回路の一例であるローパスフィルタＬＰＦは、演
算増幅器ＡＭＰ、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ
２から構成されている。入力信号Ｖinが入力される入力
端子Ｔinと演算増幅器ＡＰＭの非反転入力（＋）との間
に、抵抗Ｒ１および抵抗Ｒ２が直列接続されている。演
算増幅器ＡＭＰの非反転入力（＋）と基準電位ＧＮＤと
の間にコンデンサＣ１が接続されている。抵抗Ｒ１，Ｒ
２間の接続点と演算増幅器ＡＭＰの反転入力（−）との
間にコンデンサＣ２が接続されている。演算増幅器ＡＭ
Ｐの反転入力（−）は出力に接続されて、負帰還がかけ
られている。演算増幅器ＡＭＰの出力は出力端子Ｔout
に接続され、出力端子Ｔout から出力信号Ｖout が取り
出される。
【０００３】
【発明が解決しようとする課題】しかし、この従来のフ
ィルタ回路では、電圧依存性がなく大きな容量値のキャ
パシタが必要であり、このキャパシタを半導体プロセス
において演算増幅器等と同じウエハ上に形成するには、
キャパシタ形成のためだけの専用プロセスが必要であっ
た。このため、半導体プロセスの工程数が多く、プロセ
スコストが高くなっていた。
ィルタ回路では、電圧依存性がなく大きな容量値のキャ
パシタが必要であり、このキャパシタを半導体プロセス
において演算増幅器等と同じウエハ上に形成するには、
キャパシタ形成のためだけの専用プロセスが必要であっ
た。このため、半導体プロセスの工程数が多く、プロセ
スコストが高くなっていた。
【０００４】本発明の目的は、キャパシタ専有面積が小
さく、キャパシタ形成のためだけの専用プロセスが不要
なフィルタ回路を提供することにある。
さく、キャパシタ形成のためだけの専用プロセスが不要
なフィルタ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のフィルタ回路
は、例えば汎用ロジック混載の場合など、絶縁ゲート電
界効果トランジスタを半導体装置に内蔵するフィルタ回
路として、絶縁ゲート電界効果（ＭＯＳ）トランジスタ
のソースとドレインを共通接続しゲート絶縁膜を用いて
キャパシタとしている。その際、トランジスタのチャネ
ルを常時形成した状態でないとキャパシタ値が一定せ
ず、低電圧時にキャパシタ値が極端に小さくなるという
電圧依存性を示すが、これを解消するために本発明では
直流バイアス手段が設けられている。
は、例えば汎用ロジック混載の場合など、絶縁ゲート電
界効果トランジスタを半導体装置に内蔵するフィルタ回
路として、絶縁ゲート電界効果（ＭＯＳ）トランジスタ
のソースとドレインを共通接続しゲート絶縁膜を用いて
キャパシタとしている。その際、トランジスタのチャネ
ルを常時形成した状態でないとキャパシタ値が一定せ
ず、低電圧時にキャパシタ値が極端に小さくなるという
電圧依存性を示すが、これを解消するために本発明では
直流バイアス手段が設けられている。
【０００６】すなわち、本発明に係るフィルタ回路は、
第１の演算増幅器と、上記第１の演算増幅器に電気的に
接続されている複数の抵抗素子と、上記第１の演算増幅
器に電気的に接続され、ＭＯＳトランジスタのソースと
ドレインを接続して一方の電極をなし、当該ＭＯＳトラ
ンジスタのゲートを他方の電極とする複数の容量素子
と、上記容量素子の電極間に所定の直流バイアス電圧を
印加する直流バイアス手段とを有し、上記第１の演算増
幅器、上記抵抗素子、上記容量素子及び上記直流バイア
ス手段が同一の半導体基板に形成されている。
第１の演算増幅器と、上記第１の演算増幅器に電気的に
接続されている複数の抵抗素子と、上記第１の演算増幅
器に電気的に接続され、ＭＯＳトランジスタのソースと
ドレインを接続して一方の電極をなし、当該ＭＯＳトラ
ンジスタのゲートを他方の電極とする複数の容量素子
と、上記容量素子の電極間に所定の直流バイアス電圧を
印加する直流バイアス手段とを有し、上記第１の演算増
幅器、上記抵抗素子、上記容量素子及び上記直流バイア
ス手段が同一の半導体基板に形成されている。
【０００７】このフィルタ回路は、ローパスフィルタで
もハイパスフィルタでもよい。第１の容量素子および第
２の容量素子それぞれに直流バイアス手段を設けてもよ
いが、好適には、入力信号レベルを所定量だけ高くする
ことにより、その一方を省略するとよい。
もハイパスフィルタでもよい。第１の容量素子および第
２の容量素子それぞれに直流バイアス手段を設けてもよ
いが、好適には、入力信号レベルを所定量だけ高くする
ことにより、その一方を省略するとよい。
【０００８】このような構成のフィルタ回路では、薄く
て高品質なゲート絶縁膜を用いてキャパシタを形成する
ことから単位面積当たりの容量値を大きくでき、しか
も、他の絶縁ゲート電界効果トランジスタと一括して形
成できる。また、直流バイアス手段によって、各キャパ
シタに所定の直流バイアス電圧が常時印加されることか
ら、ゲート絶縁膜を用いたキャパシタの容量値が電圧依
存性を示さない。
て高品質なゲート絶縁膜を用いてキャパシタを形成する
ことから単位面積当たりの容量値を大きくでき、しか
も、他の絶縁ゲート電界効果トランジスタと一括して形
成できる。また、直流バイアス手段によって、各キャパ
シタに所定の直流バイアス電圧が常時印加されることか
ら、ゲート絶縁膜を用いたキャパシタの容量値が電圧依
存性を示さない。
【０００９】
【発明の実施の形態】図１は、本実施形態に係るローパ
スフィルタ（ＬＰＦ）の回路図であり、図２はハイパス
フィルタ（ＨＰＦ）の回路図である。図３は、本実施形
態のフィルタ回路に用いられているコンデンサの断面構
造と回路構成を示す図である。これらのフィルタＬＦ
Ｐ，ＨＰＦは、演算増幅器ＡＭＰ、コンデンサＣ１，Ｃ
２、抵抗Ｒ１，Ｒ２および直流バイアス手段Ｖ１，Ｖ２
とから構成されている。
スフィルタ（ＬＰＦ）の回路図であり、図２はハイパス
フィルタ（ＨＰＦ）の回路図である。図３は、本実施形
態のフィルタ回路に用いられているコンデンサの断面構
造と回路構成を示す図である。これらのフィルタＬＦ
Ｐ，ＨＰＦは、演算増幅器ＡＭＰ、コンデンサＣ１，Ｃ
２、抵抗Ｒ１，Ｒ２および直流バイアス手段Ｖ１，Ｖ２
とから構成されている。
【００１０】コンデンサＣ１，Ｃ２は、ＭＯＳトランジ
スタのゲート絶縁膜をキャパシタ誘電体膜に用いた構成
となっている。以下、この構成のコンデンサを“ゲート
絶縁膜コンデンサ”と称する。ゲート絶縁膜コンデンサ
Ｃ１，Ｃ２において、図３（Ａ）に示すように、シリコ
ンウエハ等の半導体基板１上にゲート絶縁膜２とゲート
電極４が積層され、ゲート電極４両側の半導体基板に形
成されたソース不純物領域１ａとドレイン不純物領域１
ｂとを、図示しない配線層等で短絡している。そして、
このソース不純物領域１ａとドレイン不純物領域１ｂ間
にチャネルを形成させ、不純物領域１ａ，１ｂおよびチ
ャネルをキャパシタの下部電極とし、ゲート電極をキャ
パシタの上部電極とし、チャネルとゲート電極間のゲー
ト絶縁膜をキャパシタの誘電体膜に用いている。
スタのゲート絶縁膜をキャパシタ誘電体膜に用いた構成
となっている。以下、この構成のコンデンサを“ゲート
絶縁膜コンデンサ”と称する。ゲート絶縁膜コンデンサ
Ｃ１，Ｃ２において、図３（Ａ）に示すように、シリコ
ンウエハ等の半導体基板１上にゲート絶縁膜２とゲート
電極４が積層され、ゲート電極４両側の半導体基板に形
成されたソース不純物領域１ａとドレイン不純物領域１
ｂとを、図示しない配線層等で短絡している。そして、
このソース不純物領域１ａとドレイン不純物領域１ｂ間
にチャネルを形成させ、不純物領域１ａ，１ｂおよびチ
ャネルをキャパシタの下部電極とし、ゲート電極をキャ
パシタの上部電極とし、チャネルとゲート電極間のゲー
ト絶縁膜をキャパシタの誘電体膜に用いている。
【００１１】直流バイアス手段Ｖ１，Ｖ２は、ゲート絶
縁膜コンデンサＣ１，Ｃ２のキャパシタ電極間に所定の
直流バイアス電圧を常に印加して、チャネルの形成状態
を維持するために設けられている。直流バイアス手段Ｖ
１，Ｖ２として、ゲート絶縁膜コンデンサＣ１，Ｃ２に
直列に接続された直流電源、或いは、後述するような構
成の直流バイアス回路を用いることができる。なお、信
号が入力される入力端子Ｔinに直流バイアス手段を直結
させた場合、その直流バイアス手段（即ち、図１，２に
おける直流バイアス手段Ｖ１）は、入力信号Ｖinの直流
レベルを所定量オフセットすることにより省略できる。
縁膜コンデンサＣ１，Ｃ２のキャパシタ電極間に所定の
直流バイアス電圧を常に印加して、チャネルの形成状態
を維持するために設けられている。直流バイアス手段Ｖ
１，Ｖ２として、ゲート絶縁膜コンデンサＣ１，Ｃ２に
直列に接続された直流電源、或いは、後述するような構
成の直流バイアス回路を用いることができる。なお、信
号が入力される入力端子Ｔinに直流バイアス手段を直結
させた場合、その直流バイアス手段（即ち、図１，２に
おける直流バイアス手段Ｖ１）は、入力信号Ｖinの直流
レベルを所定量オフセットすることにより省略できる。
【００１２】図１に示すローパスフィルタＬＰＦにおい
て、入力信号Ｖinが入力される入力端子Ｔinと演算増幅
器ＡＭＰの非反転入力（＋）との間に、直流バイアス手
段Ｖ１，抵抗Ｒ１および抵抗Ｒ２が直列接続されてい
る。演算増幅器ＡＭＰの非反転入力（＋）と基準電位Ｇ
ＮＤとの間に、ゲート絶縁膜コンデンサＣ１が接続され
ている。抵抗Ｒ１，Ｒ２間の接続点と演算増幅器ＡＭＰ
の反転入力（−）との間に、ゲート絶縁膜コンデンサＣ
２と直流バイアス手段Ｖ２が直列接続されている。演算
増幅器ＡＭＰの反転入力（−）は出力に接続されて、負
帰還がかけられている。演算増幅器ＡＭＰの出力は出力
端子Ｔout に接続され、出力端子Ｔout から出力信号Ｖ
out が取り出される。
て、入力信号Ｖinが入力される入力端子Ｔinと演算増幅
器ＡＭＰの非反転入力（＋）との間に、直流バイアス手
段Ｖ１，抵抗Ｒ１および抵抗Ｒ２が直列接続されてい
る。演算増幅器ＡＭＰの非反転入力（＋）と基準電位Ｇ
ＮＤとの間に、ゲート絶縁膜コンデンサＣ１が接続され
ている。抵抗Ｒ１，Ｒ２間の接続点と演算増幅器ＡＭＰ
の反転入力（−）との間に、ゲート絶縁膜コンデンサＣ
２と直流バイアス手段Ｖ２が直列接続されている。演算
増幅器ＡＭＰの反転入力（−）は出力に接続されて、負
帰還がかけられている。演算増幅器ＡＭＰの出力は出力
端子Ｔout に接続され、出力端子Ｔout から出力信号Ｖ
out が取り出される。
【００１３】図２に示すハイパスフィルタＨＰＦにおい
て、入力信号Ｖinが入力される入力端子Ｔinと演算増幅
器ＡＭＰの非反転入力（＋）との間に、直流バイアス手
段Ｖ１，ゲート絶縁膜コンデンサＣ１，直流バイアス手
段Ｖ２およびゲート絶縁膜コンデンサＣ２が直列接続さ
れている。演算増幅器ＡＭＰの非反転入力（＋）と基準
電位ＧＮＤとの間に、抵抗Ｒ１が接続されている。ゲー
ト絶縁膜コンデンサＣ１と直流バイアス手段Ｖ２との間
の接続点と演算増幅器ＡＭＰの反転入力（−）との間
に、抵抗Ｒ２が接続されている。演算増幅器ＡＭＰの反
転入力（−）は出力に接続されて、負帰還がかけられて
いる。演算増幅器ＡＭＰの出力は出力端子Ｔout に接続
され、出力端子Ｔout から出力信号Ｖout が取り出され
る。
て、入力信号Ｖinが入力される入力端子Ｔinと演算増幅
器ＡＭＰの非反転入力（＋）との間に、直流バイアス手
段Ｖ１，ゲート絶縁膜コンデンサＣ１，直流バイアス手
段Ｖ２およびゲート絶縁膜コンデンサＣ２が直列接続さ
れている。演算増幅器ＡＭＰの非反転入力（＋）と基準
電位ＧＮＤとの間に、抵抗Ｒ１が接続されている。ゲー
ト絶縁膜コンデンサＣ１と直流バイアス手段Ｖ２との間
の接続点と演算増幅器ＡＭＰの反転入力（−）との間
に、抵抗Ｒ２が接続されている。演算増幅器ＡＭＰの反
転入力（−）は出力に接続されて、負帰還がかけられて
いる。演算増幅器ＡＭＰの出力は出力端子Ｔout に接続
され、出力端子Ｔout から出力信号Ｖout が取り出され
る。
【００１４】以下、本実施形態に係るフィルタ回路の詳
細を、ローパスフィルタＬＰＦを例に説明する。
細を、ローパスフィルタＬＰＦを例に説明する。
【００１５】図４は、ローパスフィルタＬＰＦの具体的
な一構成例を示す回路図である。図４において、直流バ
イアス回路Ｖ２は、演算増幅器ＡＭＰ２、抵抗Ｒ３〜Ｒ
７およびＭＯＳトランジスタＭとから構成されている。
な一構成例を示す回路図である。図４において、直流バ
イアス回路Ｖ２は、演算増幅器ＡＭＰ２、抵抗Ｒ３〜Ｒ
７およびＭＯＳトランジスタＭとから構成されている。
【００１６】出力信号Ｖout が取り出されている演算増
幅器（本回路ではＡＭＰ１で示す）の出力と基準電位、
例えば接地電位ＧＮＤの供給線との間に抵抗Ｒ３と抵抗
Ｒ４が直列接続され、その接続点が演算増幅器ＡＭＰ２
の非反転入力（＋）に接続されている。演算増幅器ＡＭ
Ｐ２の出力はゲート絶縁膜コンデンサＣ１に接続されて
いる。一方、電源電圧ＶCCと接地電位ＧＮＤの供給線と
の間に、抵抗Ｒ７とＭＯＳトランジスタＭとが直列接続
されている。抵抗Ｒ７とＮチャネルＭＯＳトランジスタ
Ｍとの接続点と、演算増幅器ＡＭＰ２の出力との間に、
抵抗Ｒ５と抵抗Ｒ６が直列接続されている。抵抗Ｒ５と
抵抗Ｒ６との接続点が演算増幅器ＡＭＰ２の反転入力
（−）に接続されている。ＭＯＳトランジスタＭのゲー
トとドレインが接続されてダーオードが構成され、また
ソースと基板が接続されている。
幅器（本回路ではＡＭＰ１で示す）の出力と基準電位、
例えば接地電位ＧＮＤの供給線との間に抵抗Ｒ３と抵抗
Ｒ４が直列接続され、その接続点が演算増幅器ＡＭＰ２
の非反転入力（＋）に接続されている。演算増幅器ＡＭ
Ｐ２の出力はゲート絶縁膜コンデンサＣ１に接続されて
いる。一方、電源電圧ＶCCと接地電位ＧＮＤの供給線と
の間に、抵抗Ｒ７とＭＯＳトランジスタＭとが直列接続
されている。抵抗Ｒ７とＮチャネルＭＯＳトランジスタ
Ｍとの接続点と、演算増幅器ＡＭＰ２の出力との間に、
抵抗Ｒ５と抵抗Ｒ６が直列接続されている。抵抗Ｒ５と
抵抗Ｒ６との接続点が演算増幅器ＡＭＰ２の反転入力
（−）に接続されている。ＭＯＳトランジスタＭのゲー
トとドレインが接続されてダーオードが構成され、また
ソースと基板が接続されている。
【００１７】なお、本回路においては、図１に示す直流
バイアス手段Ｖ１は省略され、入力信号Ｖinの直流レベ
ルが所定電圧、例えば０．６Ｖ程度だけ高くオフセット
されている。
バイアス手段Ｖ１は省略され、入力信号Ｖinの直流レベ
ルが所定電圧、例えば０．６Ｖ程度だけ高くオフセット
されている。
【００１８】いま、図４に示すように、ゲート絶縁膜コ
ンデンサＣ１が接続された抵抗Ｒ１と抵抗Ｒ２との接続
点の電位をＶＧ１、ゲート絶縁膜コンデンサＣ２が接続
された演算増幅器ＡＭＰ１の非反転入力（＋）の電位を
ＶＧ２、演算増幅器ＡＭＰ２の出力電位をＶＤＳ１、抵
抗Ｒ７とＭＯＳトランジスタＭとの接続点の電位をＶbi
asとする。また、演算増幅器ＡＭＰ２は入力インピーダ
ンスが高く、入力に電流が殆ど流れ込まないことから、
抵抗Ｒ３および抵抗Ｒ４を流れる電流をｉ１、抵抗Ｒ５
および抵抗Ｒ６を流れる電流をｉ２として、これらの電
流の向きを図示のようにとる。
ンデンサＣ１が接続された抵抗Ｒ１と抵抗Ｒ２との接続
点の電位をＶＧ１、ゲート絶縁膜コンデンサＣ２が接続
された演算増幅器ＡＭＰ１の非反転入力（＋）の電位を
ＶＧ２、演算増幅器ＡＭＰ２の出力電位をＶＤＳ１、抵
抗Ｒ７とＭＯＳトランジスタＭとの接続点の電位をＶbi
asとする。また、演算増幅器ＡＭＰ２は入力インピーダ
ンスが高く、入力に電流が殆ど流れ込まないことから、
抵抗Ｒ３および抵抗Ｒ４を流れる電流をｉ１、抵抗Ｒ５
および抵抗Ｒ６を流れる電流をｉ２として、これらの電
流の向きを図示のようにとる。
【００１９】演算増幅器ＡＭＰ１は負帰還がかかってお
り、入力端子間に仮想短絡が適用できるので、出力電位
Ｖout ＝ＶＧ２となる。このとき、抵抗Ｒ３と抵抗Ｒ４
を流れる電流ｉ１は、次式で表される。
り、入力端子間に仮想短絡が適用できるので、出力電位
Ｖout ＝ＶＧ２となる。このとき、抵抗Ｒ３と抵抗Ｒ４
を流れる電流ｉ１は、次式で表される。
【００２０】
【数１】ｉ１＝ＶＧ２／（Ｒ３＋Ｒ４） …（１）
【００２１】演算増幅器ＡＭＰ２は抵抗Ｒ６を介して負
帰還がかかっており、入力端子間に仮想短絡が適用でき
るので、演算増幅器ＡＭＰ２の入力端子（＋），（−）
の電位を共にｖとおく。抵抗Ｒ４の電圧降下としてのｖ
は、次式で表せる。
帰還がかかっており、入力端子間に仮想短絡が適用でき
るので、演算増幅器ＡＭＰ２の入力端子（＋），（−）
の電位を共にｖとおく。抵抗Ｒ４の電圧降下としてのｖ
は、次式で表せる。
【００２２】
【数２】 ｖ＝Ｒ４・ｉ１ ＝ＶＧ２・Ｒ４／（Ｒ３＋Ｒ４） …（２）
【００２３】ここで、抵抗Ｒ６にかかっている電圧をｖ
６とすると、演算増幅器ＡＭＰ２の出力電位ＶＤＳ１
は、上記式（２）を用いて次式で表される。
６とすると、演算増幅器ＡＭＰ２の出力電位ＶＤＳ１
は、上記式（２）を用いて次式で表される。
【００２４】
【数３】 ＶＤＳ１＝ｖ＋ｖ６ ＝ｖ＋Ｒ６・ｉ２ ＝ｖ＋（Ｒ６／Ｒ５）（ｖ−Ｖbias） ＝（１＋Ｒ６／Ｒ５）ｖ−（Ｒ６／Ｒ５）Ｖbias ＝Ｒ４／（Ｒ３＋Ｒ４）・（１＋Ｒ６／Ｒ５）ＶＧ２ −（Ｒ６／Ｒ５）Ｖbias ＝（Ｒ４／Ｒ３）（１＋Ｒ４／Ｒ３）・（１＋Ｒ６／Ｒ５）ＶＧ２ −（Ｒ６／Ｒ５）Ｖbias …（３）
【００２５】ここで、（Ｒ４／Ｒ３）＝（Ｒ６／Ｒ５）
＝１とすると、上記式（３）は、次式の如く簡略化でき
る。
＝１とすると、上記式（３）は、次式の如く簡略化でき
る。
【００２６】
【数４】 ＶＤＳ１＝ＶＧ２−Ｖbias …（４）
【００２７】ゲート絶縁膜コンデンサＣ１，Ｃ２を介し
て信号が減衰しない所定の周波数領域ではＶＧ２＝ＶＧ
１が成り立つ。このため、この直流バイアス回路Ｖ２に
よってゲート絶縁膜コンデンサＣ１の両端にＶbiasの所
定バイアスを常に印加することができ、ゲート絶縁膜コ
ンデンサＣ１の容量値を一定に保つことが可能となる。
なお、入力信号Ｖinに所定の直流バイアス値がかけられ
ていることから、ゲート絶縁膜コンデンサＣ２の容量値
も一定に保たれている。
て信号が減衰しない所定の周波数領域ではＶＧ２＝ＶＧ
１が成り立つ。このため、この直流バイアス回路Ｖ２に
よってゲート絶縁膜コンデンサＣ１の両端にＶbiasの所
定バイアスを常に印加することができ、ゲート絶縁膜コ
ンデンサＣ１の容量値を一定に保つことが可能となる。
なお、入力信号Ｖinに所定の直流バイアス値がかけられ
ていることから、ゲート絶縁膜コンデンサＣ２の容量値
も一定に保たれている。
【００２８】図５は、図４に示すローパスフィルタＬＰ
ＦのＤＣシミュレーション結果を示すグラフである。図
５において、横軸は入力電圧Ｖinを示し、縦軸は出力電
圧Ｖout および各ノード電位ＶＧ１，ＶＧ２，ＶＤＳ
１，Ｖbiasを示す。この図５から、入力電圧ＶinがＶbi
as（０．６Ｖ）以上のときに、演算増幅器ＡＭＰ２の出
力電位ＶＤＳ１は、出力電圧Ｖout およびノード電位Ｖ
Ｇ１，ＶＧ２よりもＶbiasだけ低く保たれており、この
結果、ゲート絶縁膜コンデンサＣ１の両端に一定電圧Ｖ
biasが常時印加されていることが分かる。
ＦのＤＣシミュレーション結果を示すグラフである。図
５において、横軸は入力電圧Ｖinを示し、縦軸は出力電
圧Ｖout および各ノード電位ＶＧ１，ＶＧ２，ＶＤＳ
１，Ｖbiasを示す。この図５から、入力電圧ＶinがＶbi
as（０．６Ｖ）以上のときに、演算増幅器ＡＭＰ２の出
力電位ＶＤＳ１は、出力電圧Ｖout およびノード電位Ｖ
Ｇ１，ＶＧ２よりもＶbiasだけ低く保たれており、この
結果、ゲート絶縁膜コンデンサＣ１の両端に一定電圧Ｖ
biasが常時印加されていることが分かる。
【００２９】図６（Ａ）は、図４に示す２次ローパスフ
ィルタＬＰＦの周波数特性の評価結果を示すグラフであ
る。また、図６（Ｂ）は、リファレンス（比較例）とし
て、ゲート絶縁膜キャパシタＣ１，Ｃ２の代わりに、誘
電体膜を２層ポリシリコン層で挟んだ構成のキャパシタ
をＤＲＡＭプロセスで作製した場合、その２次ローパス
フィルタＬＰＦの周波数特性を示すグラフである。この
図６より、ゲインおよび位相ともに比較例と同等の特性
が得られ、また、カットオフ周波数ｆｃも、比較例の２
８．８ｋＨｚに対し、２８．２ｋＨｚとほぼ同じ値が得
られた。
ィルタＬＰＦの周波数特性の評価結果を示すグラフであ
る。また、図６（Ｂ）は、リファレンス（比較例）とし
て、ゲート絶縁膜キャパシタＣ１，Ｃ２の代わりに、誘
電体膜を２層ポリシリコン層で挟んだ構成のキャパシタ
をＤＲＡＭプロセスで作製した場合、その２次ローパス
フィルタＬＰＦの周波数特性を示すグラフである。この
図６より、ゲインおよび位相ともに比較例と同等の特性
が得られ、また、カットオフ周波数ｆｃも、比較例の２
８．８ｋＨｚに対し、２８．２ｋＨｚとほぼ同じ値が得
られた。
【００３０】図７に、４次のローパスフィルタにおける
各パラメータ（誘電体膜厚，単位面積容量）とキャパシ
タ，抵抗および演算増幅器の面積とを、従来例と比較し
て示す。ここで、従来例１は層間絶縁膜（膜厚：約７０
０ｎｍ）をポリシリコン層またはメタル層とメタル層と
で挟んだ構造のキャパシタを用いた場合、従来例２は誘
電体膜（膜厚：５０ｎｍ）を２層ポリシリコン層で挟ん
だ構造のキャパシタを用いた場合を示す。なお、４次の
ローパスフィルタでは２つの演算増幅器が必要であり、
さらに本発明の場合、それぞれに直流バイアス回路用と
して演算増幅器が２つ必要となる。直流バイアス回路用
のＭＯＳトランジスタＭは殆ど面積を必要としないので
計算から除外されており、抵抗Ｒ７は２つの直流バイア
ス回路間で共通化されている。
各パラメータ（誘電体膜厚，単位面積容量）とキャパシ
タ，抵抗および演算増幅器の面積とを、従来例と比較し
て示す。ここで、従来例１は層間絶縁膜（膜厚：約７０
０ｎｍ）をポリシリコン層またはメタル層とメタル層と
で挟んだ構造のキャパシタを用いた場合、従来例２は誘
電体膜（膜厚：５０ｎｍ）を２層ポリシリコン層で挟ん
だ構造のキャパシタを用いた場合を示す。なお、４次の
ローパスフィルタでは２つの演算増幅器が必要であり、
さらに本発明の場合、それぞれに直流バイアス回路用と
して演算増幅器が２つ必要となる。直流バイアス回路用
のＭＯＳトランジスタＭは殆ど面積を必要としないので
計算から除外されており、抵抗Ｒ７は２つの直流バイア
ス回路間で共通化されている。
【００３１】図７に示すように、本発明を適用した４次
のローパスフィルタの全専有面積は、従来例１の２３
％、従来例２の７７％で済み、省面積化が図られている
ことが分かる。
のローパスフィルタの全専有面積は、従来例１の２３
％、従来例２の７７％で済み、省面積化が図られている
ことが分かる。
【００３２】本実施形態に係るフィルタは、ＭＯＳトラ
ンジスタ等のゲート絶縁膜をキャパシタ誘電体膜として
用いたキャパシタを有することから小面積が達成でき
る。このキャパシタに所定の直流バイアスを印加する手
段（直流バイアス回路）を有することから、キャパシタ
を構成するＭＯＳトランジスタのチャネルが常時形成さ
れ、キャパシタ値を一定に保つことができる。この直流
バイアス回路を含めたフィルタ回路全体の専有面積も小
さい。キャパシタの形成プロセスがＭＯＳトランジスタ
の形成プロセスと共通にでき、特にメモリやロジックと
の混載に適したものとなっている。以上より、本発明に
よって、高集積化に適しローコストなフィルタ回路の実
現が可能となった。
ンジスタ等のゲート絶縁膜をキャパシタ誘電体膜として
用いたキャパシタを有することから小面積が達成でき
る。このキャパシタに所定の直流バイアスを印加する手
段（直流バイアス回路）を有することから、キャパシタ
を構成するＭＯＳトランジスタのチャネルが常時形成さ
れ、キャパシタ値を一定に保つことができる。この直流
バイアス回路を含めたフィルタ回路全体の専有面積も小
さい。キャパシタの形成プロセスがＭＯＳトランジスタ
の形成プロセスと共通にでき、特にメモリやロジックと
の混載に適したものとなっている。以上より、本発明に
よって、高集積化に適しローコストなフィルタ回路の実
現が可能となった。
【００３３】
【発明の効果】本発明に係るフィルタ回路によれば、キ
ャパシタ専有面積が小さく、キャパシタ形成のためだけ
の専用プロセスが不要なフィルタ回路を提供することが
可能となる。
ャパシタ専有面積が小さく、キャパシタ形成のためだけ
の専用プロセスが不要なフィルタ回路を提供することが
可能となる。
【図１】本発明の実施形態に係るローパスフィルタ（Ｌ
ＰＦ）の回路図である。
ＰＦ）の回路図である。
【図２】本発明の実施形態に係るハイパスフィルタ（Ｈ
ＰＦ）の回路図である。
ＰＦ）の回路図である。
【図３】本発明の実施形態のフィルタに用いられている
コンデンサの断面構造と回路構成を示す図である。
コンデンサの断面構造と回路構成を示す図である。
【図４】ローパスフィルタＬＰＦの具体的な一構成例を
示す回路図である。
示す回路図である。
【図５】図４に示すローパスフィルタＬＰＦのＤＣシミ
ュレーション結果を示すグラフである。
ュレーション結果を示すグラフである。
【図６】図４に示す２次ローパスフィルタＬＰＦの周波
数特性の評価結果を、リファレンス（比較例）の周波数
特性とともに示すグラフである。
数特性の評価結果を、リファレンス（比較例）の周波数
特性とともに示すグラフである。
【図７】４次のローパスフィルタにおける各パラメータ
（誘電体膜厚，単位面積容量）とキャパシタ，抵抗およ
び演算増幅器の面積とを、従来例１，２と比較して示す
表である。
（誘電体膜厚，単位面積容量）とキャパシタ，抵抗およ
び演算増幅器の面積とを、従来例１，２と比較して示す
表である。
【図８】従来のアクティブフィルタの構成例を示す回路
図である。
図である。
１…半導体基板、 １ａ…ソース不純物領、 １ｂ…ドレイン不純物領域、 ２…ゲート絶縁膜、 ４…ゲート電極、 ＬＦＰ…ローパスフィルタ、 ＨＰＦ…ハイパスフィルタ、 ＡＭＰ，ＡＭＰ１，ＡＭＰ２…演算増幅器、 Ｖ１，Ｖ２…直流バイアス回路（直流バイアス手段）、 Ｃ１，Ｃ２…ゲート絶縁膜キャパシタ（第１，第２容
量）、 Ｒ１，Ｒ２…抵抗（第１，第２抵抗）、 Ｒ３〜Ｒ７…抵抗、 Ｍ…ＭＯＳトランジスタ、 Ｔin…入力端子、 Ｔout …出力端子、 Ｖin…入力信号または入力電圧、 Ｖout …出力信号または出力電圧、 ＶCC…電源電圧、 ＧＮＤ…接地電位（基準電位）、 ＶＧ１，ＶＧ２，ＶＤＳ１，ＶＤＳ２，Ｖbias…各ノー
ド電位。
量）、 Ｒ１，Ｒ２…抵抗（第１，第２抵抗）、 Ｒ３〜Ｒ７…抵抗、 Ｍ…ＭＯＳトランジスタ、 Ｔin…入力端子、 Ｔout …出力端子、 Ｖin…入力信号または入力電圧、 Ｖout …出力信号または出力電圧、 ＶCC…電源電圧、 ＧＮＤ…接地電位（基準電位）、 ＶＧ１，ＶＧ２，ＶＤＳ１，ＶＤＳ２，Ｖbias…各ノー
ド電位。
Claims (4)
- 【請求項１】第１の演算増幅器と、 上記第１の演算増幅器に電気的に接続されている複数の
抵抗素子と、 上記第１の演算増幅器に電気的に接続され、ＭＯＳトラ
ンジスタのソースとドレインを接続して一方の電極をな
し、当該ＭＯＳトランジスタのゲートを他方の電極とす
る複数の容量素子と、 上記容量素子の電極間に所定の直流バイアス電圧を印加
する直流バイアス手段と、 を有し、上記第１の演算増幅器、上記抵抗素子、上記容
量素子及び上記直流バイアス手段が同一の半導体基板に
形成されているフィルタ回路。 - 【請求項２】第１及び第２の抵抗素子が信号入力端子と
上記第１の演算増幅器の非反転入力端子との間に直列に
接続されており、第１の容量素子が上記非反転入力端子
と接地電位との間に接続されており、第２の容量素子と
第１の直流バイアス手段とが上記第１及び第２の抵抗素
子の接続中点と上記第１の演算増幅器の反転入力端子と
の間に直列に接続されており、上記第１の演算増幅器の
反転入力端子と出力端子とが接続されている請求項１に
記載のフィルタ回路。 - 【請求項３】第１の容量素子、第１の直流バイアス手段
及び第２の容量素子が信号入力端子と上記第１の演算増
幅器の非反転入力端子との間に直列に接続されており、
第１の抵抗素子が上記非反転入力端子と接地電位との間
に接続されており、第２の抵抗素子が上記の第１の容量
素子と上記第１の直流バイアス手段の接続中点と上記第
１の演算増幅器の反転入力端子との間に接続されてお
り、上記第１の演算増幅器の反転入力端子と出力端子と
が接続されている請求項第１に記載のフィルタ回路。 - 【請求項４】上記第１の直流バイアス手段は、上記第１
の演算増幅器の出力端子と接地電位との間に直列に接続
されている第３及び第４の抵抗素子と、電源電圧と接地
電位との間に直列に接続されている第５の抵抗素子及び
第１のＭＯＳトランジスタと、上記第５の抵抗素子及び
上記第１のＭＯＳトランジスタの接続中点と上記第２の
容量素子との間に直列に接続されている第６及び第７の
抵抗素子と、非反転入力端子が上記第３及び第４の抵抗
素子の接続中点に接続され、反転入力端子が上記第６及
び第７の抵抗素子の接続中点に接続され、出力端子が上
記第２の容量素子及び第７の抵抗素子の接続中点に接続
されている第２の演算増幅器とを含み、上記第２のＭＯ
Ｓトランジスタのゲートとドレインとが接続されてダイ
オードが構成されている請求項２に記載のフィルタ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29590198A JP4287928B2 (ja) | 1998-10-16 | 1998-10-16 | フィルタ回路 |
| US09/419,455 US6388511B1 (en) | 1998-10-16 | 1999-10-15 | Filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29590198A JP4287928B2 (ja) | 1998-10-16 | 1998-10-16 | フィルタ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000124770A true JP2000124770A (ja) | 2000-04-28 |
| JP2000124770A5 JP2000124770A5 (ja) | 2005-11-17 |
| JP4287928B2 JP4287928B2 (ja) | 2009-07-01 |
Family
ID=17826628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29590198A Expired - Fee Related JP4287928B2 (ja) | 1998-10-16 | 1998-10-16 | フィルタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6388511B1 (ja) |
| JP (1) | JP4287928B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015094598A (ja) * | 2013-11-08 | 2015-05-18 | 東洋インキＳｃホールディングス株式会社 | 距離センサー |
| JP2016514949A (ja) * | 2013-04-11 | 2016-05-23 | ライオン セミコンダクター インク． | ハイブリッド電圧レギュレータを提供するための装置、システム、及び方法 |
| US10601311B2 (en) | 2018-02-13 | 2020-03-24 | Lion Semiconductor Inc. | Circuits and methods for hybrid 3:1 voltage regulators |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633197B1 (en) * | 2000-10-27 | 2003-10-14 | Marvell International, Ltd. | Gate capacitor stress reduction in CMOS/BICMOS circuit |
| US7167686B2 (en) * | 2002-01-25 | 2007-01-23 | Qualcomm Incorporated | Wireless communications transceiver: transmitter using a harmonic rejection mixer and an RF output offset phase-locked loop in a two-step up-conversion architecture and receiver using direct conversion architecture |
| JP2005037897A (ja) * | 2003-06-23 | 2005-02-10 | Sanyo Electric Co Ltd | 増幅回路 |
| US7880536B2 (en) * | 2004-06-23 | 2011-02-01 | Nxp B.V. | Simplified sallen-key low-pass filter circuit |
| JP2006086477A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置 |
| TWI449009B (zh) * | 2005-12-02 | 2014-08-11 | Semiconductor Energy Lab | 顯示裝置和使用該顯示裝置的電子裝置 |
| US7705666B1 (en) * | 2009-02-04 | 2010-04-27 | United Microelectronics Corp. | Filler circuit cell |
| CN101807912B (zh) * | 2009-02-16 | 2013-04-03 | 联华电子股份有限公司 | 填充电路单元 |
| KR20210132918A (ko) | 2020-04-28 | 2021-11-05 | 삼성전자주식회사 | 노이즈 필터링 회로 및 이를 포함하는 전자 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168180A (en) * | 1992-04-20 | 1992-12-01 | Motorola, Inc. | Low frequency filter in a monolithic integrated circuit |
| JPH0746082A (ja) * | 1993-07-30 | 1995-02-14 | Nippondenso Co Ltd | フィルタ回路 |
| US5412335A (en) * | 1994-01-14 | 1995-05-02 | Motorola, Inc. | Area-efficient current-input filter, virtual ground circuit used in same, and method therefor |
| DE4427015C1 (de) * | 1994-07-29 | 1995-11-23 | Siemens Ag | Schaltungsanordnung zur Störsignalunterdrückung |
-
1998
- 1998-10-16 JP JP29590198A patent/JP4287928B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-15 US US09/419,455 patent/US6388511B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016514949A (ja) * | 2013-04-11 | 2016-05-23 | ライオン セミコンダクター インク． | ハイブリッド電圧レギュレータを提供するための装置、システム、及び方法 |
| US10063139B2 (en) | 2013-04-11 | 2018-08-28 | Lion Semiconductor Inc. | Apparatus, systems, and methods for providing a hybrid voltage regulator |
| JP2015094598A (ja) * | 2013-11-08 | 2015-05-18 | 東洋インキＳｃホールディングス株式会社 | 距離センサー |
| US10601311B2 (en) | 2018-02-13 | 2020-03-24 | Lion Semiconductor Inc. | Circuits and methods for hybrid 3:1 voltage regulators |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4287928B2 (ja) | 2009-07-01 |
| US6388511B1 (en) | 2002-05-14 |
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