JP2000124770A - フィルタ回路 - Google Patents
フィルタ回路Info
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Abstract
のためだけの専用プロセスが不要なフィルタ回路を提供
する。 【解決手段】本発明のフィルタ回路は、演算増幅器AM
P1および容量C1,C2が同一の半導体基板に形成さ
れているアクティブフィルタ回路である。容量C1,C
2は、相互接続されたソースとドレインを一方電極と
し、ゲートを他方電極とし、ゲート絶縁膜をキャパシタ
誘電体膜に用いた絶縁ゲート電界効果トランジスタから
構成されている。容量C1に対し、当該容量の電極間に
所定の直流バイアス電圧Vbiasを印加する直流バイアス
手段(直流バイアス回路V2)が接続されている。容量
C2に直流バイアス手段を設けてもよいが、ここでは入
力信号Vinの直流レベルを所定量だけ高くすることで省
略されている。
Description
増幅器を用いたアクティブフィルタ回路に関する。
路の構成を示す回路図である。図8に示すアクティブフ
ィルタ回路の一例であるローパスフィルタLPFは、演
算増幅器AMP、コンデンサC1,C2、抵抗R1,R
2から構成されている。入力信号Vinが入力される入力
端子Tinと演算増幅器APMの非反転入力(+)との間
に、抵抗R1および抵抗R2が直列接続されている。演
算増幅器AMPの非反転入力(+)と基準電位GNDと
の間にコンデンサC1が接続されている。抵抗R1,R
2間の接続点と演算増幅器AMPの反転入力(−)との
間にコンデンサC2が接続されている。演算増幅器AM
Pの反転入力(−)は出力に接続されて、負帰還がかけ
られている。演算増幅器AMPの出力は出力端子Tout
に接続され、出力端子Tout から出力信号Vout が取り
出される。
ィルタ回路では、電圧依存性がなく大きな容量値のキャ
パシタが必要であり、このキャパシタを半導体プロセス
において演算増幅器等と同じウエハ上に形成するには、
キャパシタ形成のためだけの専用プロセスが必要であっ
た。このため、半導体プロセスの工程数が多く、プロセ
スコストが高くなっていた。
さく、キャパシタ形成のためだけの専用プロセスが不要
なフィルタ回路を提供することにある。
は、例えば汎用ロジック混載の場合など、絶縁ゲート電
界効果トランジスタを半導体装置に内蔵するフィルタ回
路として、絶縁ゲート電界効果(MOS)トランジスタ
のソースとドレインを共通接続しゲート絶縁膜を用いて
キャパシタとしている。その際、トランジスタのチャネ
ルを常時形成した状態でないとキャパシタ値が一定せ
ず、低電圧時にキャパシタ値が極端に小さくなるという
電圧依存性を示すが、これを解消するために本発明では
直流バイアス手段が設けられている。
第1の演算増幅器と、上記第1の演算増幅器に電気的に
接続されている複数の抵抗素子と、上記第1の演算増幅
器に電気的に接続され、MOSトランジスタのソースと
ドレインを接続して一方の電極をなし、当該MOSトラ
ンジスタのゲートを他方の電極とする複数の容量素子
と、上記容量素子の電極間に所定の直流バイアス電圧を
印加する直流バイアス手段とを有し、上記第1の演算増
幅器、上記抵抗素子、上記容量素子及び上記直流バイア
ス手段が同一の半導体基板に形成されている。
もハイパスフィルタでもよい。第1の容量素子および第
2の容量素子それぞれに直流バイアス手段を設けてもよ
いが、好適には、入力信号レベルを所定量だけ高くする
ことにより、その一方を省略するとよい。
て高品質なゲート絶縁膜を用いてキャパシタを形成する
ことから単位面積当たりの容量値を大きくでき、しか
も、他の絶縁ゲート電界効果トランジスタと一括して形
成できる。また、直流バイアス手段によって、各キャパ
シタに所定の直流バイアス電圧が常時印加されることか
ら、ゲート絶縁膜を用いたキャパシタの容量値が電圧依
存性を示さない。
スフィルタ(LPF)の回路図であり、図2はハイパス
フィルタ(HPF)の回路図である。図3は、本実施形
態のフィルタ回路に用いられているコンデンサの断面構
造と回路構成を示す図である。これらのフィルタLF
P,HPFは、演算増幅器AMP、コンデンサC1,C
2、抵抗R1,R2および直流バイアス手段V1,V2
とから構成されている。
スタのゲート絶縁膜をキャパシタ誘電体膜に用いた構成
となっている。以下、この構成のコンデンサを“ゲート
絶縁膜コンデンサ”と称する。ゲート絶縁膜コンデンサ
C1,C2において、図3(A)に示すように、シリコ
ンウエハ等の半導体基板1上にゲート絶縁膜2とゲート
電極4が積層され、ゲート電極4両側の半導体基板に形
成されたソース不純物領域1aとドレイン不純物領域1
bとを、図示しない配線層等で短絡している。そして、
このソース不純物領域1aとドレイン不純物領域1b間
にチャネルを形成させ、不純物領域1a,1bおよびチ
ャネルをキャパシタの下部電極とし、ゲート電極をキャ
パシタの上部電極とし、チャネルとゲート電極間のゲー
ト絶縁膜をキャパシタの誘電体膜に用いている。
縁膜コンデンサC1,C2のキャパシタ電極間に所定の
直流バイアス電圧を常に印加して、チャネルの形成状態
を維持するために設けられている。直流バイアス手段V
1,V2として、ゲート絶縁膜コンデンサC1,C2に
直列に接続された直流電源、或いは、後述するような構
成の直流バイアス回路を用いることができる。なお、信
号が入力される入力端子Tinに直流バイアス手段を直結
させた場合、その直流バイアス手段(即ち、図1,2に
おける直流バイアス手段V1)は、入力信号Vinの直流
レベルを所定量オフセットすることにより省略できる。
て、入力信号Vinが入力される入力端子Tinと演算増幅
器AMPの非反転入力(+)との間に、直流バイアス手
段V1,抵抗R1および抵抗R2が直列接続されてい
る。演算増幅器AMPの非反転入力(+)と基準電位G
NDとの間に、ゲート絶縁膜コンデンサC1が接続され
ている。抵抗R1,R2間の接続点と演算増幅器AMP
の反転入力(−)との間に、ゲート絶縁膜コンデンサC
2と直流バイアス手段V2が直列接続されている。演算
増幅器AMPの反転入力(−)は出力に接続されて、負
帰還がかけられている。演算増幅器AMPの出力は出力
端子Tout に接続され、出力端子Tout から出力信号V
out が取り出される。
て、入力信号Vinが入力される入力端子Tinと演算増幅
器AMPの非反転入力(+)との間に、直流バイアス手
段V1,ゲート絶縁膜コンデンサC1,直流バイアス手
段V2およびゲート絶縁膜コンデンサC2が直列接続さ
れている。演算増幅器AMPの非反転入力(+)と基準
電位GNDとの間に、抵抗R1が接続されている。ゲー
ト絶縁膜コンデンサC1と直流バイアス手段V2との間
の接続点と演算増幅器AMPの反転入力(−)との間
に、抵抗R2が接続されている。演算増幅器AMPの反
転入力(−)は出力に接続されて、負帰還がかけられて
いる。演算増幅器AMPの出力は出力端子Tout に接続
され、出力端子Tout から出力信号Vout が取り出され
る。
細を、ローパスフィルタLPFを例に説明する。
な一構成例を示す回路図である。図4において、直流バ
イアス回路V2は、演算増幅器AMP2、抵抗R3〜R
7およびMOSトランジスタMとから構成されている。
幅器(本回路ではAMP1で示す)の出力と基準電位、
例えば接地電位GNDの供給線との間に抵抗R3と抵抗
R4が直列接続され、その接続点が演算増幅器AMP2
の非反転入力(+)に接続されている。演算増幅器AM
P2の出力はゲート絶縁膜コンデンサC1に接続されて
いる。一方、電源電圧VCCと接地電位GNDの供給線と
の間に、抵抗R7とMOSトランジスタMとが直列接続
されている。抵抗R7とNチャネルMOSトランジスタ
Mとの接続点と、演算増幅器AMP2の出力との間に、
抵抗R5と抵抗R6が直列接続されている。抵抗R5と
抵抗R6との接続点が演算増幅器AMP2の反転入力
(−)に接続されている。MOSトランジスタMのゲー
トとドレインが接続されてダーオードが構成され、また
ソースと基板が接続されている。
バイアス手段V1は省略され、入力信号Vinの直流レベ
ルが所定電圧、例えば0.6V程度だけ高くオフセット
されている。
ンデンサC1が接続された抵抗R1と抵抗R2との接続
点の電位をVG1、ゲート絶縁膜コンデンサC2が接続
された演算増幅器AMP1の非反転入力(+)の電位を
VG2、演算増幅器AMP2の出力電位をVDS1、抵
抗R7とMOSトランジスタMとの接続点の電位をVbi
asとする。また、演算増幅器AMP2は入力インピーダ
ンスが高く、入力に電流が殆ど流れ込まないことから、
抵抗R3および抵抗R4を流れる電流をi1、抵抗R5
および抵抗R6を流れる電流をi2として、これらの電
流の向きを図示のようにとる。
り、入力端子間に仮想短絡が適用できるので、出力電位
Vout =VG2となる。このとき、抵抗R3と抵抗R4
を流れる電流i1は、次式で表される。
帰還がかかっており、入力端子間に仮想短絡が適用でき
るので、演算増幅器AMP2の入力端子(+),(−)
の電位を共にvとおく。抵抗R4の電圧降下としてのv
は、次式で表せる。
6とすると、演算増幅器AMP2の出力電位VDS1
は、上記式(2)を用いて次式で表される。
=1とすると、上記式(3)は、次式の如く簡略化でき
る。
て信号が減衰しない所定の周波数領域ではVG2=VG
1が成り立つ。このため、この直流バイアス回路V2に
よってゲート絶縁膜コンデンサC1の両端にVbiasの所
定バイアスを常に印加することができ、ゲート絶縁膜コ
ンデンサC1の容量値を一定に保つことが可能となる。
なお、入力信号Vinに所定の直流バイアス値がかけられ
ていることから、ゲート絶縁膜コンデンサC2の容量値
も一定に保たれている。
FのDCシミュレーション結果を示すグラフである。図
5において、横軸は入力電圧Vinを示し、縦軸は出力電
圧Vout および各ノード電位VG1,VG2,VDS
1,Vbiasを示す。この図5から、入力電圧VinがVbi
as(0.6V)以上のときに、演算増幅器AMP2の出
力電位VDS1は、出力電圧Vout およびノード電位V
G1,VG2よりもVbiasだけ低く保たれており、この
結果、ゲート絶縁膜コンデンサC1の両端に一定電圧V
biasが常時印加されていることが分かる。
ィルタLPFの周波数特性の評価結果を示すグラフであ
る。また、図6(B)は、リファレンス(比較例)とし
て、ゲート絶縁膜キャパシタC1,C2の代わりに、誘
電体膜を2層ポリシリコン層で挟んだ構成のキャパシタ
をDRAMプロセスで作製した場合、その2次ローパス
フィルタLPFの周波数特性を示すグラフである。この
図6より、ゲインおよび位相ともに比較例と同等の特性
が得られ、また、カットオフ周波数fcも、比較例の2
8.8kHzに対し、28.2kHzとほぼ同じ値が得
られた。
各パラメータ(誘電体膜厚,単位面積容量)とキャパシ
タ,抵抗および演算増幅器の面積とを、従来例と比較し
て示す。ここで、従来例1は層間絶縁膜(膜厚:約70
0nm)をポリシリコン層またはメタル層とメタル層と
で挟んだ構造のキャパシタを用いた場合、従来例2は誘
電体膜(膜厚:50nm)を2層ポリシリコン層で挟ん
だ構造のキャパシタを用いた場合を示す。なお、4次の
ローパスフィルタでは2つの演算増幅器が必要であり、
さらに本発明の場合、それぞれに直流バイアス回路用と
して演算増幅器が2つ必要となる。直流バイアス回路用
のMOSトランジスタMは殆ど面積を必要としないので
計算から除外されており、抵抗R7は2つの直流バイア
ス回路間で共通化されている。
のローパスフィルタの全専有面積は、従来例1の23
%、従来例2の77%で済み、省面積化が図られている
ことが分かる。
ンジスタ等のゲート絶縁膜をキャパシタ誘電体膜として
用いたキャパシタを有することから小面積が達成でき
る。このキャパシタに所定の直流バイアスを印加する手
段(直流バイアス回路)を有することから、キャパシタ
を構成するMOSトランジスタのチャネルが常時形成さ
れ、キャパシタ値を一定に保つことができる。この直流
バイアス回路を含めたフィルタ回路全体の専有面積も小
さい。キャパシタの形成プロセスがMOSトランジスタ
の形成プロセスと共通にでき、特にメモリやロジックと
の混載に適したものとなっている。以上より、本発明に
よって、高集積化に適しローコストなフィルタ回路の実
現が可能となった。
ャパシタ専有面積が小さく、キャパシタ形成のためだけ
の専用プロセスが不要なフィルタ回路を提供することが
可能となる。
PF)の回路図である。
PF)の回路図である。
コンデンサの断面構造と回路構成を示す図である。
示す回路図である。
ュレーション結果を示すグラフである。
数特性の評価結果を、リファレンス(比較例)の周波数
特性とともに示すグラフである。
(誘電体膜厚,単位面積容量)とキャパシタ,抵抗およ
び演算増幅器の面積とを、従来例1,2と比較して示す
表である。
図である。
量)、 R1,R2…抵抗(第1,第2抵抗)、 R3〜R7…抵抗、 M…MOSトランジスタ、 Tin…入力端子、 Tout …出力端子、 Vin…入力信号または入力電圧、 Vout …出力信号または出力電圧、 VCC…電源電圧、 GND…接地電位(基準電位)、 VG1,VG2,VDS1,VDS2,Vbias…各ノー
ド電位。
Claims (4)
- 【請求項1】第1の演算増幅器と、 上記第1の演算増幅器に電気的に接続されている複数の
抵抗素子と、 上記第1の演算増幅器に電気的に接続され、MOSトラ
ンジスタのソースとドレインを接続して一方の電極をな
し、当該MOSトランジスタのゲートを他方の電極とす
る複数の容量素子と、 上記容量素子の電極間に所定の直流バイアス電圧を印加
する直流バイアス手段と、 を有し、上記第1の演算増幅器、上記抵抗素子、上記容
量素子及び上記直流バイアス手段が同一の半導体基板に
形成されているフィルタ回路。 - 【請求項2】第1及び第2の抵抗素子が信号入力端子と
上記第1の演算増幅器の非反転入力端子との間に直列に
接続されており、第1の容量素子が上記非反転入力端子
と接地電位との間に接続されており、第2の容量素子と
第1の直流バイアス手段とが上記第1及び第2の抵抗素
子の接続中点と上記第1の演算増幅器の反転入力端子と
の間に直列に接続されており、上記第1の演算増幅器の
反転入力端子と出力端子とが接続されている請求項1に
記載のフィルタ回路。 - 【請求項3】第1の容量素子、第1の直流バイアス手段
及び第2の容量素子が信号入力端子と上記第1の演算増
幅器の非反転入力端子との間に直列に接続されており、
第1の抵抗素子が上記非反転入力端子と接地電位との間
に接続されており、第2の抵抗素子が上記の第1の容量
素子と上記第1の直流バイアス手段の接続中点と上記第
1の演算増幅器の反転入力端子との間に接続されてお
り、上記第1の演算増幅器の反転入力端子と出力端子と
が接続されている請求項第1に記載のフィルタ回路。 - 【請求項4】上記第1の直流バイアス手段は、上記第1
の演算増幅器の出力端子と接地電位との間に直列に接続
されている第3及び第4の抵抗素子と、電源電圧と接地
電位との間に直列に接続されている第5の抵抗素子及び
第1のMOSトランジスタと、上記第5の抵抗素子及び
上記第1のMOSトランジスタの接続中点と上記第2の
容量素子との間に直列に接続されている第6及び第7の
抵抗素子と、非反転入力端子が上記第3及び第4の抵抗
素子の接続中点に接続され、反転入力端子が上記第6及
び第7の抵抗素子の接続中点に接続され、出力端子が上
記第2の容量素子及び第7の抵抗素子の接続中点に接続
されている第2の演算増幅器とを含み、上記第2のMO
Sトランジスタのゲートとドレインとが接続されてダイ
オードが構成されている請求項2に記載のフィルタ回
路。
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