JPH0321097B2 - - Google Patents
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- JPH0321097B2 JPH0321097B2 JP10313185A JP10313185A JPH0321097B2 JP H0321097 B2 JPH0321097 B2 JP H0321097B2 JP 10313185 A JP10313185 A JP 10313185A JP 10313185 A JP10313185 A JP 10313185A JP H0321097 B2 JPH0321097 B2 JP H0321097B2
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- circuit
- output
- input
- electrode
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板上に絶縁膜を介して形
成されたコンデンサを有する半導体装置に関し、
特に上記コンデンサと半導体基板との間に寄与す
る寄生コンデンサの影響を削減するものである。
成されたコンデンサを有する半導体装置に関し、
特に上記コンデンサと半導体基板との間に寄与す
る寄生コンデンサの影響を削減するものである。
〔従来の技術〕
第４図はこの種半導体基板上に絶縁膜を介して
形成されたコンデンサを有する半導体装置のコン
デンサ部の断面図であり、図に於て１はシリコン
からなる半導体基板、２はこの半導体基板１上に
8000〔Å〕程度の膜厚で設けられた二酸化シリコ
ンからなる第１絶縁膜、３はこの第１絶縁膜２上
に設けられたアルミニウムまたはポリシリコンか
らなる第１電極、４はこの第１電極３上に4000
〔Å〕程度の膜厚で設けられた二酸化シリコンか
らなる第２絶縁膜、５はこの第２絶縁膜４上に設
けられたアルミニウムまたはポリシリコンからな
る第２電極、６は、上記第１及び第２電極３，５
並びに第２絶縁膜４とで構成されるコンデンサ、
７は上記コンデンサ６を形成する際半導体基板１
及び第１電極３並びに第１絶縁膜２とによつて自
ずと形成されてしまう寄生コンデンサである。
形成されたコンデンサを有する半導体装置のコン
デンサ部の断面図であり、図に於て１はシリコン
からなる半導体基板、２はこの半導体基板１上に
8000〔Å〕程度の膜厚で設けられた二酸化シリコ
ンからなる第１絶縁膜、３はこの第１絶縁膜２上
に設けられたアルミニウムまたはポリシリコンか
らなる第１電極、４はこの第１電極３上に4000
〔Å〕程度の膜厚で設けられた二酸化シリコンか
らなる第２絶縁膜、５はこの第２絶縁膜４上に設
けられたアルミニウムまたはポリシリコンからな
る第２電極、６は、上記第１及び第２電極３，５
並びに第２絶縁膜４とで構成されるコンデンサ、
７は上記コンデンサ６を形成する際半導体基板１
及び第１電極３並びに第１絶縁膜２とによつて自
ずと形成されてしまう寄生コンデンサである。
上記の様なコンデンサ６は電気回路、特に第５
図に示すような演算増幅器の位相補償回路に用い
られる場合、従来は第５図に示す様に接続されて
シングルチツプ化されていたものである。図に於
て、８は入力回路としての差動入力回路であり、
この差動入力回路８は第１電位点VDDからソース
に５〔Ｖ〕の電源電圧が印加され、ゲートに電圧
VBが印加されるＰチヤネル型MOSトランジスタ
からなる負荷素子９と、ソースに第２電位点VSS
から−５〔Ｖ〕の電源電圧が印加され、ゲートが
互いに接続された２個のＮチヤネル型MOSトラ
ンジスタ１０，１１と、ドレインにこれらのうち
の１個のMOSトランジスタ１０のドレイン及び
ゲートが接続され、ソースに上記MOSトランジ
スタ９のドレインが接続され、ゲートに第１入力
信号IN（−）が入力されるＰチヤネル型MOSト
ランジスタからなる第１入力トランジスタ１２
と、ドレインに上記MOSトランジスタ１１のド
レインが接続され、ソースに上記MOSトランジ
スタ９のソースが接続され、ゲートに第２入力信
号IN（＋）が入力されるＰチヤネル型MOSトラ
ンジスタからなる第２入力トランジスタ１３とで
構成され上記第２入力トランジスタ１３とＮチヤ
ネル型MOSトランジスタ１１との接続点を出力
端１４とするものである。１５は出力回路であ
り、この出力回路１５はソースに第１電位点VDD
からの電源電圧が印加されゲートに電圧VBが印
加されてドレインが出力回路１５の出力端１６と
なるＰチヤネル型MOSトランジスタからなる負
荷素子１７と、ドレインにこの負荷素子１７のソ
ースが接続され、出力回路１５の入力端となるゲ
ートに上記入力回路８の出力端１４が接続され、
ソースに電源電圧VSSが印加されるＮチヤネル型
MOSトランジスタからなる出力制御トランジス
タ１８とからなるものである。１９は差動入力回
路８と出力回路１５との間に設けられた位相補償
回路であり、この位相補償回路１９は、出力回路
１５の出力端１６が直接接続される抵抗２０と、
この抵抗２０を介して出力端１６が接続される第
２電極５及び入力回路８の出力端１４が直接接続
される第１電極３からなるコンデンサ６とによつ
て構成されるものであり、このとき、半導体基板
１は接地されているから寄生コンデンサ７は入力
回路８の出力端１４と接地電位点との間に寄生す
るものである。２１は出力回路１５の出力端１６
と半導体基板１に同電位の接地電位点との間に接
続されたチツプ外付けの負荷コンデンサである。
図に示すような演算増幅器の位相補償回路に用い
られる場合、従来は第５図に示す様に接続されて
シングルチツプ化されていたものである。図に於
て、８は入力回路としての差動入力回路であり、
この差動入力回路８は第１電位点VDDからソース
に５〔Ｖ〕の電源電圧が印加され、ゲートに電圧
VBが印加されるＰチヤネル型MOSトランジスタ
からなる負荷素子９と、ソースに第２電位点VSS
から−５〔Ｖ〕の電源電圧が印加され、ゲートが
互いに接続された２個のＮチヤネル型MOSトラ
ンジスタ１０，１１と、ドレインにこれらのうち
の１個のMOSトランジスタ１０のドレイン及び
ゲートが接続され、ソースに上記MOSトランジ
スタ９のドレインが接続され、ゲートに第１入力
信号IN（−）が入力されるＰチヤネル型MOSト
ランジスタからなる第１入力トランジスタ１２
と、ドレインに上記MOSトランジスタ１１のド
レインが接続され、ソースに上記MOSトランジ
スタ９のソースが接続され、ゲートに第２入力信
号IN（＋）が入力されるＰチヤネル型MOSトラ
ンジスタからなる第２入力トランジスタ１３とで
構成され上記第２入力トランジスタ１３とＮチヤ
ネル型MOSトランジスタ１１との接続点を出力
端１４とするものである。１５は出力回路であ
り、この出力回路１５はソースに第１電位点VDD
からの電源電圧が印加されゲートに電圧VBが印
加されてドレインが出力回路１５の出力端１６と
なるＰチヤネル型MOSトランジスタからなる負
荷素子１７と、ドレインにこの負荷素子１７のソ
ースが接続され、出力回路１５の入力端となるゲ
ートに上記入力回路８の出力端１４が接続され、
ソースに電源電圧VSSが印加されるＮチヤネル型
MOSトランジスタからなる出力制御トランジス
タ１８とからなるものである。１９は差動入力回
路８と出力回路１５との間に設けられた位相補償
回路であり、この位相補償回路１９は、出力回路
１５の出力端１６が直接接続される抵抗２０と、
この抵抗２０を介して出力端１６が接続される第
２電極５及び入力回路８の出力端１４が直接接続
される第１電極３からなるコンデンサ６とによつ
て構成されるものであり、このとき、半導体基板
１は接地されているから寄生コンデンサ７は入力
回路８の出力端１４と接地電位点との間に寄生す
るものである。２１は出力回路１５の出力端１６
と半導体基板１に同電位の接地電位点との間に接
続されたチツプ外付けの負荷コンデンサである。
以上の様に構成された半導体装置は第６図に示
す様な等価回路となり、この等価回路中に於る複
数の負荷の相関関係によつて演算増幅器の特性が
決定されるものである。図に於てgmdは差動入力
回路８のトランスコンダクタンス、gmoは出力回
路１４のトランスコンダクタンス、Rdは差動入
力回路８の出力抵抗、Roは出力段１４の出力抵
抗、CIは差動入力回路８の負荷容量、CLは出力段
１４の負荷容量、Rfは帰環回路１７の帰環抵抗、
Cfは帰環回路１７のコンデンサ６の帰環容量、
Cpは帰環回路１７の寄生コンデンサ７の寄生容
量である。この等価回路により第４図に示す演算
回路の伝達関数 △Vo／△Viを求めると、 △Vo／△Vi＝av（１−Ｓ／Ｚ）／１＋a2S＋a1S2＋a0S
3…（） となる。この式（）に於て、Ｓ＝jw、av＝
gmd・gmo・Rd・Ro、a0＝Rd・Ro・Rf・Cf・
CL・（CI＋Cp）、a1＝Rd・Ro・Rf・（CI＋Cp）・
（Cf＋CL）＋｛（Rd＋Rf）・Ro・CL＋Rd・Rf・（CI
＋Cp）｝Cf、a2＝Ro・Cf＋Ro・CL＋Rd・（CI＋
Cp）＋Rd・Cf（CI＋Cp）＋Rd・Cf・（１＋Ro・
gmo）−Rf・Cf、Ｚ＝１／（Cf／gmo−Cf・Rf）
である。この様な式（）においては分母を零と
する様なＳの根（以下ポールと称す）は３個有
り、また分子を零とする様なＳの根（以下ゼロと
称す）は１個有る。すなわち、３個のポールを−
P1，−P2，−P3，但しP1≪P2≪P3の関係があると
し、１個のゼロをＺとすると、 P1＝gmd／av・Cf、P2＝gmo／CL、P3＝１／Rf・（CI＋Cp
）、 Ｚ＝１／（Cf／gmo−Cf・Rf） となるものであり、この様なポール、及びゼロの
値は、演算回路の安定な動作を得るために非常に
重要な要素となる。
す様な等価回路となり、この等価回路中に於る複
数の負荷の相関関係によつて演算増幅器の特性が
決定されるものである。図に於てgmdは差動入力
回路８のトランスコンダクタンス、gmoは出力回
路１４のトランスコンダクタンス、Rdは差動入
力回路８の出力抵抗、Roは出力段１４の出力抵
抗、CIは差動入力回路８の負荷容量、CLは出力段
１４の負荷容量、Rfは帰環回路１７の帰環抵抗、
Cfは帰環回路１７のコンデンサ６の帰環容量、
Cpは帰環回路１７の寄生コンデンサ７の寄生容
量である。この等価回路により第４図に示す演算
回路の伝達関数 △Vo／△Viを求めると、 △Vo／△Vi＝av（１−Ｓ／Ｚ）／１＋a2S＋a1S2＋a0S
3…（） となる。この式（）に於て、Ｓ＝jw、av＝
gmd・gmo・Rd・Ro、a0＝Rd・Ro・Rf・Cf・
CL・（CI＋Cp）、a1＝Rd・Ro・Rf・（CI＋Cp）・
（Cf＋CL）＋｛（Rd＋Rf）・Ro・CL＋Rd・Rf・（CI
＋Cp）｝Cf、a2＝Ro・Cf＋Ro・CL＋Rd・（CI＋
Cp）＋Rd・Cf（CI＋Cp）＋Rd・Cf・（１＋Ro・
gmo）−Rf・Cf、Ｚ＝１／（Cf／gmo−Cf・Rf）
である。この様な式（）においては分母を零と
する様なＳの根（以下ポールと称す）は３個有
り、また分子を零とする様なＳの根（以下ゼロと
称す）は１個有る。すなわち、３個のポールを−
P1，−P2，−P3，但しP1≪P2≪P3の関係があると
し、１個のゼロをＺとすると、 P1＝gmd／av・Cf、P2＝gmo／CL、P3＝１／Rf・（CI＋Cp
）、 Ｚ＝１／（Cf／gmo−Cf・Rf） となるものであり、この様なポール、及びゼロの
値は、演算回路の安定な動作を得るために非常に
重要な要素となる。
今、演算回路の安定な動作を得るために、差動
入力回路８に入力されて演算増幅器の利得が１に
なるような周波数すなわち、Unity gain周波数
である入力信号に対する出力回路１４から出力さ
れるUnity gain周波数の出力信号の位相遅れが
180゜以下（通常は110゜ないし120゜）になるように
ポール及びゼロの値を決定しようとすると、第７
図に示す様なものとなる。すなわち図に示す様に
avp1を演算増幅器のUnity gain周波数とすると、
このときの位相遅れが110゜となる様に、P2＝Ｚと
し、また、P3をUnity gain周波数より大きくす
る。従つて、P2＝Ｚとするためには、P2＝Ｚよ
りgmo／CL＝１／（Cf／gmo−Cf・Rf）すなわちRf＝ Cf＋CL／gmo・Cfの関係を満たすことが必要であるが、 これは、帰環抵抗Rf、帰環容量Cfを調節するこ
とによつて容易に可能となるものである。一方、
P3avP1とするためにはポールP3の値すなわち
P3＝１／Rf・（CI＋Cp）の値を大きくする方が良く、 従つて帰環抵抗Rfを上記Rf＝Cf＋CL／gmo・Cfの関係を 満たしながらできるだけ小さくすることが必要と
なるものである。
入力回路８に入力されて演算増幅器の利得が１に
なるような周波数すなわち、Unity gain周波数
である入力信号に対する出力回路１４から出力さ
れるUnity gain周波数の出力信号の位相遅れが
180゜以下（通常は110゜ないし120゜）になるように
ポール及びゼロの値を決定しようとすると、第７
図に示す様なものとなる。すなわち図に示す様に
avp1を演算増幅器のUnity gain周波数とすると、
このときの位相遅れが110゜となる様に、P2＝Ｚと
し、また、P3をUnity gain周波数より大きくす
る。従つて、P2＝Ｚとするためには、P2＝Ｚよ
りgmo／CL＝１／（Cf／gmo−Cf・Rf）すなわちRf＝ Cf＋CL／gmo・Cfの関係を満たすことが必要であるが、 これは、帰環抵抗Rf、帰環容量Cfを調節するこ
とによつて容易に可能となるものである。一方、
P3avP1とするためにはポールP3の値すなわち
P3＝１／Rf・（CI＋Cp）の値を大きくする方が良く、 従つて帰環抵抗Rfを上記Rf＝Cf＋CL／gmo・Cfの関係を 満たしながらできるだけ小さくすることが必要と
なるものである。
以上の様な半導体装置に於ては、半導体基板１
と第１電極３とによる寄生コンデンサCpが、入
力回路８の出力端に差動入力回路容量CIと並列に
存在し、かつこの寄生コンデンサの容量Cp（一般
に２〜3PF）は差動入力回路容量CI（一般に
10-1PF）に比して非常に大きく、しかも帰環抵
抗Rfを小さくするにも限界があるため演算回路
の安定条件av・P1P3（＝１／Rf（CI＋Cp））を満た さなくなり、演算回路が不安定になるという問題
点があつた。
と第１電極３とによる寄生コンデンサCpが、入
力回路８の出力端に差動入力回路容量CIと並列に
存在し、かつこの寄生コンデンサの容量Cp（一般
に２〜3PF）は差動入力回路容量CI（一般に
10-1PF）に比して非常に大きく、しかも帰環抵
抗Rfを小さくするにも限界があるため演算回路
の安定条件av・P1P3（＝１／Rf（CI＋Cp））を満た さなくなり、演算回路が不安定になるという問題
点があつた。
この発明はこの様な問題点を鑑みてなされたも
のであり、半導体基板上に形成されるコンデンサ
における寄生コンデンサによる回路への影響をな
くし、安定した動作をする半導体装置を得ること
を目的とする。
のであり、半導体基板上に形成されるコンデンサ
における寄生コンデンサによる回路への影響をな
くし、安定した動作をする半導体装置を得ること
を目的とする。
この発明に係る半導体装置は、半導体基板上に
設けられたコンデンサの半導体基板側に位置する
第１電極を出力回路の出力端に直接接続し、第１
電極上に対向位置する第２電極を抵抗負荷を介し
て、入力回路の出力端に接続したものである。
設けられたコンデンサの半導体基板側に位置する
第１電極を出力回路の出力端に直接接続し、第１
電極上に対向位置する第２電極を抵抗負荷を介し
て、入力回路の出力端に接続したものである。
この発明においては、第１電極と半導体基板と
による寄生コンデンサが出力回路の出力端に存在
し、入力回路の出力端には寄生コンデンサが存在
しなくなるから、入力回路に入力される入力信号
が上記寄生容量に影響を受けることなく出力回路
の出力端から上記入力信号に応じた信号が出力さ
れることになるものである。
による寄生コンデンサが出力回路の出力端に存在
し、入力回路の出力端には寄生コンデンサが存在
しなくなるから、入力回路に入力される入力信号
が上記寄生容量に影響を受けることなく出力回路
の出力端から上記入力信号に応じた信号が出力さ
れることになるものである。
第１図はこの発明の一実施例を示す演算増幅器
の回路図であり、１〜２１は上記従来装置と全く
同一のものである。図に於て２２は位相補償回路
であり、この位相補償回路２２は抵抗負荷２０と
コンデンサ６を直列接続したものからなり、特に
コンデンサ６の接続に於ては半導体基板１を接地
し、第１電極３は出力回路１５の出力端１６に直
接接続し、第２電極５は出力回路１５へ信号を出
力する入力回路８の出力端１４に抵抗負荷２０を
介して接続したものである。
の回路図であり、１〜２１は上記従来装置と全く
同一のものである。図に於て２２は位相補償回路
であり、この位相補償回路２２は抵抗負荷２０と
コンデンサ６を直列接続したものからなり、特に
コンデンサ６の接続に於ては半導体基板１を接地
し、第１電極３は出力回路１５の出力端１６に直
接接続し、第２電極５は出力回路１５へ信号を出
力する入力回路８の出力端１４に抵抗負荷２０を
介して接続したものである。
この様に構成された半導体装置に於ては、第１
電極３と半導体基板１とによる寄生コンデンサ７
が出力回路１５の出力端１６に存在し、入力回路
８の出力端１４には寄生コンデンサ７が存在しな
いからその等価回路は第２図に示す様になり、従
つて上記３個のポール−P1，−P2，−P3、並びに
ゼロＺは P1＝gmd／av・Cf、P2＝gmo／（CL＋Cp）、P3＝１／RfCI
、Ｚ ＝１／Cf／gmo−Cf・Rfとなるものであり、このと き、これらのポール及びゼロは前記の様な演算回
路の安定条件、すなわち、P2＝Ｚ並びに、P3
avP1を満たすことが必要であるがP2＝Ｚの条件
はgmo／（CL＋CP）＝１／Cf／gmo−Cf・RfすなわちRf＝ Cf＋（CL＋CP）／gmo・Cfを満たしておれば良く、 寄生コンデンサ７の容量Cpが付加された分帰環
抵抗Rfを大きくすれば良いからP2＝Ｚの条件を
満たすことは容易であり、特にこの実施例に於て
は、Cp＝２〜３〔pF）、CL＝101〜102〔pF〕とCp
に較べCLの値が非常に大きいから帰環抵抗の値
を決定するに寄生容量Cpはほとんど無視できる
ものである。一方P3av・P1の条件は、従来の
演算増幅器に於るポールP3の値、すなわち、 P3＝１／Rf（CI＋Cp）に較べ、本発明では、P3＝ １／Rf・CIと大きくなるからP3av・P1の条件を容 易に満たすことが可能となるものである。
電極３と半導体基板１とによる寄生コンデンサ７
が出力回路１５の出力端１６に存在し、入力回路
８の出力端１４には寄生コンデンサ７が存在しな
いからその等価回路は第２図に示す様になり、従
つて上記３個のポール−P1，−P2，−P3、並びに
ゼロＺは P1＝gmd／av・Cf、P2＝gmo／（CL＋Cp）、P3＝１／RfCI
、Ｚ ＝１／Cf／gmo−Cf・Rfとなるものであり、このと き、これらのポール及びゼロは前記の様な演算回
路の安定条件、すなわち、P2＝Ｚ並びに、P3
avP1を満たすことが必要であるがP2＝Ｚの条件
はgmo／（CL＋CP）＝１／Cf／gmo−Cf・RfすなわちRf＝ Cf＋（CL＋CP）／gmo・Cfを満たしておれば良く、 寄生コンデンサ７の容量Cpが付加された分帰環
抵抗Rfを大きくすれば良いからP2＝Ｚの条件を
満たすことは容易であり、特にこの実施例に於て
は、Cp＝２〜３〔pF）、CL＝101〜102〔pF〕とCp
に較べCLの値が非常に大きいから帰環抵抗の値
を決定するに寄生容量Cpはほとんど無視できる
ものである。一方P3av・P1の条件は、従来の
演算増幅器に於るポールP3の値、すなわち、 P3＝１／Rf（CI＋Cp）に較べ、本発明では、P3＝ １／Rf・CIと大きくなるからP3av・P1の条件を容 易に満たすことが可能となるものである。
第３図は、この発明の他の実施例を示す演算増
幅器の回路図であり、この図に於ては、差動入力
回路からなる入力回路８を第１電位点VDDからソ
ースに５〔Ｖ〕の電源電圧が印加されゲートとド
レインが互いに接続されたＰチヤネル型MOSト
ランジスタからなる負荷素子２３と、この負荷素
子２３にゲートが接続され、第１電位点VDDにソ
ースが接続されてドレインが入力回路８の出力端
１４となるＰチヤネル型MOSトランジスタから
なる負荷素子２４と、上記負荷素子２３にドレイ
ンが接続されゲートに第１入力信号IN（−）が入
力されるＮチヤネル型MOSトランジスタからな
る第１入力トランジスタ１２と、上記負荷素子２
４にドレインが接続されゲートに第２入力信号
IN（＋）が入力されるＮチヤネル型MOSトラン
ジスタからなる第２入力トランジスタ１３と、こ
れら第１及び第２入力トランジスタ１２，１３に
ドレインが接続され、第２電位点VSSにソースが
接続されてゲートに電圧VBが印加されるＮチヤ
ネル型MOSトランジスタ２５とからなるものと
したものであり、また、出力回路１５は、第１電
位点VDDにソースが接続されゲートを入力回路８
の出力端１４にゲートが接続され出力回路１５の
出力端１６にドレインが接続されたＰチヤネル型
MOSトランジスタからなる負荷素子２６と、第
１電位点VDDにドレインが接続され、入力回路８
の出力端１４にゲートが接続されたＮチヤネル型
MOSトランジスタ２７と、このMOSトランジス
タ２７のソースにゲートが接続され、上記出力回
路１５の出力端１６にドレインが接続され、第２
電位点VSSにソースが接続されたＮチヤネル型
MOSトランジスタ２８と、上記MOSトランジス
タ２７のソースにドレインが接続され、第２電位
点VSSにソースが接続され、ゲートに電圧Bが印
加されるＮチヤネルMOSトランジスタ２９とか
らなるのである。更に位相補償回路２２は第１電
位点VDDにゲートが接続され、入力回路８の出力
端１４にドレインが接続されたＮチヤネル型
MOSトランジスタ２９及び第２電位点VSSにゲー
トが接続され、入力回路８の出力端１４にソース
が接続されたＰチヤネル型MOSトランジスタ３
０からなる抵抗負荷２０と、この抵抗負荷２０に
第２電極５が接続され、出力回路１５の出力端１
６に第１電極３が接続されたコンデンサ６とから
なるものである。
幅器の回路図であり、この図に於ては、差動入力
回路からなる入力回路８を第１電位点VDDからソ
ースに５〔Ｖ〕の電源電圧が印加されゲートとド
レインが互いに接続されたＰチヤネル型MOSト
ランジスタからなる負荷素子２３と、この負荷素
子２３にゲートが接続され、第１電位点VDDにソ
ースが接続されてドレインが入力回路８の出力端
１４となるＰチヤネル型MOSトランジスタから
なる負荷素子２４と、上記負荷素子２３にドレイ
ンが接続されゲートに第１入力信号IN（−）が入
力されるＮチヤネル型MOSトランジスタからな
る第１入力トランジスタ１２と、上記負荷素子２
４にドレインが接続されゲートに第２入力信号
IN（＋）が入力されるＮチヤネル型MOSトラン
ジスタからなる第２入力トランジスタ１３と、こ
れら第１及び第２入力トランジスタ１２，１３に
ドレインが接続され、第２電位点VSSにソースが
接続されてゲートに電圧VBが印加されるＮチヤ
ネル型MOSトランジスタ２５とからなるものと
したものであり、また、出力回路１５は、第１電
位点VDDにソースが接続されゲートを入力回路８
の出力端１４にゲートが接続され出力回路１５の
出力端１６にドレインが接続されたＰチヤネル型
MOSトランジスタからなる負荷素子２６と、第
１電位点VDDにドレインが接続され、入力回路８
の出力端１４にゲートが接続されたＮチヤネル型
MOSトランジスタ２７と、このMOSトランジス
タ２７のソースにゲートが接続され、上記出力回
路１５の出力端１６にドレインが接続され、第２
電位点VSSにソースが接続されたＮチヤネル型
MOSトランジスタ２８と、上記MOSトランジス
タ２７のソースにドレインが接続され、第２電位
点VSSにソースが接続され、ゲートに電圧Bが印
加されるＮチヤネルMOSトランジスタ２９とか
らなるのである。更に位相補償回路２２は第１電
位点VDDにゲートが接続され、入力回路８の出力
端１４にドレインが接続されたＮチヤネル型
MOSトランジスタ２９及び第２電位点VSSにゲー
トが接続され、入力回路８の出力端１４にソース
が接続されたＰチヤネル型MOSトランジスタ３
０からなる抵抗負荷２０と、この抵抗負荷２０に
第２電極５が接続され、出力回路１５の出力端１
６に第１電極３が接続されたコンデンサ６とから
なるものである。
以上の様に構成された半導体装置に於ては、上
記第２図の等価回路と同様になるものであり、従
つて、この他の実施例に於ても上記一実施例と同
様演算回路の安定条件、すなわちP2＝Ｚ、P3
av.P1を容易に満たすことが可能となるものであ
る。
記第２図の等価回路と同様になるものであり、従
つて、この他の実施例に於ても上記一実施例と同
様演算回路の安定条件、すなわちP2＝Ｚ、P3
av.P1を容易に満たすことが可能となるものであ
る。
なお、上記一実施例及び他の実施例に於ては、
コンデンサ７を演算回路に適用し、このコンデン
サ７に於て、第１電極２を出力回路１５の出力端
１６に直接接続し、第２電極１５を抵抗負荷２
０，２９，３０を介して入力回路１５の出力端１
４に接続したものについて説明したが、その他の
入力回路及び出力回路を備えた回路に適用しても
良く、一般的な回路に於て出力回路の出力端に寄
生コンデンサ７が付加されても入力回路及び出力
回路を備えた回路に対し、上記寄生コンデンサ７
が悪影響を与え、動作を不安定にすることはない
ものである。
コンデンサ７を演算回路に適用し、このコンデン
サ７に於て、第１電極２を出力回路１５の出力端
１６に直接接続し、第２電極１５を抵抗負荷２
０，２９，３０を介して入力回路１５の出力端１
４に接続したものについて説明したが、その他の
入力回路及び出力回路を備えた回路に適用しても
良く、一般的な回路に於て出力回路の出力端に寄
生コンデンサ７が付加されても入力回路及び出力
回路を備えた回路に対し、上記寄生コンデンサ７
が悪影響を与え、動作を不安定にすることはない
ものである。
また、上記一実施例及び他の実施例に於ては、
出力回路１５の出力端１６に外付けのコンデンサ
２１を接続したが、チツプ上にこのコンデンサを
形成しても良く、その際、上記寄生コンデンサ７
を上記外付けのコンデンサ２１に代用することも
可能となるものである。
出力回路１５の出力端１６に外付けのコンデンサ
２１を接続したが、チツプ上にこのコンデンサを
形成しても良く、その際、上記寄生コンデンサ７
を上記外付けのコンデンサ２１に代用することも
可能となるものである。
この発明は以上説明したとおり、半導体基板上
に設けられたコンデンサの半導体基板側に位置す
る第１電極を出力回路の出力端に直接接続し、第
１電極上に対向位置する第２電極を抵抗負荷を介
して入力回路の出力端に接続することにより、第
１電極と半導体基板とによるコンデンサが出力回
路の出力端に存在し、入力回路の出力端には寄生
コンデンサが存在しなくなるから入力回路に入力
される入力信号が上記寄生容量に影響を受けるこ
とはなく出力回路の出力端から上記入力信号に応
じた信号が出力されることになるものであり、こ
れによつて半導体装置が安定した動作をするとい
う効果を有するものである。
に設けられたコンデンサの半導体基板側に位置す
る第１電極を出力回路の出力端に直接接続し、第
１電極上に対向位置する第２電極を抵抗負荷を介
して入力回路の出力端に接続することにより、第
１電極と半導体基板とによるコンデンサが出力回
路の出力端に存在し、入力回路の出力端には寄生
コンデンサが存在しなくなるから入力回路に入力
される入力信号が上記寄生容量に影響を受けるこ
とはなく出力回路の出力端から上記入力信号に応
じた信号が出力されることになるものであり、こ
れによつて半導体装置が安定した動作をするとい
う効果を有するものである。
第１図は、この発明の一実施例を示す回路図、
第２図は第１図の等価回路図、第３図はこの発明
の他の実施例を示す回路図、第４図は半導体基板
上に形成されたコンデンサの断面図、第５図は従
来の半導体装置の演算増幅器の回路図、第６図は
第５図の等価回路図、第７図は、半導体装置の演
算増幅器の周波数特性図である。 図において、１は半導体基板、２は第１絶縁
膜、３は第１電極、４は第２絶縁膜、５は第２電
極、６はコンデンサ、７は寄生コンデンサ、８は
入力回路、１４は入力回路の出力端、１５は出力
回路、１６は出力回路の出力端、２０は抵抗負荷
である。なお、各図中同一符号は同一または、相
当部分を示すものとする。
第２図は第１図の等価回路図、第３図はこの発明
の他の実施例を示す回路図、第４図は半導体基板
上に形成されたコンデンサの断面図、第５図は従
来の半導体装置の演算増幅器の回路図、第６図は
第５図の等価回路図、第７図は、半導体装置の演
算増幅器の周波数特性図である。 図において、１は半導体基板、２は第１絶縁
膜、３は第１電極、４は第２絶縁膜、５は第２電
極、６はコンデンサ、７は寄生コンデンサ、８は
入力回路、１４は入力回路の出力端、１５は出力
回路、１６は出力回路の出力端、２０は抵抗負荷
である。なお、各図中同一符号は同一または、相
当部分を示すものとする。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１絶縁膜を介して設けら
れ、出力回路の出力端が直接接続される第１電極
と、この第１電極上に設けられた第２絶縁膜を介
して設けられ、上記出力回路へ信号を出力する入
力回路の出力端が抵抗負荷を介して接続された第
２電極とからなるコンデンサを備えた半導体装
置。 ２ 入力回路は差動入力回路であり、出力回路は
第１電位点と出力端との間に接続された負荷素子
と、上記出力端と第２電位点との間に接続される
とともに制御電極が上記差動入力回路の出力端に
接続された出力制御トランジスタとからなるもの
としたことを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３ 入力回路は差動入力回路であり、出力回路は
第１電位点と、出力端との間に接続された負荷素
子と、上記出力端と第２電位点との間に接続され
るとともに制御電極が上記差動入力回路の出力端
に接続された出力制御トランジスタと、上記出力
回路の出力端と半導体基板に同電位の接地電位点
との間に接続された外付けのコンデンサとからな
るものとしたことを特徴とする特許請求の範囲第
１項記載の半導体装置。 ４ 差動入力回路は第１電位点と第２電位点との
間に並列に接続された２個の入力トランジスタを
有し、これらの入力トランジスタの各々の制御電
極を入力端とすることを特徴とする特許請求の範
囲第２項または第３項記載の半導体装置。 ５ 差動入力回路は、Ｐチヤネル型MOSトラン
ジスタからなる入力トランジスタとＮチヤネル型
MOSトランジスタとを直列接続したものを第１
電位点と第２電位点との間に２個並列接続すると
ともに、この２個のもののうちの一方に於る入力
トランジスタとＮチヤネル型MOSトランジスタ
の接続点を上記２個のＮチヤネル型MOSトラン
ジスタの制御電極に接続したものであり、この差
動入力回路の入力端は上記２個の入力トランジス
タの制御電極各々とし、出力端は上記２個のもの
のうちの他方に於る入力トランジスタとＮチヤネ
ル型MOSトランジスタの接続点とすることを特
徴とする特許請求の範囲第２項または第３項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313185A JPS61259562A (ja) | 1985-05-13 | 1985-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313185A JPS61259562A (ja) | 1985-05-13 | 1985-05-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61259562A JPS61259562A (ja) | 1986-11-17 |
| JPH0321097B2 true JPH0321097B2 (ja) | 1991-03-20 |
Family
ID=14345987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313185A Granted JPS61259562A (ja) | 1985-05-13 | 1985-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022040596A (ja) * | 2020-08-31 | 2022-03-11 | 株式会社大都技研 | 遊技台 |
-
1985
- 1985-05-13 JP JP10313185A patent/JPS61259562A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022040596A (ja) * | 2020-08-31 | 2022-03-11 | 株式会社大都技研 | 遊技台 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61259562A (ja) | 1986-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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