KR20040030242A - 전압 레귤레이터 - Google Patents

Abstract

저소비전류로 고속응답성을 갖고, 저출력용량으로 안정적으로 동작하는 전압 레귤레이터를 제공한다. 전압 레귤레이터는, 기준전압회로의 출력과 분압회로의 출력을 비교하여 제1 신호를 출력하는 차동증폭기; 저항과 커패시터가 직렬로 접속된 위상보상회로; 차동증폭기의 출력이 게이트 전극에 입력되고, 전원과 위상보상회로의 사이에 접속되며, 소스가 접지된 MOS 트랜지스터; MOS 트랜지스터와 접지 사이에 접속된 정전류회로; 및 MOS 트랜지스터와 위상보상회로 사이의 접속점으로부터의 제2 신호 출력이 게이트 전극에 입력되고, 전원과 분압회로 사이에 접속된 출력 트랜지스터를 갖는다. 위상보상회로의 저항측은 차동증폭기의 출력단에 접속되고, 위상보상회로의 커패시터측은 MOS 트랜지스터의 드레인 전극에 접속된다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}

본 발명은 전압 레귤레이터의 응답성을 향상시킬 수 있고, 작은 출력용량으로 안정하게 동작할 수 있는 전압 레귤레이터(이하 V/R이라 한다)에 관한 것이다.

종래의 V/R에 따르면, JP 04-195613A에 설명되는 바와 같이, V/R은 1단 전압증폭의 에러 증폭기로 구성된다. 즉, 종래의 V/R은 도 5에 도시하는 바와 같은 회로를 갖는다. V/R은, 기준전압회로(10)의 기준전압과, V/R의 출력전압 Vout을 분압하는 블리더 저항(11 및 12)의 접속점 전압과의 차전압을 증폭하는 에러 증폭기(13), 및 출력 트랜지스터(14)로 구성된다. 에러 증폭기(13)의 출력전압은Verr, 기준전압회로(10)의 출력전압은 Vref, 블리더 저항(11 및 12)의 접속점의 전압은 Va인 경우에, Vref > Va이면, Verr은 낮아진다. 반대로, Vref ≤Va이면, Verr은 높아진다.

Verr이 낮아지면, 이 경우에 출력 트랜지스터(14)가 P-ch MOS 트랜지스터이기 때문에, 게이트와 소스 사이의 전압이 커지고, ON 저항이 작아져서, V/R이 출력전압 Vout을 상승시키는 기능을 한다. 반대로, Verr이 커지면, V/R은 출력 트랜지스터(14)의 ON 저항을 증가시키고 출력전압을 감소시켜서, 출력전압 Vout을 일정치로 유지한다.

종래의 V/R의 경우에, 에러 증폭기(13)가 1단 전압증폭회로이기 때문에, 이 회로와 출력 트랜지스터(14)와 부하(25)로 구성되는 전압증폭단을 이용하여 2단 전압증폭 구조를 얻는다. 위상보상용 커패시터(15)는 에러 증폭기(13)의 출력과 출력 트랜지스터(14)의 드레인 사이에 접속된다. 미러 효과에 의해 에러 증폭기(13)의 주파수대역을 좁힘으로써, V/R의 발진을 방지한다. 따라서, V/R 전체의 주파수대역이 좁아져서, V/R의 응답성이 저하된다.

일반적으로, V/R의 응답성을 향상시키기 위해서는, V/R 전체의 주파수대역을 넓혀야 한다. 그러나, V/R 전체의 주파수특성을 넓히는 경우에는, 전압증폭회로의 소비전류를 증가시켜야 한다. 특히, V/R이 휴대기기 등의 배터리로 사용되는 경우에는 동작시간이 단축된다.

또한, 3단 전압증폭이 사용되는 경우에는, 비교적 적은 소비전류로도 V/R의 주파수대역을 넓힐 수 있다. 그러나, 위상이 쉽게 180도 이상 지연되기 때문에,V/R의 동작이 불안정해지고, 최악의 경우에 발진할 수도 있다. 따라서, 3단 전압증폭의 경우에, 부하 및 커패시터의 ESR(등가직렬저항)에 의해 영점에서 위상을 복귀시킬 필요가 있다. 세라믹 커패시터와 같이 ESR이 매우 작은 경우에, 영점의 주파수를 감소시키기 위해, 세라믹 커패시터의 용량을 증가시킬 필요가 있다.

종래의 V/R에서는, 발진에 대한 안정성을 확보하기 위해서, 주파수대역을 좁혀야 한다. 따라서, 응답성이 저하된다는 문제가 있다. 또한, 응답성이 향상되면, 소비전류가 증가하고 안정성이 저하되어, V/R의 출력에 높은 용량이 필요하다.

따라서, 상술한 종래의 문제점을 해결하기 위해서, 본 발명의 목적은, 적은 소비전류로 바람직한 응답성을 갖고, 적은 출력용량으로 안정되게 동작하는 V/R을 얻는 것이다.

도 1은, 본 발명의 일 실시예의 V/R 회로의 설명도이다.

도 2는, 본 발명의 차동증폭회로의 이득-주파수 특성을 나타낸다.

도 3은, 위상보상이 적절하지 않은 차동증폭회로의 이득-주파수 특성을 나타낸다.

도 4는, 커패시터의 단면구조의 설명도이다.

도 5는, 종래의 V/R 회로의 설명도이다.

본 발명에 따른 전압 레귤레이터는, 전원과 접지 사이에 접속된 기준전압회로; 외부 부하에 공급되는 출력전압을 분압하는 분압회로로서, 블리더 저항으로 구성되는 분압회로; 및 상기 기준전압회로의 출력과 상기 분압회로의 출력을 비교하여 제1 신호를 출력하는 차동증폭기를 포함한다. 상기 전압 레귤레이터는, 저항과 커패시터가 직렬로 접속된 위상보상회로; 상기 차동증폭기의 출력이 게이트 전극에 입력되고, 상기 전원과 상기 위상보상회로의 사이에 접속되며, 소스가 접지된 MOS 트랜지스터; 상기 MOS 트랜지스터와 상기 접지 사이에 접속된 정전류회로; 및 상기 MOS 트랜지스터와 상기 위상보상회로 사이의 접속점으로부터의 제2 신호 출력이 게이트 전극에 입력되고, 상기 전원과 상기 분압회로 사이에 접속된 출력 트랜지스터를 더 포함한다. 또한, 상기 위상보상회로의 저항측은 상기 차동증폭기의 출력단에 접속되고, 상기 위상보상회로의 커패시터측은 상기 MOS 트랜지스터의 드레인 전극에 접속된다. 또한, 상기 출력전압은 상기 출력 트랜지스터와 상기 분압회로 사이의 접속점으로부터 출력된다.

본 발명에 따른 전압 레귤레이터는, 커패시터의 값이 출력 트랜지스터의 게이트 용량값 이상인 것을 특징으로 한다.

본 발명에 따른 전압 레귤레이터는, 저항값이 20㏀ 이상이고, 커패시터값이 10pF 이상인 것을 특징으로 한다.

V/R의 에러 증폭기로서 2단 전압증폭이 사용된다. 제1 출력단과 제2 출력단 사이에 위상보상용 저항과 커패시터를 삽입하여, 저항과 커패시터로부터 형성되는 영점을 저주파에서 생성함으로써, V/R이 바람직한 응답성을 갖고 적은 출력용량으로도 안정적으로 동작된다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 도 1은 본 발명의 일 실시예를 나타내는 V/R 회로도이다. 기준전압회로(10), 블리더 저항(11 및 12), 출력 트랜지스터(14), 및 부하(25)는 종래의 경우와 동일하다.

차동증폭회로(20)는 1단 전압증폭회로이고, 그 출력단자는 공통소스 증폭회로를 구성하는 MOS 트랜지스터(23)의 게이트와, 저항(21) 및 커패시터(22)로 구성되는 위상보상회로의 일단으로서의 저항측에 접속된다. 트랜지스터(23)는 정전류회로(24)에 의해 정전류구동된다. 공통소스 증폭회로의 출력단자는 위상보상회로의 타단자와 출력 트랜지스터(14)의 게이트에 접속된다.

즉, 에러 증폭회로는, 차동증폭회로(20) 및 트랜지스터(23)로 구성되는 공통소스 증폭회로를 갖는 2단 전압증폭회로; 및 저항(21)과 커패시터(22)로 구성되는 위상보상회로를 포함한다. 에러 증폭회로의 출력은 출력 트랜지스터(14)와 부하(25)로 구성되는 공통소스 증폭회로에 의해 증폭된다. 따라서, V/R은 3단 전압증폭회로가 된다.

V/R이 3단 전압증폭회로로서 형성되기 때문에, 저소비전류에서도 GB 곱이 증가될 수 있고, V/R의 응답성을 향상시킬 수 있다. 그러나, 3단 전압증폭회로의 경우에는, 위상이 쉽게 180도 이상 지연되어, 발진하기 쉽다.

따라서, 발진을 방지하기 위해서, 위상은 저항(21)과 커패시터(22)로 인한 영점에서 되돌아간다.

도 2는 도 1에 나타난 회로에서 차동증폭회로(20) 전압이득의 주파수특성의 예를 나타낸다. 도 2에서, 가로축은 주파수의 대수, 세로축은 전압이득의 데시벨이다. 가장 낮은 주파수에 첫번째 극(pole)이 존재한다. 이하, 이 극을 제1 극이라 지칭하고 그 주파수를 Fp1으로 한다.

주파수 Fp1으로부터, 전압이득은 -6dB/oct로 감쇠하고 위상은 90도 지연되기 시작한다. 주파수 Fp1으로부터 증가된 주파수에 최초의 영점이 존재한다. 이하, 이 점을 제1 영점으로 지칭하고 그 주파수를 Fz1으로 한다.

주파수 Fz1으로부터, 전압이득은 주파수에 대해 일정해진다. 위상은 영점에의해 90도 앞서가므로 위상지연은 다시 영이 된다. 제2 영점은 주파수 Fz1으로부터 증가된 주파수에 존재한다. 이하, 이를 제2 영점이라 지칭하고 그 주파수를 Fz2로 한다.

주파수 Fz2로부터, 전압이득은 주파수에 대해 +6dB/oct로 증가한다. 영점에 의해 위상이 90도 앞서가므로 위상은 90도 앞서기 시작한다. 두 번째와 세 번째 극은 주파수 Fz2로부터 증가된 주파수에 존재한다. 이하, 이 극들을 제2 극 및 제3 극이라 지칭하고 그 주파수를 Fp2 및 Fp3로 한다.

주파수 Fp2로부터, 전압이득은 주파수에 대해 일정해진다. 극에 의해 위상이 90도 지연되기 때문에 위상앞섬은 0이 된다.

또한, 주파수 Fp3로부터, 전압이득은 주파수에 대해 -6dB/oct로 감쇠하고, 위상은 90도 지연되기 시작한다.

도 2에서, 각 주파수의 관계에 관하여 식 (1)이 성립한다.

Fp1 < Fz1 < Fz2 < Fp2 < Fp3 ... (1)

즉, 제2 극의 주파수 Fp2보다 낮은, 제1 영점의 주파수 Fz1과 제2 영점의 주파수 Fz2가 존재한다. 따라서, 주파수 Fz1부터 주파수 Fz2의 범위에서 위상지연이 상쇄되어, 주파수 Fz1부터 Fz2의 범위에서 위상은 최대 90도 앞선다. 또한, 주파수 Fz2부터 주파수 Fp2의 범위에서 위상지연과 위상앞섬이 발생하지 않는다. 주파수 Fp3로부터, 위상은 90도 지연되기 시작한다.

따라서, 차동증폭회로의 주파수특성을 상술한 바와 같이 설정하는 경우에, 주파수 Fz1부터 주파수 Fp3의 범위에서 위상지연이 발생하지 않음으로써, 위상은 바람직하게 앞서간다. 따라서, V/R 전체의 안정성이 향상될 수 있다.

도 1에 나타난 바와 같이 트랜지스터(23)로 구성되는 공통소스 증폭회로에 있어서, 트랜지스터(23) 드레인의 노드 용량과 트랜지스터(23)의 출력저항에 따라 결정되는 주파수에 극이 존재한다. 그 주파수를 Fp2nd로 한다. 또한, 도 1에 나타난 바와 같이 출력 트랜지스터(14)와 부하(25)로 구성되는 공통소스 증폭회로에 있어서, 부하(25)의 저항과 용량에 따라 결정되는 주파수에 극이 존재한다. 그 주파수를 Fp3rd로 한다.

양 증폭회로에 있어서, Fp2nd와 Fp3rd의 주파수에서는, 전압이득은 주파수에 대해 -6dB/oct 감쇠하기 시작하고 위상은 90도 지연되기 시작한다. 두 개의 극이 존재하기 때문에, 위상은 합이 180도 지연된다. Fp2nd와 Fp3rd 둘 다 Fp2보다 낮으면, 주파수 Fz2에서의 제2 영점에 의해 위상은 되돌아간다. 따라서, 주파수 Fp2보다 높은 주파수에서 V/R 전체의 전압이득이 0이 되는 경우에, 반드시 위상여유가 발생하여, V/R은 발진하지 않고 안정적으로 동작할 수 있게 된다.

차동증폭회로 전압이득의 주파수 특성에 있어서 도 3에 나타낸 바와 같이 제2 극의 주파수 Fp2가 제2 영점의 주파수 Fz2보다 낮다면, 주파수 Fp2부터 주파수 Fz2의 범위에서 위상은 최대 90도 지연된다. 따라서, 상술한 Fp2nd와 Fp3rd에 의해 위상이 180도 지연되기 때문에, V/R 전체에서 위상은 180도 이상 지연되어 V/R은 안정하게 동작하지 않는다.

다음으로, 도 1에 나타난 위상보상회로를 구성하는 저항(21)과 커패시터(22)를 설명한다. 도 4는 커패시터가 집적회로 내에 형성된 경우의 단면도이다. 도 4는 P형 기판 상에 커패시터가 형성된 예를 나타낸다. P형 기판(54)에 P형과 반대인 N형의 불순물확산층(53)을 형성하고 그 위에 엷은 산화막(52)을 형성한다. 산화막(52) 위에 전극(50)을 형성하고 N형 불순물확산층(53) 위에 전극(51)을 형성하여, 전극(50 및 51) 사이에서 산화막(52)을 이용한 커패시터를 형성한다. P형 기판의 경우에, P형 기판의 전위는 일반적으로 집적회로의 최저 전위에 접속되기 때문에, P형 기판(54)으로부터 N형 불순물확산층(53)은 항상 절연된다. 이 때, N형 불순물확산층(53)과 P형 기판(54) 사이에 PN 접합 커패시터가 존재한다. 따라서, N형 불순물확산층 상의 전극(51)에 기생 커패시터가 연결되고, 이는 전극(51)과 P형 기판 사이에서 생성된다. 기생 커패시터의 값은 일반적으로 산화막(52)을 이용한 커패시터 값의 1% 내지 20%가 된다.

만약 도 1에 나타난 위상보상회로를 구성하는 저항(21)과 커패시터(22) 사이의 접속을 역으로 하여 커패시터(22)를 차동증폭회로측에 접속시킨다면, 커패시터(22)의 기생 커패시터에 의해 차동증폭회로(20)의 전압이득 주파수특성에 있어서 새로운 극이 생성된다. V/R은 안정하게 동작하지 않는다.

따라서, 위상보상회로를 구성하는 저항(21)과 커패시터(22)의 접속에 있어서, 저항(21)은 반드시 차동증폭회로의 출력단에 접속된다. 또한, 커패시터(22)와 기판 사이에서 생성된 커패시터(22)의 기생 커패시터에 접속된 전극을 트랜지스터(23)의 드레인에 접속한다. 이러한 접속에 따라, 위상보상회로는 커패시터(22)의 기생 커패시터의 영향을 최소화할 수 있다. 트랜지스터(23)의 드레인을 출력 트랜지스터(14)의 게이트에 접속하기 때문에, 커패시터(22)의 기생 커패시터의 영향은 게이트 커패시터의 영향에 비하여 작다.

다음으로, 제2 극의 주파수 Fp2와 제2 영점의 주파수 Fz2를 설명한다. 정전류회로(24)의 출력임피던스가 무한대라면, 제2 극의 주파수 Fp2는 트랜지스터(23)의 출력임피던스와 트랜지스터(23) 드레인의 노드 용량, 즉 출력 트랜지스터(14)의 게이트 용량에 따라 대략 결정된다.

또한, 제2 영점의 주파수 Fz2는 저항(21)값과 커패시터(22)값에 따라 대략 결정된다. 상술한 바와 같이, V/R이 안정하게 동작하는 경우에는, Fz2 < Fp2의 관계가 유지되어야 한다.

저항(21)값을 R21로 하고, 커패시터(22)값을 C22로 하면, 저항과 커패시터로부터 초래되는 영점의 주파수 Fz2는 식 (2)로 나타난다.

Fz2= 1/(2 ·π·C22 ·R21) ...(2)

이 때, Fz2를 Fp2보다 낮은 주파수로 설정하는 경우에, 저항값과 커패시터값을 증가시킬 필요가 있다. 그러나, 집적회로에 큰 커패시터가 형성되는 경우에는 큰 면적을 요구한다. 따라서, 저항과 커패시터로부터 동일한 영점 주파수가 발생되는 경우에, 저항값을 최대화시키면 면적의 관점에서 유리하다. 반면에, 커패시터(22)값을 감소시키면, 도 2에서 제1 극의 주파수 Fp1과 제1 영점의 주파수 Fz1이 각각 고주파로 이동한다.

이 때, Fz1이 Fp2nd와 Fp3rd보다 낮아야 하기 때문에, 커패시터(22)값을 너무 작은 값으로 설정할 수 없다. 이 관계로부터, 저항(21)값은 20㏀ 이상으로 설정되는 것이 바람직하다.

또한, 저항(21)값을 트랜지스터(23)의 출력임피던스와 비슷한 값으로 설정한다면, Fz2 < Fp2를 만족시키기 위해서 커패시터(22)값을 출력 트랜지스터(14)의 게이트 용량보다 큰 값으로 설정할 필요가 있다.

출력 트랜지스터(14)의 게이트 용량값은 V/R의 특성, 특히 V/R이 취급하는 전류값에 따라 크게 달라진다. 많은 경우에, 일반적인 CMOS-집적 V/R에서는 게이트 용량값이 10pF 이상이 된다. 즉, 커패시터(22)의 값이 10pF 이상인 것이 바람직하다.

본 발명의 V/R은 3단 증폭회로에 의해 구성된다. 차동증폭회로의 위상보상을 적절하게 수행하는 경우에, 저전류 소비로 V/R의 고속 응답성을 실현하고, 저출력 용량으로 V/R을 안정하게 동작시킬 수 있는 효과가 있다.

Claims (4)

1. 전원과 접지 사이에 접속된 기준전압회로;

   외부 부하에 공급되는 출력전압을 분압하는 분압회로로서, 블리더 저항으로 구성되는 분압회로;

   상기 기준전압회로의 출력과 상기 분압회로의 출력을 비교하여 제1 신호를 출력하는 차동증폭기;

   저항과 커패시터가 직렬로 접속된 위상보상회로;

   상기 차동증폭기의 출력이 게이트 전극에 입력되고, 상기 전원과 상기 위상보상회로의 사이에 접속되며, 소스가 접지된 MOS 트랜지스터;

   상기 MOS 트랜지스터와 상기 접지 사이에 접속된 정전류회로; 및

   상기 MOS 트랜지스터와 상기 위상보상회로 사이의 접속점으로부터의 제2 신호 출력이 게이트 전극에 입력되고, 상기 전원과 상기 분압회로 사이에 접속된 출력 트랜지스터를 구비하는 전압 레귤레이터로서,

   상기 출력전압은 상기 출력 트랜지스터와 상기 분압회로 사이의 접속점으로부터 출력되는 것을 특징으로 하는 전압 레귤레이터.
2. 제1항에 있어서,

   상기 위상보상회로의 저항측은 상기 차동증폭기의 출력단에 접속되고, 상기 위상보상회로의 커패시터측은 상기 MOS 트랜지스터의 드레인 전극에 접속되는 것을특징으로 하는 전압 레귤레이터.
3. 제2항에 있어서, 상기 커패시터값은 상기 출력 트랜지스터의 게이트 용량값 이상인 것을 특징으로 하는 전압 레귤레이터.
4. 제3항에 있어서,

   상기 저항값은 20㏀ 이상이고, 상기 커패시터값은 10pF 이상인 것을 특징으로 하는 전압 레귤레이터.