CN104950975B - 一种低压差线性稳压器 - Google Patents

Abstract

本发明属于模拟集成电路技术领域，具体的说涉及一种无输出电容型高电源抑制比的低压差线性稳压器。本发明的一种低压差线性稳压器，包括依次连接的偏置电路、第一运算放大器A1、第二运算放大器A2、密勒补偿电路和输出电路；其特征在于，还包括电源抑制比增强电路；偏置电路为误差放大器A1、A2提供尾电流，密勒补偿电路由PMOS管P₆、P₇和NMOS管N₁₁、N₁₂以及电容Cm组成；输出电路由功率管MP、反馈电阻R_f、负载电阻R_L所组成；电源抑制比增强电路由宽带宽的运算放大器A₃、电阻R₁、R₂、电容C₂以及PMOS管P₈所组成。本发明的有益效果为，能够有效提高LDR中频段的电源抑制能力，同时采用片内补偿的方法，使得芯片更易于集成。本发明尤其适用于低压差线性稳压器。

Description

一种低压差线性稳压器

技术领域

本发明属于模拟集成电路技术领域，具体的说涉及一种无输出电容型高电源抑制比的低压差线性稳压器。

背景技术

低压差线性稳压器(LowDropoutVoltageRegulator，LDR)作为现代电源管理芯片中不可缺少的一部分，其特点在于电路工作工程中没有BUCK的频繁开关动作，所以LDR的噪声非常小；且低压差线性稳压器的输出电压纹波小、电路结构简单、所用元器件较少、集成后芯片面积小。LDR的技术指标主要包括：压差、线性调整率、负载调整率、负载阶跃响应以及电源抑制比(PowerSupplyRejectionRatio，PSRR)等。

图1是传统的LDR结构图。由误差放大器A₀、PMOS管P₁、NMOS管N₁、功率管MP、电阻R₁、R₂、R_L以及电容C_P所组成。其中误差放大器A₀放大基准电压与输出电压的差值，最后反馈给NMOS管N₁，从而调节功率管的栅极电压，进而控制对电容C_P充放电的大小，达到稳定输出电压的目的。电源抑制比作为低压差线性稳压的一个参数，其直接表现为输出电压对电源的敏感程度。

这种结构主要存在两个缺点：第一，该电路采用大的电容，不利于集成。随着现代微电子技术的快速发展，芯片越来越集成化以及片上系统(SystemOnChip，SOC)的大量涌现，这要求芯片易于集成以满足社会发展的需求。第二，电源抑制比较低。比如，对于一些给射频电路供电的LDR在中高频处就需要很高的电源抑制比特性，这就要求我们进一步提高中高频的PSRR。

由于目前传统的LDR采用片外补偿的方法，其主极点的位置比较低，因此存在电路在中高频率处的电源抑制特性较差的问题。

发明内容

本发明所要解决的，就是针对上述传统的LDR存在的问题，提出一种低压差线性稳压器。

为实现上述目的，本发明采用如下技术方案：

一种低压差线性稳压器，如图2所示，一种低压差线性稳压器，包括依次连接的偏置电路、第一误差放大器A1、第二误差放大器A2、密勒补偿电路和输出电路；其特征在于，还包括电源抑制比增强电路；

所述偏置电路分别输出第一路偏置电压Vb1和第二路偏置电压Vb2到第一误差放大器A1；所述第一误差放大器A1的正向输入端接外部基准电压Vref，其负向输入端接外部输入电压，其正向输出端接第二误差放大器A2的正向输入端，其负向输出端接第二误差放大器A2的负向输入端；

所述密勒补偿电路由第六PMOS管P6、第七PMOS管P7、第三电容Cm、第十一NMOS管M11和第十二NMOS管N12构成；其中，第六PMOS管P6的源极接电源VDD，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极，第六PMOS管P6的漏极接第十一NMOS管M11的漏极；第七PMOS管P7的源极接电源VDD，其漏极接第十二NMOS管N12的漏极；第十一NMOS管N11的栅极接第二误差放大器A2的输出端，其源极接地GND；第十二NMOS管N12的栅极接第一误差放大器A1的负向输出端，其源极接地GND；第三电容Cm的一端接第二误差放大器A2的输出端；

所述输出电路由功率管MP、反馈电阻Rf和负载电阻RL构成；其中，功率管MP的源极接电源VDD，其栅极接第七PMOS管P7的漏极，功率管MP的漏极通过反馈电阻Rf后接地GND；负载电阻RL的一端接第三电容Cm的另一端，其另一端接地GND；

所述电源抑制比增强电路由第八PMOS管P8、第三运算放大器、第二电容C2、第一电阻R1和第二电阻R2构成；其中，第八PMOS管P8的源极接电源VDD，其栅极通过第二电容C2后接第三运算放大器的输出端，其漏极接第七PMOS管P7的漏极；第三运算放大器的电源端接偏置电路的输出端，其正向输入端接第七PMOS管P7的漏极，其负向输入端接其输出端，其输出端依次通过第一电阻R1和第二电阻R2后接地GND。

进一步的，如图3所示，所述第一误差放大器由第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8构成；其中，第一PMOS管P1的源极接电源VDD，其栅极接第二路偏置电压Vb2，其漏极接第二PMOS管P2和第三PMOS管P3的源极；第二PMOS管P2的栅极接第七NMOS管N7的源极，第二PMOS管P2的漏极接第一NMOS管N1的漏极；第三PMOS管P3的栅极接第八NMOS管N8的源极，第三PMOS管P3的漏极接第二NMOS管N2的漏极；第七NMOS管N7的栅极为第一误差放大器的正向输入端，其漏极接电源VDD，其源极接第四NMOS管N4的漏极；第八NMOS管N8的栅极为第一误差放大器的负向输入端，其漏极接电源VDD，其源极接第六NMOS管N6的漏极；第四NMOS管N4的栅极接第一路偏置电压Vb1，其源极接地GND；第六NMOS管N6的栅极接第一路偏置电压Vb1，其源极接地GND；第一NMOS管N1的栅极接第五NMOS管N5的栅极和漏极，第一NMOS管N1的源极接地GND；第二NMOS管N2的栅极接第三NMOS管的栅极和漏极，第二NMOS管N2的源极接地GND；

所述第二误差放大器由第四PMOS管P4、第五PMOS管P5、第九NMOS管N9和第十NMOS管N10构成；其中，第四PMOS管P4的源极接电源VDD，其栅极与漏极互连，其栅极接第五PMOS管P5的栅极，第四PMOS管P4的漏极接第九NMOS管N9的漏极；第九NMOS管N9的栅极接第二NMOS管N2的栅极，第九NMOS管N9的源极接地GND；第五PMOS管P5的源极接电源VDD，其漏极接第十NMOS管N10的漏极；第十NMOS管N10的栅极接第一NMOS管N1的栅极，其源极接地GND。

更进一步的，如图4所示，所述第三运算放大器由第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20和第一电容C1构成；其中，第十三PMOS管P13的源极接电源VDD，其栅极接第二路偏置电压Vb2，其漏极接第九PMOS管P9的源极和第十PMOS管P10的源极；第九PMOS管P9的栅极接第十九NMOS管N19的源极，其漏极接第十三NMOS管N13的漏极；第十九NMOS管N19的漏极接电源VDD，其源极接第十五NMOS管M15的漏极，第十九NMOS管N19的栅极为第三运算放大器的负向输入端；第十五NMOS管N15的栅极接第一路偏置电压Vb1，其源极接地GND；第十三NMOS管N13的栅极和漏极互连，其栅极接第十七NMOS管N17的栅极，第十三NMOS管N13的源极接地GND；第十七NMOS管N17的漏极接第十一PMOS管P11的漏极，第十七NMOS管N17的源极接地GND；第十一PMOS管P11的栅极和漏极互连，其栅极接第十二PMOS管P12的栅极，第十一PMOS管P11的源极接电源VDD；第十二PMOS管的源极接电源VDD，其漏极接第十八NMOS管N18的漏极；第十二PMOS管P12的漏极与第十八NMOS管N18的漏极的连接点通过第一电容C1后接地GND；第十八NMOS管N18的栅极接第十四NMOS管N14的栅极，第十八NMOS管N18的源极接地GND；第十四NMOS管N14的栅极和漏极互连，第十四NMOS管N14的漏极接第十PMOS管P10的漏极，其源极接地GND；第十PMOS管P10的栅极接第二十NMOS管N20的源极；第二十NMSO管N20的漏极接电源VDD，其栅极为第三运算放大器的正向输入端，其源极接第十六NMOS管N16的漏极；第十六NMOS管N16的栅极接第一路偏置电压Vb1，其源极接地GND。

本发明的有益效果为，能够有效提高LDR中频段的电源抑制能力，同时采用片内补偿的方法，使得芯片更易于集成。

附图说明

图1是传统LDR基本结构示意图；

图2是本发明LDR的结构示意图；

图3是本发明偏置电路和误差放大器A1、A2的示意图；

图4是本发明运算放大器A3的示意图；

图5是没有PSRR增强电路和有PSRR增强电路的对比示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明的一种低压差线性稳压器，如图2所示，包括依次连接的偏置电路、第一误差放大器A1、第二误差放大器A2、密勒补偿电路和输出电路；其特征在于，还包括电源抑制比增强电路；

所述偏置电路分别输出第一路偏置电压Vb1和第二路偏置电压Vb2到第一误差放大器A1；所述第一误差放大器A1的正向输入端接外部基准电压Vref，其负向输入端接外部输入电压，其正向输出端接第二误差放大器A2的正向输入端，其负向输出端接第二误差放大器A2的负向输入端；

所述密勒补偿电路由第六PMOS管P6、第七PMOS管P7、第三电容Cm、第十一NMOS管M11和第十二NMOS管N12构成；其中，第六PMOS管P6的源极接电源VDD，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极，第六PMOS管P6的漏极接第十一NMOS管M11的漏极；第七PMOS管P7的源极接电源VDD，其漏极接第十二NMOS管N12的漏极；第十一NMOS管N11的栅极接第二误差放大器A2的输出端，其源极接地GND；第十二NMOS管N12的栅极接第一误差放大器A1的负向输出端，其源极接地GND；第三电容Cm的一端接第二误差放大器A2的输出端；

所述输出电路由功率管MP、反馈电阻Rf和负载电阻RL构成；其中，功率管MP的源极接电源VDD，其栅极接第七PMOS管P7的漏极，其漏极通过反馈电阻Rf后接地GND；负载电阻RL的一端接第三电容Cm的另一端，其另一端接地GND；

所述电源抑制比增强电路由第八PMOS管P8、第三运算放大器、第二电容C2、第一电阻R1和第二电阻R2构成；其中，第八PMOS管P8的源极接电源VDD，其栅极通过第二电容C2后接第三运算放大器的输出端，其漏极接第七PMOS管P7的漏极；第三运算放大器的电源端接偏置电路的输出端，其正向输入端接第七PMOS管P7的漏极，其负向输入端接其输出端，其输出端依次通过第一电阻R1和第二电阻R2后接地GND。

如图3所示，所述偏置电路由PMOS管P₀、NMOS管N₀以及基准电流产生电路所组成；其中，PMOS管P₀的源极接电源VDD，PMOS管P₀的栅极接PMOS管P₀的漏极，PMOS管P₀的漏极接基准电流I_ref2，NMOS管N₀的源极接地GND，NMOS管N₀的栅极接NMOS管N₀的漏极，NMOS管N₀的漏极接基准电流I_ref1；所述第一误差放大器由第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8构成；其中，第一PMOS管P1的源极接电源VDD，其栅极接第二路偏置电压Vb2，其漏极接第二PMOS管P2和第三PMOS管P3的源极；第二PMOS管P2的栅极接第七NMOS管N7的源极，其漏极接第一NMOS管N1的漏极；第三PMOS管P3的栅极接第八NMOS管N8的源极，其漏极接第二NMOS管N2的漏极；第七NMOS管N7的栅极为第一误差放大器的正向输入端，其漏极接电源VDD，其源极接第四NMOS管N4的漏极；第八NMOS管N8的栅极为第一误差放大器的负向输入端，其漏极接电源VDD，其源极接第六NMOS管N6的漏极；第四NMOS管N4的栅极接第一路偏置电压Vb1，其源极接地GND；第六NMOS管N6的栅极接第一路偏置电压Vb1，其源极接地GND；第一NMOS管N1的栅极接第五NMOS管N5的栅极和漏极，第一NMOS管N1的源极接地GND；第二NMOS管N2的栅极接第三NMOS管的栅极和漏极，第二NMOS管N2的源极接地GND；

所述第二误差放大器由第四PMOS管P4、第五PMOS管P5、第九NMOS管N9和第十NMOS管N10构成；其中，第四PMOS管P4的源极接电源VDD，其栅极与漏极互连，其栅极接第五PMOS管P5的栅极，其漏极接第九NMOS管N9的漏极；第九NMOS管N9的栅极接第二NMOS管N2的栅极，其源极接地GND；第五PMOS管P5的源极接电源VDD，其漏极接第十NMOS管N10的漏极；第十NMOS管N10的栅极接第一NMOS管N1的栅极，其源极接地GND。

如图4所示，所述第三运算放大器由第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三NMOS管N13、第十四NMOS管M14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管M18、第十九NMOS管N19、第二十NMSO管N20和第一电容C1构成；其中，第十三PMOS管P13的源极接电源VDD，其栅极接第二路偏置电压Vb2，其漏极接第九PMOS管P9的源极和第十PMOS管P10的源极；第九PMOS管P9的栅极接第十九NMOS管N19的源极，其漏极接第十三NMOS管N13的漏极；第十九NMOS管N19的漏极接电源VDD，其源极接第十五NMOS管M15的漏极，其栅极为第三运算放大器的负向输入端；第十五NMOS管N15的栅极接第一路偏置电压Vb1，其源极接地GND；第十三NMOS管N13的栅极和漏极互连，其栅极接第十七NMOS管N17的栅极，其源极接地GND；第十七NMOS管N17的漏极接第十一PMOS管P11的漏极，其源极接地GND；第十一PMOS管P11的栅极和漏极互连，其栅极接第十二PMOS管P12的栅极，其源极接电源VDD；第十二PMOS管的源极接电源VDD，其漏极接第十八NMOS管N18的漏极；第十二PMOS管P12的漏极与第十八NMOS管N18的漏极的连接点通过第一电容C1后接地GND；第十八NMOS管N18的栅极接第十四NMOS管N14的栅极，其源极接地GND；第十四NMOS管N14的栅极和漏极互连，其漏极接第十PMOS管P10的漏极，其源极接地GND；第十PMOS管P10的栅极接地第二十NMOS管N20的源极；第二十NMSO管N20的漏极接电源VDD，其栅极为第三运算放大器的正向输入端，其源极接第十六NMOS管N16的漏极；第十六NMOS管N16的栅极接第一路偏置电压Vb1，其源极接地GND。

本发明的工作原理为：误差放大器A₁和A₂放大基准电压与输出电压的差值，通过密勒补偿电路反馈给PMOS管MP，从而调节功率管的栅极电压，达到稳定输出电压的目的。为了提高LDR的电源抑制比，引入PSRR增强电路，从而提高其中高频率范围内的电源抑制比。

为了方便描述，在此对下文中将出现的未知参数及符号进行如下规定：

采用g_mNi和r_Ni分别表示NMOS管Ni的跨导和输出电阻，其中i为NMOS管的编号；采用g_mPj和r_Pj分别表示PMOS管Pj的跨导和输出电阻，其中j为PMOS管的编号；采用A_k(s)表示运算放大器的传输函数，其中k为运算放大器的编号；

如图1所示，传统LDR的电源抑制比公式可根据基尔霍夫定律得到电路的小信号关系式作如下推导：

$\frac{v_G}{r_{N1}}-A_0\left(s\right)g_{mN1}{v}_{fb}=(\frac{1}{r_{P1}}+g_{mP1})(v_{dd}-v_G)---\left(1\right)$

$g_{MP}(v_{dd}-v_G)=\frac{v_{out}}{Z_{out}}---\left(2\right)$

$v_{fb}=\frac{R_2}{R_1+R_2}{v}_{out}---\left(3\right)$

其中:v_G是功率管MP的栅极电压；v_dd是电源的小信号电压；V_fb是采样电压；Z_out是输出节点等效阻抗，g_MP是功率管MP的跨导；V_out为输出电压。

根据电源抑制比PSRR的定义及公式(1)～(3)，得：

$PSRR=\frac{g_{MP}{z}_{out}}{g_{mP1}{r}_{N1}}\frac{1}{1+\frac{R_2}{R_1+R_2}{A}_0\left(s\right)\frac{g_{mN1}}{g_{mP1}}{g}_{MP}{Z}_{out}}---\left(4\right)$

其中：输出节点处的等效阻抗R_L是负载电阻；s是复频域下的角频率；c_P是负载电容；R₁和R₂是反馈电阻；g_MP和r_ds为功率管MP跨导和输出电阻。

从公式(4)可以很清楚的了解电源抑制比的影响因素，这样方便设计。下面来推导本发明的电源抑制比PSRR的相关特性。

如图2所示，本发明的低压差线性稳压器电路中，设节点的电压分别为v₁、v₂、v₃，得到小信号公式为：

$g_{mN11}{A}_1\left(s\right)A_2\left(s\right)v_{out}+\frac{v_1}{r_{N11}}=(vdd-v_1)(g_{mP6}+\frac{1}{r_{P6}})---\left(5\right)$

$-A_1\left(s\right)v_{out}{g}_{mN12}+\frac{v_2}{r_{N12}}=g_{mP7}(vdd-v_1)+\frac{vdd-v_2}{r_{P7}//r_{P8}}+g_{mP8}(vdd-v_3)---\left(6\right)$

$\left(A_1\right(s\left)A_2\right(s)-1)v_{out}{\mathrm{sc}}_m+\frac{vdd-v_{out}}{r_{MP}}+g_{MP}(vdd-v_2)+(v_2-v_{out})s{C}_{MPgd}=\frac{v_{out}}{R_f//R_L}---\left(7\right)$

$\frac{\left(1\right)+{\mathrm{sR}}_1{C}_2}{R_1}{\left(v\right)}_2-v_3=\frac{v_3}{R_2}---\left(8\right)$

其中：vdd是电源小信号电压；v_out为输出电压；c_m是弥勒电容；g_MP是功率管MP的跨导；s是复频域下的角频率；C_MPgd是功率管MP栅极和漏极之间的寄生电容；R_f是反馈电阻；R_L是负载电阻；R₁和R₂是分压电阻；C₂是高通滤波电容。

令A(s)＝A₁(s)A₂(s)，由公式(5)～(8)得到本发明的LDR的电源抑制比为：

$PSRR=\frac{1}{A\left(s\right)}\frac{R_1{g}_{mp}{g}_{mP6}{g}_{P8}{r}_{MP}+(C_{gd}{R}_1{g}_{mP6}{g}_{mP8}{r}_{MP}+C_{gd}{R}_2{g}_{mP8}{r}_{MP}+C_2{R}_1{R}_2{g}_{mP6}{g}_{mP8})s+C_2{C}_{gd}{R}_1{R}_2{g}_{mP6}{g}_{mP8}{r}_{MP}{s}^2}{g_{MP}{g}_{mn11}{g}_{mp7}{r}_{MP}(R_1+R_2)+C_2{R}_1{R}_2{g}_{MP}{r}_{MP}{g}_{n11}{g}_{mp7}s+C_2{r}_{MP}{R}_1{R}_2(C_{gd}{g}_{mn11}{g}_{mp7}+C_m{g}_{mP6}{g}_{mP8})s^2}---\left(9\right)$

下面主要是推导误差放大器A₁和A₂传输函数的乘积A(s)：

根据图3，可以知道误差放大器A₁会在v_o1+或者v_o1-出产生一个极点；此极点的大小为：

$p_1=\frac{1+(g_{n3}-g_{n1})r_{p2}}{r_{p2}{c}_{o1}}---\left(10\right)$

其中：g_n1和g_n3分别是NMOS管N1和N3的跨导；r_p2是PMOS管P2的输出电阻；c_o1是误差放大器A₁在电路中于输出节点处等效的电容；

同理，误差放大器A₂会在v_o2出产生一个极点；此极点的大小为：

$p_2=\frac{1}{(r_{p5}//r_{n10})c_{o2}}---\left(11\right)$

其中:r_p5和r_n10分别是PMOS管P5和NMOS管N10的输出电阻；c_o2是误差放大器A₂在电路中于输出节点处等效的电容。

依据模拟电路的基本知识，可以知道误差放大器A₁和A₂的低频增益为：

$A_0=g_{p2}(r_{p2}//\frac{1}{g_{n3}-g_{n1}})---\left(12\right)$

其中：g_p2和r_p2是PMOS管P2的跨导和输出电阻；g_n1和g_n3分别是NMOS管N1和N3的跨导。

A₂＝g_n10(r_p5//r_n10)(13)

其中：g_n10和r_n10是NMOS管N10的跨导和输出电阻；r_p5是PMOS管P5的输出电阻。

根据误差放大器传输函数的一般形式，结合(10)～(13)式，可以得到误差放大器A₁和A₂传输函数的乘积A(s)为：

$A\left(s\right)=\frac{g_{p2}(r_{p2}//\frac{1}{g_{n3}-g_{n1}})g_{n10}(r_{p5}//r_{n10})}{(1+\frac{r_{p2}{c}_{o1}}{1+(g_{n3}-g_{n1})r_{p2}}s)(1+(r_{p5}//r_{n10}\left)c_{o2}s\right)}---\left(14\right)$

本发明的仿真结果显示：电路中所有的电容和为24.2pF，相对于一般片外补偿的所用到的4.7μF的电容小得多，这样更易于集成，达到本发明的目的。如图5所示，是在不同的负载条件下无输出电容型高电源抑制比低压差稳压器的仿真结果，从仿真结果可以看出在中高频100K—10MHz范围内，电源抑制比得到了很好的改善，在1MHz处可以提高15dB左右，提高了中高频的PSRR。

Claims (3)

1.一种低压差线性稳压器，包括依次连接的偏置电路、第一误差放大器A1、第二误差放大器A2、密勒补偿电路和输出电路；其特征在于，还包括电源抑制比增强电路；

所述偏置电路分别输出第一路偏置电压Vb1和第二路偏置电压Vb2到第一误差放大器A1；所述第一误差放大器A1的正向输入端接外部基准电压Vref，其负向输入端接外部输入电压，其正向输出端接第二误差放大器A2的正向输入端，其负向输出端接第二误差放大器A2的负向输入端；

所述密勒补偿电路由第六PMOS管P6、第七PMOS管P7、第三电容Cm、第十一NMOS管M11和第十二NMOS管N12构成；其中，第六PMOS管P6的源极接电源VDD，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极，第六PMOS管P6的漏极接第十一NMOS管M11的漏极；第七PMOS管P7的源极接电源VDD，其漏极接第十二NMOS管N12的漏极；第十一NMOS管N11的栅极接第二运算放大器A2的输出端，其源极接地GND；第十二NMOS管N12的栅极接第一误差放大器A1的负向输出端，其源极接地GND；第三电容Cm的一端接第二误差放大器A2的输出端；

所述输出电路由功率管MP、反馈电阻Rf和负载电阻RL构成；其中，功率管MP的源极接电源VDD，其栅极接第七PMOS管P7的漏极，功率管MP的漏极通过反馈电阻Rf后接地GND；负载电阻RL的一端接第三电容Cm的另一端，其另一端接地GND；

所述电源抑制比增强电路由第八PMOS管P8、第三运算放大器、第二电容C2、第一电阻R1和第二电阻R2构成；其中，第八PMOS管P8的源极接电源VDD，其栅极通过第二电容C2后接第三运算放大器的输出端，其漏极接第七PMOS管P7的漏极；第三运算放大器的电源端接偏置电路的输出端，其正向输入端接第七PMOS管P7的漏极，其负向输入端接其输出端，其输出端依次通过第一电阻R1和第二电阻R2后接地GND。

2.根据权利要求1所述的一种低压差线性稳压器，其特征在于，所述第一误差放大器由第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8构成；其中，第一PMOS管P1的源极接电源VDD，其栅极接第二路偏置电压Vb2，其漏极接第二PMOS管P2和第三PMOS管P3的源极；第二PMOS管P2的栅极接第七NMOS管N7的源极，第二PMOS管P2的漏极接第一NMOS管N1的漏极；第三PMOS管P3的栅极接第八NMOS管N8的源极，第三PMOS管P3的漏极接第二NMOS管N2的漏极；第七NMOS管N7的栅极为第一误差放大器的正向输入端，其漏极接电源VDD，其源极接第四NMOS管N4的漏极；第八NMOS管N8的栅极为第一误差放大器的负向输入端，其漏极接电源VDD，其源极接第六NMOS管N6的漏极；第四NMOS管N4的栅极接第一路偏置电压Vb1，其源极接地GND；第六NMOS管N6的栅极接第一路偏置电压Vb1，其源极接地GND；第一NMOS管N1的栅极接第五NMOS管N5的栅极和漏极，第一NMOS管N1的源极接地GND；第二NMOS管N2的栅极接第三NMOS管的栅极和漏极，第二NMOS管N2的源极接地GND；

所述第二误差放大器由第四PMOS管P4、第五PMOS管P5、第九NMOS管N9和第十NMOS管N10构成；其中，第四PMOS管P4的源极接电源VDD，其栅极与漏极互连，其栅极接第五PMOS管P5的栅极，第四PMOS管P4的漏极接第九NMOS管N9的漏极；第九NMOS管N9的栅极接第二NMOS管N2的栅极，第九NMOS管N9的源极接地GND；第五PMOS管P5的源极接电源VDD，其漏极接第十NMOS管N10的漏极；第十NMOS管N10的栅极接第一NMOS管N1的栅极，其源极接地GND。

3.根据权利要求2所述的一种低压差线性稳压器，其特征在于，所述第三运算放大器由第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20和第一电容C1构成；其中，第十三PMOS管P13的源极接电源VDD，其栅极接第二路偏置电压Vb2，其漏极接第九PMOS管P9的源极和第十PMOS管P10的源极；第九PMOS管P9的栅极接第十九NMOS管N19的源极，其漏极接第十三NMOS管N13的漏极；第十九NMOS管N19的漏极接电源VDD，其源极接第十五NMOS管M15的漏极，第十九NMOS管N19的栅极为第三运算放大器的负向输入端；第十五NMOS管N15的栅极接第一路偏置电压Vb1，其源极接地GND；第十三NMOS管N13的栅极和漏极互连，其栅极接第十七NMOS管N17的栅极，第十三NMOS管N13的源极接地GND；第十七NMOS管N17的漏极接第十一PMOS管P11的漏极，第十七NMOS管N17的源极接地GND；第十一PMOS管P11的栅极和漏极互连，其栅极接第十二PMOS管P12的栅极，第十一PMOS管P11的源极接电源VDD；第十二PMOS管的源极接电源VDD，其漏极接第十八NMOS管N18的漏极；第十二PMOS管P12的漏极与第十八NMOS管N18的漏极的连接点通过第一电容C1后接地GND；第十八NMOS管N18的栅极接第十四NMOS管N14的栅极，第十八NMOS管N18的源极接地GND；第十四NMOS管N14的栅极和漏极互连，其漏极接第十PMOS管P10的漏极，第十四NMOS管N14的源极接地GND；第十PMOS管P10的栅极接第二十NMOS管N20的源极；第二十NMSO管N20的漏极接电源VDD，其栅极为第三运算放大器的正向输入端，其源极接第十六NMOS管N16的漏极；第十六NMOS管N16的栅极接第一路偏置电压Vb1，其源极接地GND。