KR20130029728A - 전압 레귤레이터 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

(과제) 과도 응답 특성이 좋고, 또한, 안정 동작을 유지하는 전압 레귤레이터를 제공한다.
(해결 수단) 기준 전압 회로가 출력하는 기준 전압과, 전압 레귤레이터의 출력 전압을 분압한 피드백 전압을 입력하고, 그 차를 증폭해 출력하는 차동 증폭기와, 차동 증폭기의 출력 단자가 게이트 단자에 접속된 제1의 MOS 트랜지스터와, 제1의 MOS 트랜지스터와 접지 단자 사이에 설치된 제1의 정전류원과, 제1의 MOS 트랜지스터의 드레인 단자와 위상 보상 회로를 통해 게이트 단자가 접속된 출력 MOS 트랜지스터와, 차동 증폭기의 출력이 게이트 단자에 입력되고, 출력 MOS 트랜지스터의 게이트 단자에 드레인 단자가 접속된 제2의 MOS 트랜지스터와, 제2의 MOS 트랜지스터와 접지 단자 사이에 설치된 제2의 정전류원을 구비한 전압 레귤레이터로 했다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 입력 전압을 받아 일정한 출력전압(Vout)을 발생시키는 전압 레귤레이터에 관한 것이며, 더욱 상세하게는 전압 레귤레이터의 과도 응답 특성과 안정 동작에 관한 것이다.
일반적으로, 전압 레귤레이터는, 입력 단자(15)에 입력되는 입력 전압(Vin)을 받아, 출력 단자(16)에 일정한 출력전압(Vout)을 발생시킨다. 전압 레귤레이터는, 부하의 변동에 따라 전류를 공급하고, 출력전압(Vout)을 항상 일정하게 유지한다.
도 2는, 종래의 전압 레귤레이터의 회로도이다.
기준 전압 회로(110)는, 기준 전압(Vref)을 생성한다. 브리더 저항(111 및 112)은, 출력 단자(16)의 출력전압(Vout)을 분압해, 귀환 전압(Vfb)을 생성한다. 기준 전압(Vref)과 귀환 전압(Vfb)은, 차동 증폭기(120)의 입력 단자에 입력된다. 차동 증폭기(120)의 출력전압은, 제1의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터(123)의 게이트 단자에 입력된다. MOS 트랜지스터(123)는, 소스 단자가 입력 단자(15)에 접속되고 드레인 단자가 정전류원(124)과 저항(121)과 용량(122)에 접속된다. MOS 트랜지스터(123)의 출력은, 저항(121)을 통해 제2의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터(114)의 게이트 단자에 입력된다. MOS 트랜지스터(114)는, 소스 단자가 입력 단자(15)에 접속되고 드레인 단자가 브리더 저항(111)에 접속된다. 전압 레귤레이터의 출력 단자(16)는, MOS 트랜지스터(114)와 브리더 저항(111)의 접점이다. 전압 레귤레이터의 출력 단자(16)에는, 부하 용량(CL)과, 부하 저항(RL)을 갖는 부하가 접속된다.
종래의 전압 레귤레이터의 동작에 대해서 설명한다.
기준 전압(Vref)이 귀환 전압(Vfb)보다도 큰 경우에는, 차동 증폭기(120)의 출력은 높아져, MOS 트랜지스터(123)의 ON저항을 크게 한다. MOS 트랜지스터(123)의 ON저항이 커지면, 저항(121)을 통해 MOS 트랜지스터(114)의 게이트 단자의 전압은 낮아진다. MOS 트랜지스터(114)의 ON저항이 작아지므로, 출력전압(Vout)이 높아진다. 따라서, 전압 레귤레이터는, 귀환 전압(Vfb)과 기준 전압(Vref)이 동일해지는 형태로 작동한다. 귀환 전압(Vfb)이 기준 전압(Vref)보다도 큰 경우에는, 상기와 반대 동작을 하여, 출력전압(Vout)이 낮아진다.
전압 레귤레이터는, 항상, 귀환 전압(Vfb)과 기준 전압(Vref)을 동일하게 유지함으로써, 일정한 출력전압(Vout)을 발생시킨다.
전압 레귤레이터는, 과도 응답 특성을 향상시키기 위해서, 주파수 대역을 넓게 할 필요가 있다. 종래의 전압 레귤레이터는, 전압 3단 증폭 회로 구성으로 함으로써, 비교적 적은 소비 전류로도 주파수 대역을 넓게 하여, 과도 응답 특성을 향상시키고 있다. 그러나 전압 3단 증폭 회로 구성으로 하면, 위상이 180도 이상 지연되어 발진 등의 불안정 동작으로 되기 쉬워진다. 그래서, 종래의 전압 레귤레이터에서는, 저항(121)과 용량(122)을 부가하고 있다. 전압 3단 증폭 회로에서 발생하는 위상의 지연을, 저항(121)과 MOS 트랜지스터(114)의 기생 용량에 의해 제로점을 발생시켜 위상 보상을 행함으로, 안정 동작을 유지하고 있다(예를 들면, 특허 문헌 1 참조).
일본국 특허 공개 2005－215897호 공보
종래의 전압 레귤레이터에서는, 저항(121)과 용량(122)을 부가함으로써, 위상 보상을 행하여 안정 동작을 유지하고 있다. 또 한편, MOS 트랜지스터(114)의 게이트 전압을 제어하기 위해서, MOS 트랜지스터(114)의 기생 용량의 전하를 충방전할 필요가 있다.
따라서, 종래의 전압 레귤레이터에서는, MOS 트랜지스터(114)의 기생 용량의 전하를 충방전할 때에, 저항(121)의 영향으로 전하의 충방전에 지연이 발생한다. MOS 트랜지스터(114)의 기생 용량의 충방전에 지연이 발생함으로써, 부하 과도 응답에서 출력전압(Vout)의 언더슛, 오버슛이 커지는 문제점이 있었다.
본 발명은, 상기 과제를 감안하여 이루어졌으며, 응답 특성이 좋고, 또한, 안정 동작을 유지하는 전압 레귤레이터를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 차동 증폭기와, 위상 보상 회로를 구비한 제1의 소스 접지 증폭 회로와, 출력 회로인 제2의 소스 접지 증폭 회로로 구성하는 전압 3단 증폭 회로에 추가하여, 차동 증폭기와 제2의 소스 접지 증폭 회로 사이에 제3의 소스 접지 증폭 회로를 추가한다.
즉, 기준 전압 회로가 출력하는 기준 전압과, 전압 레귤레이터의 출력전압을 분압한 피드백 전압을 입력하고, 그 차를 증폭해 출력하는 차동 증폭기와, 차동 증폭기의 출력 단자가 게이트 단자에 접속된 제1의 MOS 트랜지스터와, 제1의 MOS 트랜지스터와 접지 단자 사이에 설치된 제1의 정전류원과, 제1의 MOS 트랜지스터의 드레인 단자와 위상 보상 회로를 통해 게이트 단자가 접속된 출력 MOS 트랜지스터와, 차동 증폭기의 출력이 게이트 단자에 입력되고, 출력 MOS 트랜지스터의 게이트 단자에 드레인 단자가 접속된 제2의 MOS 트랜지스터와, 제2의 MOS 트랜지스터와 접지 단자 사이에 설치된 제2의 정전류원을 구비한 전압 레귤레이터로 했다.
제3의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터의 출력은, 저항을 통하지 않고 출력 MOS 트랜지스터의 게이트에 접속된다. 따라서, 출력 MOS 트랜지스터의 게이트는 지연없이 제어하는 것이 가능해진다. 따라서, 위상 보상 회로를 구비한 전압 3단 증폭 회로를 이용하고 있어도, 위상 보상 회로의 저항을 통하지 않고 출력 MOS 트랜지스터의 게이트를 제어할 수 있으므로, 과도 응답 특성의 개선이 가능해진다.
도 1은 제1의 실시형태의 전압 레귤레이터의 회로도이다.
도 2는 종래의 전압 레귤레이터 회로의 회로도이다.
도 3은 제2의 실시형태의 전압 레귤레이터의 회로도이다.
도 4는 제3의 실시형태의 전압 레귤레이터의 회로도이다.
도 5는 제4의 실시형태의 전압 레귤레이터의 회로도이다.
도 6은 제5의 실시형태의 전압 레귤레이터의 회로도이다.
이하, 본 발명의 전압 레귤레이터를 도면을 참조하여 설명한다.
<제1의 실시형태>
도 1은, 제1의 실시형태의 전압 레귤레이터의 회로도이다.
제1의 실시형태의 전압 레귤레이터는, 기준 전압 회로(10)와, 차동 증폭기(20)와, MOS 트랜지스터(23 및 23a)와, 정전류원(24 및 24a)과, 저항(21)과, 용량(22)과, 출력 MOS 트랜지스터인 MOS 트랜지스터(14)와, 브리더 저항(11 및 12)을 구비하고 있다.
브리더 저항(11 및 12)은, 출력 단자(16)의 출력전압(Vout)을 분압해 귀환 전압(Vfb)을 생성한다. 차동 증폭기(20)는, 기준 전압 회로(10)가 출력하는 기준 전압(Vref)과 귀환 전압(Vfb)을 비교한다. 차동 증폭기(20)의 출력은, 제1의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터(23)의 게이트 단자와, 제3의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터(23a)의 게이트 단자에 입력된다. MOS 트랜지스터(23)는, 소스 단자가 입력 단자(15)에 접속되고, 드레인 단자가 정전류원(24)과 저항(21)과 용량(22)에 접속된다. MOS 트랜지스터(23a)는, 소스 단자가 입력 단자(15)에 접속되고, 드레인 단자가 정전류원(24a)과 저항(21)과 용량(22)에 접속된다. 또, MOS 트랜지스터(23a)의 드레인은, 제2의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터(14)의 게이트 단자에 접속된다. MOS 트랜지스터(14)는, 소스 단자가 입력 단자(15)에 접속되고, 드레인 단자가 브리더 저항(11)에 접속된다. 전압 레귤레이터의 출력 단자(16)는, MOS 트랜지스터(14)와 브리더 저항(11)의 접점이다. 전압 레귤레이터의 출력 단자(16)에는, 부하 용량(CL)과, 부하 저항(RL)을 갖는 부하가 접속된다.
여기서, 제1의 소스 접지 증폭 회로와 제3의 소스 접지 증폭 회로에 관한 요소를, 저항(21)의 양단의 전압이 동일해지도록 설정한다. 예를 들면, MOS 트랜지스터(23)와 MOS 트랜지스터(23a)는, 애스펙트비(W/L)가 동일해지도록 설정한다. 또한, 정전류원(24)과 정전류원(24a)은, 전류값이 동일해지도록 설정한다. 또 예를 들면, MOS 트랜지스터(23)와 MOS 트랜지스터(23a)의 애스펙트비를 변경한 경우에는, 정전류원(24)과 정전류원(24a)의 전류비도 애스펙트비에 대응하도록 설정한다.
다음에, 제1의 실시형태의 전압 레귤레이터의 동작에 대해서 설명한다.
MOS 트랜지스터(14)와 브리더 저항(11)의 접점의 전압이 출력전압(Vout)이 되고, 브리더 저항(11)과 브리더 저항(12)에서 귀환 전압(Vfb)이 생성된다.
차동 증폭기(20)는, 입력 단자에 기준 전압(Vref)과 귀환 전압(Vfb)이 입력되고, 출력 단자의 출력전압을 MOS 트랜지스터(23)의 게이트 단자와 MOS 트랜지스터(23a)의 게이트 단자에 출력한다.
제1의 소스 접지 증폭 회로의 MOS 트랜지스터(23)와 정전류원(24)은, 위상 보상 회로인 저항(21)과 용량(22)을 통해 MOS 트랜지스터(14)의 게이트 단자를 제어한다. 제3의 소스 접지 증폭 회로의 MOS 트랜지스터(23a)와 정전류원(24a)은, MOS 트랜지스터(14)의 게이트 단자를 제어한다. 제3의 소스 접지 증폭 회로의 출력은, 위상 보상 회로의 저항(21)을 통하지 않음으로써, MOS 트랜지스터(14)의 게이트 단자전압을 지연 없이 원하는 전압으로 설정할 수 있다.
여기서, MOS 트랜지스터(23)와 MOS 트랜지스터(23a)의 애스펙트비는 같고, 또한, 정전류원(24)과 정전류원(24a)의 전류값도 동일하게 설계한다. 이와 같이 하면, 제1의 소스 접지 증폭 회로와 제3의 소스 접지 증폭 회로의 출력전압은, 동일한 전압이 된다. 혹은, MOS 트랜지스터(23)와 MOS 트랜지스터(23a)의 애스펙트비를 변경해도, 정전류원(24)과 정전류원(24a)의 전류비를 애스펙트비에 맞추도록 설계한다. 이와 같이 함으로써, 제1의 소스 접지 증폭 회로와 제3의 소스 접지 증폭 회로의 출력전압은, 동일한 전압이 된다.
다음에, 제1의 실시형태의 전압 레귤레이터의 위상 보상에 대해서 설명한다.
출력 트랜지스터인 MOS 트랜지스터(14)는, 다른 트랜지스터에 비해 사이즈가 훨씬 크다. 따라서, MOS 트랜지스터(14)의 게이트와 드레인 사이의 기생 용량은, 미러 효과에 의해 다른 트랜지스터에 비해 큰 값으로 되어 있다.
여기서, MOS 트랜지스터(14)의 게이트와 드레인 사이의 기생 용량에 대해, 용량(22)의 용량을 무시할 수 있을 정도로 충분히 작은 값으로 설정한다. 이와 같이 하면, MOS 트랜지스터(23)와 MOS 트랜지스터(23a)의 출력 저항의 합성 저항과, MOS 트랜지스터(14)의 게이트와 드레인 사이의 기생 용량에 의해, 이 계에서 가장 낮은 주파수에 폴 FPL2가, 그보다 주파수가 높은 곳에 폴 FPH2가 발생한다.
또, MOS 트랜지스터(14)의 출력 저항과 부하 저항(RL)의 합성 저항과, 용량(CL)에 의해, 이 계에서 가장 낮은 주파수에 폴 FPL3가, 그보다 주파수가 높은 곳에 폴 FPH3가 발생한다. 또, MOS 트랜지스터(14)의 게이트와 드레인 사이의 기생 용량과 저항(21)에 의해 정해지는 주파수에, 제로점 FZ1가 발생한다.
이와 같이 구성된 제1의 실시형태의 전압 레귤레이터는, 이하와 같이 위상 보상이 행해진다. 단, 차동 증폭기(20)에서의 위상의 지연에 대해서는, 이 계에서 보상되는 것으로서, 고려하고 있지 않다.
먼저, 제1의 소스 접지 증폭 회로를 구성하는 MOS 트랜지스터(23)에 의한 폴 FPL2에서 90도의 위상 지연이 발생한다. 이 위상 지연을, 제로점 FZ1에서 위상을 90도 진행시켜, 원래대로 되돌아가도록 한다. 여기서, 저항(21)의 저항값을 조정해, 제로점FZ1를 다음에 발생하는 폴 FPH2나 폴 FPL3보다도 낮은 주파수로 발생시킨다. 이에 의해, 전압 레귤레이터는, 위상 여유를 확보하는 것이 가능해져, 안정 동작을 유지할 수 있다.
이상 설명한 바와 같이, 제1의 실시형태의 전압 레귤레이터에 의하면, 부하 과도 응답시의 과도 응답 특성이 좋고, 또한, 안정 동작을 유지하는 것이 가능한 전압 레귤레이터를 제공할 수 있다.
<제2의 실시형태>
도 3은, 제2의 실시형태의 전압 레귤레이터의 회로도이다. 제2의 실시형태의 전압 레귤레이터는, 출력 부하 전류를 감지하는 출력 부하 전류 검출 회로(30)를 구비하고 있다. 또, 정전류원(24a)은, 직렬로 접속된 스위치 회로와 정전류원이 추가되어 있다. 출력 부하 전류 검출 회로(30)와 정전류원(24a) 이외의 회로 구성은, 제1의 실시형태와 같다.
출력 부하 전류 검출 회로(30)는, 검출 신호를 출력하는 단자가, 정전류원(24a)의 스위치 회로에 접속되어 있다. 그리고 출력 부하 전류 검출 회로(30)는, 검출 신호에 따라 정전류원(24a)의 전류값의 전환을 행하고 있다.
예를 들면, 출력 부하 전류가 증가한 경우, 출력 부하 전류 검출 회로(30)는, 정전류원(24a)의 전류값을 증가시킨다. 이와 같이 하면, MOS 트랜지스터(14)는, 게이트 단자의 기생 용량의 전하가 빨리 방전된다. 따라서, MOS 트랜지스터(14)의 게이트 단자의 전압을 원하는 전압으로 빨리 설정할 수 있으므로, 과도 응답 특성이 더 개선된다.
또한, 본 실시형태에서는 정전류원(24a)의 전류값을 증가시키는 구성으로 했는데, 정전류원(24)의 전류값을 증가시켜도 된다.
<제3의 실시형태>
도 4는, 제3의 실시형태의 전압 레귤레이터의 회로도이다.
제3의 실시형태의 전압 레귤레이터는, 출력 부하 전류를 감지하는 출력 부하 전류 검출 회로(30)를 구비하고 있다. 또, 저항(21)은, 병렬로 접속된 스위치 회로와 정전류원이 추가되어 있다. 출력 부하 전류 검출 회로(30)와 저항(21) 이외의 회로 구성은, 제1의 실시형태와 같다.
출력 부하 전류 검출 회로(30)는, 검출 신호를 출력하는 단자가, 저항(21)의 스위치 회로에 접속되어 있다. 그리고 출력 부하 전류 검출 회로(30)는, 검출 신호에 따라 저항(21)의 저항값의 전환을 행하고 있다.
예를 들면, 출력 부하 전류가 증가한 경우, 출력 부하 전류 검출 회로(30)는, 저항(21)의 저항값을 감소시킨다. 이와 같이 하면, 출력 부하 전류에 따라 정해지는 주파수 폴에 대해, 저항값을 전환하여 제로점의 주파수를 임의로 바꿀 수 있다. 따라서, 동작의 안정성이 더 개선된다.
<제4의 실시형태>
도 5는, 제4의 실시형태의 전압 레귤레이터의 회로도이다.
제4의 실시형태의 전압 레귤레이터는, 제1의 실시형태의 전압 레귤레이터에, 출력 부하 전류 검출 회로(30)와, 직렬로 접속된 스위치 회로를 갖는 정전류원(25)을 더 구비하고 있다. 출력 부하 전류 검출 회로(30)와 정전류원(25) 이외의 회로 구성은, 제1의 실시형태와 같다.
출력 부하 전류 검출 회로(30)는, 검출 신호를 출력하는 단자가, 스위치 회로에 접속되어 있다. 그리고 출력 부하 전류 검출 회로(30)는, 검출 신호에 따라 정전류원(25)의 전환을 행하고 있다.
예를 들면, 출력 부하 전류가 증가한 경우, 출력 부하 전류 검출 회로(30)는, 정전류원(25)의 스위치 회로를 온하여, 정전류원(25)으로부터 MOS 트랜지스터(23)와 MOS 트랜지스터(23a)의 게이트 단자에 전류를 공급시킨다. 따라서, MOS 트랜지스터(23)와 MOS 트랜지스터(23a)의 드레인 전류가 감소하므로, 정전류원(24) 및 정전류원(24a)에 의해, MOS 트랜지스터(14)의 게이트 단자의 전압을 원하는 전압으로 빨리 설정할 수 있다. 즉, 전압 레귤레이터의 과도 응답 특성이 개선된다.
<제5의 실시형태>
도 6은, 제5의 실시형태의 전압 레귤레이터의 회로도이다.
본 발명의 제4의 실시형태의 회로 구성에, 정전류원(24a)에 직렬로 접속된 스위치 회로와 정전류원이 더 추가되어 있다.
예를 들면, 출력 부하 전류가 증가한 경우, 출력 부하 전류 검출 회로(30)는, 정전류원(25)으로부터 전류를 공급해 MOS 트랜지스터(14)의 게이트 단자에 흘러들어가는 전류가 감소한다. 아울러, 출력 부하 전류 검출 회로(30)는, 정전류원(24a)의 전류값을 증가시킴으로써 MOS 트랜지스터(14)의 게이트 단자의 전압을 원하는 전압으로 빨리 설정할 수 있으므로, 전압 레귤레이터의 과도 응답 특성이 개선된다.
또한, 본 실시형태에서는 정전류원(24a)의 전류값을 증가시키는 구성으로 했는데, 정전류원(24)의 전류값을 증가시켜도 된다.
20, 120: 차동 증폭기 24, 24a, 25, 124: 정전류원
30: 출력 부하 전류 검출 회로 10, 110: 기준 전압 회로

Claims (6)

  1. 기준 전압 회로가 출력하는 기준 전압과, 전압 레귤레이터의 출력 전압을 분압한 피드백 전압을 입력하고, 그 차를 증폭해 출력하는 차동 증폭기와,
    상기 차동 증폭기의 출력 단자가 게이트 단자에 접속된 제1의 MOS 트랜지스터와,
    상기 제1의 MOS 트랜지스터와 접지 단자 사이에 설치된 제1의 정전류원과,
    상기 제1의 MOS 트랜지스터의 드레인 단자와 위상 보상 회로를 통해 게이트 단자가 접속된 출력 MOS 트랜지스터를 구비한 전압 레귤레이터로서,
    상기 차동 증폭기의 출력이 게이트 단자에 입력되고, 상기 출력 MOS 트랜지스터의 게이트 단자에 드레인 단자가 접속된 제2의 MOS 트랜지스터와,
    상기 제2의 MOS 트랜지스터의 드레인 단자와 접지 단자 사이에 설치된 제2의 정전류원을 구비한 것을 특징으로 하는 전압 레귤레이터.
  2. 청구항 1에 있어서,
    상기 전압 레귤레이터는, 출력 단자의 부하 전류가 증가한 것을 검출하는 출력 부하 전류 검출 회로를 더 구비하고,
    상기 위상 보상 회로를 구성하는 저항은, 상기 출력 부하 전류 검출 회로의 검출 신호에 따라, 저항값이 변화하는 것을 특징으로 하는 전압 레귤레이터.
  3. 청구항 1에 있어서,
    상기 전압 레귤레이터는, 출력 단자의 부하 전류가 증가한 것을 검출하는 출력 부하 전류 검출 회로를 더 구비하고,
    상기 제1의 정전류원 및 상기 제2의 정전류원 중 적어도 하나는, 상기 출력 부하 전류 검출 회로의 검출 신호에 따라, 전류를 증가시키는 것을 특징으로 하는 전압 레귤레이터.
  4. 청구항 1에 있어서,
    상기 전압 레귤레이터는, 출력 단자의 부하 전류가 증가한 것을 검출하는 출력 부하 전류 검출 회로를 더 구비하고,
    상기 제1의 MOS 트랜지스터와 상기 제2의 MOS 트랜지스터는, 상기 출력 부하 전류 검출 회로의 검출 신호에 따라, 전류가 감소하는 것을 특징으로 하는 전압 레귤레이터.
  5. 청구항 3에 있어서,
    상기 전압 레귤레이터는,
    상기 제1의 MOS 트랜지스터와 상기 제2의 MOS 트랜지스터는, 상기 출력 부하 전류 검출 회로의 검출 신호에 따라, 전류가 감소하는 것을 특징으로 하는 전압 레귤레이터.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 전압 레귤레이터는,
    상기 제1의 MOS 트랜지스터와 상기 제2의 MOS 트랜지스터의 애스펙트비와, 상기 제1의 정전류원과 상기 제2의 정전류원의 전류값 비가 같은 것을 특징으로 하는 전압 레귤레이터.
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