JP2011013726A - 定電圧回路 - Google Patents

Abstract

【課題】出力電流が微小電流から大電流まで広範囲に変化した場合でも、安定した動作を行うことができる定電圧回路を得る。
【解決手段】誤差増幅回路３の動作を安定させるために、誤差増幅回路３の入力と出力との間の位相差を補正する可変抵抗をなすＮＭＯＳトランジスタＭ２１とコンデンサＣ２１を有する位相補償回路４が、出力端子ＯＵＴから出力される出力電流ＩＯＵＴの検出を行い、該検出した電流値の変化に対するＮＭＯＳトランジスタＭ２１のオン抵抗の変化が所定の関係をなすように、検出した出力電流ＩＯＵＴの電流値に応じてＮＭＯＳトランジスタＭ２１のオン抵抗の抵抗値ｒ２１を変えるようにした。
【選択図】図１

Description

本発明は、定電圧回路に関し、特に微少電流から大電流まで広範囲の出力電流において安定した動作が可能な定電圧回路に関する。

従来、定電圧回路を構成する負帰還増幅回路では、安定した増幅動作を行うために位相補償回路が設けられていた。
図３は、このような定電圧回路の従来例を示した回路図である。
図３の定電圧回路１００の誤差増幅器１０２において、ＰＭＯＳトランジスタＭ１０３のゲートは、反転入力端をなし、基準電圧発生回路１０１から所定の基準電圧Ｖｒｅｆが入力されている。ＰＭＯＳトランジスタＭ１０２のゲートは、誤差増幅器１０２の非反転入力端をなし、出力電圧ＶＯＵＴを抵抗Ｒ１０１及びＲ１０２で分圧した帰還電圧ＶＦＢが入力されている。ＮＭＯＳトランジスタＭ１０６のドレインが誤差増幅器１０２の出力端をなし、出力トランジスタＭ１０１は、誤差増幅器１０２の出力信号に応じて出力電圧ＶＯＵＴが所定の定電圧になるように制御する。

定電圧回路１００では、２段アンプ構成をなす誤差増幅器１０２と出力部１０４による３段アンプ構成になっているため、高利得になり出力電圧ＶＯＵＴが不安定になりやすい。また、大電流の出力電流を得ようとすると、必然的に出力トランジスタＭ１０１のサイズを大きくしなければならず、定電圧回路１００の出力電流を微少電流から大電流まで広範囲に変化させようとすると、出力トランジスタＭ１０１のオン抵抗の変化が非常に大きなものになり、発振する可能性が高くなる。このようなことから、抵抗Ｒ１０３及び容量Ｃ１０１で構成された位相補償回路１０３を備えて誤差増幅器１０２の動作を安定させる必要があった。
一方、このような位相補償回路の他の回路例としては、出力電流に応じて位相補償用抵抗の短絡制御を行い位相補償回路の時定数を変化させる回路があった（例えば、特許文献１参照。）。

しかし、図３のような位相補償回路では、定電圧回路１００の出力電流が微小電流から大電流まで広範囲に変化した場合、定電圧回路１００が安定した動作を行うことができるユニティーゲイン周波数は、低周波数から高周波数まで幅広く変化する。
定電圧回路１００の出力電流が微小電流である場合は、出力トランジスタＭ１０１のオン抵抗が大きくなり、位相が遅れ始めるポール周波数が低周波数になる。
一方、定電圧回路１００の出力電流が大電流である場合は、出力トランジスタＭ１０１のオン抵抗は小さくなり、位相が遅れ始めるポール周波数が高周波数側へ移動する。

図３のような構成の位相補償回路１０３では、抵抗Ｒ１０３及び容量Ｃ１０１の各値がそれぞれ固定されているため、抵抗Ｒ１０３及び容量Ｃ１０１の時定数は一定である。このため、定電圧回路１００の出力電流によっては必ずしも最適な時定数ではなくなり、定電圧回路１００の安定動作が困難になる場合があった。
また、前記他の位相補償回路例のように、出力電流に応じて位相補償用抵抗の短絡制御を行う方式では、スイッチの切り替えを行う際のノイズによって発振等の不具合が生じる問題があった。

本発明は、このような問題を解決するためになされたものであり、定電圧回路の出力電流が微小電流から大電流まで広範囲に変化した場合でも、安定した動作を行うことができる定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する定電圧回路において、
制御電極に入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力して、前記出力電圧の制御を行う出力トランジスタと、
所定の基準電圧と前記出力電圧に比例した帰還電圧との電圧差を増幅して該出力トランジスタの制御電極に出力する誤差増幅回路と、
該誤差増幅回路の動作を安定させるために、該誤差増幅回路の入力と出力との間の位相差を補正する可変抵抗及びコンデンサを有する位相補償回路と、
を備え、
前記位相補償回路は、前記出力端子から出力される出力電流の検出を行い、該検出した電流値の変化に対する前記可変抵抗の抵抗値の変化が所定の関係をなすように、前記検出した電流値に応じて前記可変抵抗の抵抗値を変えるものである。

具体的には、前記誤差増幅回路は、
前記基準電圧と前記帰還電圧との電圧差を増幅して出力する差動増幅回路部と、
該差動増増幅回路部の出力電圧を増幅して前記出力トランジスタの制御電極に出力する増幅回路部と、
を備え、
前記位相補償回路は、前記可変抵抗と前記コンデンサとの直列回路が、前記差動増幅回路部の出力端と前記増幅回路部の出力端との間に接続されるようにした。

この場合、前記位相補償回路は、
前記出力トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部で生成された比例電流に応じた第１電圧を生成して前記可変抵抗の制御電極に出力する電流電圧変換回路部と、
を備え、
前記可変抵抗は、該電流電圧変換回路部から入力された第１電圧に応じて抵抗値を変化させるようにした。

また、前記比例電流生成回路部は、前記増幅回路部の出力電圧に応じた電流を出力する第１トランジスタからなり、
前記電流電圧変換回路部は、
前記第１トランジスタの電流出力端に直列に接続され、飽和結線されたＭＯＳトランジスタをそれぞれなす第３トランジスタ及び第４トランジスタと、
該第３トランジスタと第４トランジスタとの接続部の電圧が所定の第２電圧になるようにする第２電圧生成回路と、
を備え、
前記第１トランジスタと前記第３トランジスタとの接続部の電圧が前記第１電圧をなすようにした。

また、前記第２電圧生成回路は、
前記増幅回路部の出力電圧に応じた電流を出力する第２トランジスタと、
入力側トランジスタに該第２トランジスタから出力された電流が流れるカレントミラー回路と、
該カレントミラー回路の出力側トランジスタに所定の定電流を供給する定電流源と、
を備え、
前記定電流源と前記出力側トランジスタとの接続部が、前記第３トランジスタと第４トランジスタとの接続部に接続されるようにした。

また、前記カレントミラー回路は、入力側トランジスタと出力側トランジスタとのトランジスタサイズ比が、前記第２トランジスタと前記第１トランジスタとのトランジスタサイズ比と同じであるようにした。

また、前記可変抵抗は、制御電極に入力された電圧に応じてオン抵抗が変わるトランジスタであるようにした。

本発明の定電圧回路によれば、誤差増幅回路の動作を安定させるために、該誤差増幅回路の入力と出力との間の位相差を補正する可変抵抗とコンデンサを有する位相補償回路が、前記出力端子から出力される出力電流の検出を行い、該検出した電流値の変化に対する前記可変抵抗の抵抗値の変化が所定の関係をなすように、前記検出した電流値に応じて前記可変抵抗の抵抗値を変えるようにした。このことから、出力電流に応じて、位相補償を行うための最適な時定数を設定することができるため、位相補償回路の最適なバイアス電圧を設定することができ、定電圧回路の出力電流が微小電流から大電流まで広範囲に変化した場合でも、安定した動作を行うことができる。

本発明の第１の実施の形態における定電圧回路の回路例を示した図である。 出力電流ＩＯＵＴとＮＭＯＳトランジスタＭ２１のオン抵抗ｒ２１との関係例を示した図である。 従来の定電圧回路の回路例を示した図である。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧ＶＩＮを所定の定電圧に変換し、出力電圧ＶＯＵＴとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。

定電圧回路１は、出力トランジスタＭ１と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、誤差増幅回路３と、位相補償回路４とを備えている。
誤差増幅回路３は、差動対をなすＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１５、所定の定電流ｉ１１を供給する定電流源１１及び所定の定電流ｉ１２を供給する定電流源１２で構成されている。また、位相補償回路４は、ＰＭＯＳトランジスタＭ２２，Ｍ２３、ＮＭＯＳトランジスタＭ２１，Ｍ２４〜Ｍ２７及び所定の定電流ｉ２１を供給する定電流源２１で構成されている。

なお、ＮＭＯＳトランジスタＭ２１は可変抵抗をなし、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３，Ｍ１４及び定電流源１１は差動増幅回路部をなし、定電流源１２及びＮＭＯＳトランジスタＭ１５は増幅回路部をなす。また、ＰＭＯＳトランジスタＭ２２は比例電流生成回路部をなすと共に第１トランジスタをなし、ＰＭＯＳトランジスタＭ２３、ＮＭＯＳトランジスタＭ２４〜Ｍ２７及び定電流源２１は電流電圧変換回路部をなす。また、ＰＭＯＳトランジスタＭ２３は第２トランジスタを、ＮＭＯＳトランジスタＭ２４は第３トランジスタを、ＮＭＯＳトランジスタＭ２５は第４トランジスタをそれぞれなし、ＰＭＯＳトランジスタＭ２３、ＮＭＯＳトランジスタＭ２６，Ｍ２７及び定電流源２１は第２電圧生成回路をなす。また、図１の定電圧回路１において、各回路を１つのＩＣに集積するようにしてもよく、場合によっては、出力トランジスタＭ１を除く各回路を１つのＩＣに集積するようにしてもよい。

入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間に抵抗Ｒ１及びＲ２が直列に接続されている。抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴを分圧して帰還電圧ＶＦＢを生成し出力する。
誤差増幅回路３において、差動対をなすＰＭＯＳトランジスタＭ１１及びＭ１２の各ソースは接続され、該接続部と入力電圧ＶＩＮとの間には定電流源１１が接続されている。ＰＭＯＳトランジスタＭ１１のゲートには基準電圧Ｖｒｅｆが、ＰＭＯＳトランジスタＭ１２のゲートには帰還電圧ＶＦＢがそれぞれ入力されている。

ＮＭＯＳトランジスタＭ１３及びＭ１４は、カレントミラー回路を形成して前記差動対の負荷をなしており、ＮＭＯＳトランジスタＭ１３及びＭ１４において、各ソースは接地電圧ＧＮＤにそれぞれ接続され、各ゲートは接続されてＮＭＯＳトランジスタＭ１３のドレインに接続されている。ＮＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１１のドレインに、ＮＭＯＳトランジスタＭ１４のドレインはＰＭＯＳトランジスタＭ１２のドレインにそれぞれ接続され、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１４との接続部はＮＭＯＳトランジスタＭ１５のゲートに接続されている。入力電圧ＶＩＮとＮＭＯＳトランジスタＭ１５のドレインとの間に定電流源１２が接続され、ＮＭＯＳトランジスタＭ１５のソースは接地電圧ＧＮＤに接続されている。定電流源１２とＮＭＯＳトランジスタＭ１５のドレインとの接続部が誤差増幅回路３の出力端をなしており、該出力端は出力トランジスタＭ１のゲートに接続されている。

次に、位相補償回路４において、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１４との接続部と、定電流源１２とＮＭＯＳトランジスタＭ１５のドレインとの接続部との間には、ＮＭＯＳトランジスタＭ２１とコンデンサＣ２１が直列に接続されている。入力電圧ＶＩＮとＮＭＯＳトランジスタＭ２４のドレインとの間にはＰＭＯＳトランジスタＭ２２が接続され、ＮＭＯＳトランジスタＭ２４のソースと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭ２５が接続されている。ＰＭＯＳトランジスタＭ２２のゲートは出力トランジスタＭ１のゲートに接続され、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２４との接続部はＮＭＯＳトランジスタＭ２１のゲートに接続されている。ＮＭＯＳトランジスタＭ２４において、ゲートがドレインに接続されて飽和結線され、ＮＭＯＳトランジスタＭ２５においても、ゲートがドレインに接続されて飽和結線されている。

ＮＭＯＳトランジスタＭ２６及びＭ２７はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２６及びＭ２７において、各ソースは接地電圧ＧＮＤにそれぞれ接続され、各ゲートは接続されてＮＭＯＳトランジスタＭ２６のドレインに接続されている。入力電圧ＶＩＮとＮＭＯＳトランジスタＭ２７のドレインとの間には定電流源２１が接続され、入力電圧ＶＩＮとＮＭＯＳトランジスタＭ２６のドレインとの間にはＰＭＯＳトランジスタＭ２３が接続されている。ＰＭＯＳトランジスタＭ２３のゲートは出力トランジスタＭ１のゲートに接続され、定電流源２１とＮＭＯＳトランジスタＭ２７との接続部は、ＮＭＯＳトランジスタＭ２４とＮＭＯＳトランジスタＭ２５との接続部に接続されている。なお、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２４との接続部の電圧をＶ１とし、ＮＭＯＳトランジスタＭ２４とＮＭＯＳトランジスタＭ２５との接続部の電圧をＶ２とし、電圧Ｖ１は第１電圧を、電圧Ｖ２は第２電圧をそれぞれなす。

このような構成において、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３，Ｍ１４及び定電流源１１は差動増幅回路を形成しており、定電流源１２及びＮＭＯＳトランジスタＭ１５は、該差動増幅回路の出力電圧を増幅して出力トランジスタＭ１のゲートに出力する増幅回路をなしており、該増幅回路の出力電圧が誤差増幅回路３の出力電圧をなしている。
誤差増幅回路３は、基準電圧Ｖｒｅｆと帰還電圧ＶＦＢとの電圧差を増幅して出力トランジスタＭ１のゲートに出力し、帰還電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う。出力トランジスタＭ１が、ゲートに入力された電圧に応じた電流を入力端子ＩＮから出力端子ＯＵＴに出力することにより、出力電圧ＶＯＵＴが所定の電圧になるように制御される。

次に、位相補償回路４の動作について説明する。
位相補償回路４において、ＮＭＯＳトランジスタＭ２１のオン抵抗ｒ２１とコンデンサＣ２１が位相補償動作を行う時定数をなしており、ＰＭＯＳトランジスタＭ２２，Ｍ２３、ＮＭＯＳトランジスタＭ２４〜Ｍ２６及び定電流源２１が、出力電流ＩＯＵＴに応じてオン抵抗ｒ２１が最適な値になるようにＮＭＯＳトランジスタＭ２１の動作制御をする制御回路をなしている。
出力トランジスタＭ１のドレイン電流に応じた電流が、ＰＭＯＳトランジスタＭ２２及びＭ２３にそれぞれ流れる。ＰＭＯＳトランジスタＭ２３のドレイン電流がＮＭＯＳトランジスタＭ２６に流れ、ＮＭＯＳトランジスタＭ２６とＭ２７とのトランジスタサイズ比に応じた電流がＮＭＯＳトランジスタ２７に流れる。

ここで、ＰＭＯＳトランジスタＭ２２とＰＭＯＳトランジスタＭ２３とのトランジスタサイズ比と、ＮＭＯＳトランジスタＭ２７とＭ２６とのトランジスタサイズ比が同一になるように設定しておくと、実質的には、ＰＭＯＳトランジスタＭ２２のドレイン電流はすべてＮＭＯＳトランジスタＭ２７に流れ込み、ＰＭＯＳトランジスタＭ２３のドレイン電流はすべてＮＭＯＳトランジスタＭ２６に流れ込むことになる。すなわち、ＮＭＯＳトランジスタＭ２４のドレイン電圧である電圧Ｖ１は、出力トランジスタＭ１のドレイン電流に応じて変化し、ＮＭＯＳトランジスタＭ２５のドレイン電圧である電圧Ｖ２は、定電流源２１によって定電圧になる。ＮＭＯＳトランジスタＭ２１のゲートに電圧Ｖ１が入力されることにより、ＮＭＯＳトランジスタＭ２１のオン抵抗が、出力端子ＯＵＴから出力される出力電流ＩＯＵＴに応じて最適な値になるようにすることができる。

図２は、ＮＭＯＳトランジスタＭ２１のオン抵抗ｒ２１と出力電流ＩＯＵＴとの関係例を示した図である。
図２において、曲線ａは理想的なオン抵抗ｒ２１の変化を示し、曲線ｂは定電流源２１、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２６，Ｍ２７を設けず、すなわちＮＭＯＳトランジスタＭ２５のドレイン電圧Ｖ２が定電圧化しない場合のオン抵抗ｒ２１の変化を示している。曲線ｂでは出力電流ＩＯＵＴの変化に対する電圧Ｖ１の変化が大きすぎるため、出力電流ＩＯＵＴが増加するに従って曲線ａで示した理想曲線から乖離してしまうことが分かる。これに対して、曲線ｃは、図１の位相補償回路４におけるＮＭＯＳトランジスタＭ２１のオン抵抗ｒ２１の変化を示しており、曲線ｂよりも曲線ａに近い変化を示していることが分かる。

このようなことから、電圧Ｖ２を定電圧化することによって、出力電流ＩＯＵＴの変化に応じて、ＮＭＯＳトランジスタＭ２１のオン抵抗が最適な値に変化するようにすることができる。
このように、本第１の実施の形態における定電圧回路は、出力電流ＩＯＵＴに応じて変化する電圧Ｖ１と、出力電流ＩＯＵＴに関係なく定電圧になる電圧Ｖ２によって、位相補償を行うための最適なバイアス電圧を設定することができ、電圧Ｖ１の変化に応じてオン抵抗が変化するＮＭＯＳトランジスタＭ２１をコンデンサＣ２１と共に位相補償回路４の時定数をなすようにしたことから、出力電流ＩＯＵＴに応じて最適な位相補償回路の時定数を設定することができる。

１ 定電圧回路
２ 基準電圧発生回路
３ 誤差増幅回路
４ 位相補償回路
１１，１２，２１ 定電流源
Ｍ１ 出力トランジスタ
Ｍ１１，Ｍ１２，Ｍ２２，Ｍ２３ ＰＭＯＳトランジスタ
Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２４〜Ｍ２７ ＮＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗

特開２００２−２９７２４８号公報

Claims (7)

1. 入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する定電圧回路において、
   制御電極に入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力して、前記出力電圧の制御を行う出力トランジスタと、
   所定の基準電圧と前記出力電圧に比例した帰還電圧との電圧差を増幅して該出力トランジスタの制御電極に出力する誤差増幅回路と、
   該誤差増幅回路の動作を安定させるために、該誤差増幅回路の入力と出力との間の位相差を補正する可変抵抗及びコンデンサを有する位相補償回路と、
   を備え、
   前記位相補償回路は、前記出力端子から出力される出力電流の検出を行い、該検出した電流値の変化に対する前記可変抵抗の抵抗値の変化が所定の関係をなすように、前記検出した電流値に応じて前記可変抵抗の抵抗値を変えることを特徴とする定電圧回路。
2. 前記誤差増幅回路は、
   前記基準電圧と前記帰還電圧との電圧差を増幅して出力する差動増幅回路部と、
   該差動増増幅回路部の出力電圧を増幅して前記出力トランジスタの制御電極に出力する増幅回路部と、
   を備え、
   前記位相補償回路は、前記可変抵抗と前記コンデンサとの直列回路が、前記差動増幅回路部の出力端と前記増幅回路部の出力端との間に接続されることを特徴とする請求項１記載の定電圧回路。
3. 前記位相補償回路は、
   前記出力トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、
   該比例電流生成回路部で生成された比例電流に応じた第１電圧を生成して前記可変抵抗の制御電極に出力する電流電圧変換回路部と、
   を備え、
   前記可変抵抗は、該電流電圧変換回路部から入力された第１電圧に応じて抵抗値を変化させることを特徴とする請求項２記載の定電圧回路。
4. 前記比例電流生成回路部は、前記増幅回路部の出力電圧に応じた電流を出力する第１トランジスタからなり、
   前記電流電圧変換回路部は、
   前記第１トランジスタの電流出力端に直列に接続され、飽和結線されたＭＯＳトランジスタをそれぞれなす第３トランジスタ及び第４トランジスタと、
   該第３トランジスタと第４トランジスタとの接続部の電圧が所定の第２電圧になるようにする第２電圧生成回路と、
   を備え、
   前記第１トランジスタと前記第３トランジスタとの接続部の電圧が前記第１電圧をなすことを特徴とする請求項３記載の定電圧回路。
5. 前記第２電圧生成回路は、
   前記増幅回路部の出力電圧に応じた電流を出力する第２トランジスタと、
   入力側トランジスタに該第２トランジスタから出力された電流が流れるカレントミラー回路と、
   該カレントミラー回路の出力側トランジスタに所定の定電流を供給する定電流源と、
   を備え、
   前記定電流源と前記出力側トランジスタとの接続部が、前記第３トランジスタと第４トランジスタとの接続部に接続されることを特徴とする請求項４記載の定電圧回路。
6. 前記カレントミラー回路は、入力側トランジスタと出力側トランジスタとのトランジスタサイズ比が、前記第２トランジスタと前記第１トランジスタとのトランジスタサイズ比と同じであることを特徴とする請求項５記載の定電圧回路。
7. 前記可変抵抗は、制御電極に入力された電圧に応じてオン抵抗が変わるトランジスタであることを特徴とする請求項１、２、３、４、５又は６記載の定電圧回路。

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