KR100873461B1

KR100873461B1 - 정전압 회로 및 정전압 회로의 제어 방법

Info

Publication number: KR100873461B1
Application number: KR1020060109853A
Authority: KR
Inventors: 유스케 미나쿠치; 요시키 다카기
Original assignee: 가부시키가이샤 리코; 유켄가이샤 아날로그 리서치
Priority date: 2005-11-11
Filing date: 2006-11-08
Publication date: 2008-12-15
Also published as: US7538537B2; CN1983101A; KR20070050827A; JP2007133766A; US20070108958A1; CN100562830C

Abstract

본 발명은 입력 전압의 급격한 변화나 부하 전류의 급격한 변화에 대한 응답 속도를 고속으로 수행할 수 있는 정전압 회로 및 정전압 회로의 제어 방법에 관한 것이다.

통상의 동작 시에는 직류 특성이 우수한 오차 증폭 회로로 이루어지는 제1 제어 회로에 의해 출력 전압 제어 트랜지스터의 동작을 제어하여 출력 전압의 정전압화를 도모한다. 출력 전압이 급격히 저하되는 경우에는 제1 제어 회로가 상기 출력 전압의 급격한 저하에 응답하여 출력 전압 제어 트랜지스터의 동작을 제어하기 전에, 고속 응답 특성을 갖는 증폭 회로에 의해 출력 전압의 전압 변동을 증폭함과 동시에, 상기 증폭에 의해 얻어진 증폭 전압이 급격히 저하되는 경우에, 제2 제어 회로에 의해 사전 결정된 기간 동안 출력 전압 제어 트랜지스터의 동작을 제어한다. 이에 따라 출력 전압의 정전압화를 도모할 수 있게 된다.

Description

정전압 회로 및 정전압 회로의 제어 방법{CONSTANT-VOLTAGE CIRCUIT AND CONTROLLING METHOD THEREOF}

도 1은 본 발명의 제1 실시예에 따른 정전압 회로의 예를 도시한 회로도.

도 2는 출력 전압, 정전압 회로의 출력 단자로 흐르는 전류 및 시간의 관계를 나타낸 그래프도.

도 3은 정전압 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 정전압 회로

2 : 제1 기준 전압 발생 회로

3 : 제2 기준 전압 발생 회로

4 : 제3 기준 전압 발생 회로

5 : 제1 제어 회로

6 : 증폭 회로

7 : 제2 제어 회로

10 : 부하

M1 : 출력 전압 제어 트랜지스터

R1, R2 : 저항

C2 : 커패시터

본 발명은 회로에 대해 부하의 변동에 의해 출력 전압이 급격히 저하되는 경우에 응답 속도를 고속화할 수 있는 동시에, 회로로부터 출력 전압의 오버슈트(overshooting)나 회로의 발진(oscillation)을 억제시킬 수 있는 정전압 회로 및 정전압 회로의 제어 방법에 관한 것이다.

종래, 정전압 회로를 구성하는 오차 증폭기에는 회로의 발진 등의 불안정한 동작을 방지하기 위해서 위상 보상(phase compensation)을 실행하는 주파수 보상 회로가 설치된다.

도 3은 종래의 정전압 회로의 예를 도시한 회로도이다.

도 3에 도시된 정전압 회로(100)에서, 오차 증폭기(AMPa)는 차동쌍을 이루는 NMOS 트랜지스터(M103, M104)와, 상기 차동쌍의 부하를 이루는 전류 미러 회로를 형성하는 PMOS 트랜지스터(M105, M106)와, 상기 차동쌍에 바이어스 전류를 공급하는 정전류원을 이루는 NMOS 트랜지스터(M102)를 구비하고 있다. 또한, 오차 증폭기(AMPa)는 출력 회로부를 형성하는 PMOS 트랜지스터(M107) 및 NMOS 트랜지스터(M108) 및 저항(R103)과 커패시터(C101)로 이루어지는 주파수 보상 회로를 구비하고 있다.

오차 증폭기(AMPa)에 있어서, 비반전 입력단을 이루는 NMOS 트랜지스 터(M104)의 게이트에는 출력 전압(Vout)을 저항(R101 및 R102)으로 분압한 분압 전압(VFBa)이 입력되고, 반전 입력단을 이루는 NMOS 트랜지스터(M103)의 게이트에는 기준 전압 발생 회로(101)로부터의 사전 결정된 기준 전압(Vs)이 입력되어 있다. 오차 증폭기(AMPa)는 분압 전압(VFBa)이 기준 전압(Vs)이 되도록 출력 전압 제어 트랜지스터(M101)의 동작 제어를 행하고, 출력 전압 제어 트랜지스터(M101)로부터 부하에 출력되는 전류를 제어한다.

통상, 정전압 회로(100)의 오차 증폭기(AMPa)는 직류 특성이 우수한 것으로 이루어지도록 설계되어 있다. 이 때문에, 직류 이득을 가능한 한 높게 되도록 설계되고, 필연적으로 차동쌍에 공급되는 바이어스 전류가 작아지도록 설정되어 있다. 이에 따라, 주파수 보상용의 커패시터(C101)나 출력 전압 제어 트랜지스터(M101)의 입력 커패시턴스의 충방전에 시간이 걸린다. 그 결과로서, 입력 전압(Vin)의 급격한 변화나 부하 전류가 급격한 변화에 대한 응답 속도가 느리다고 하는 문제가 있었다.

이에 대하여, 부하 전류의 급격한 증가에 의한 출력 전압의 저하를 급속히 보상하는 방법으로서는, 출력 전압 변동의 교류 성분만을 커플링 커패시터를 통해 검출하고, 출력 트랜지스터와는 별도로 설치한 보조 트랜지스터에 의해 전원 전압으로부터 부하로 전류를 공급함으로써, 출력 전압의 저하를 보상하고 있었다.

이 방법은 예컨대 다음의 특허 문헌 1 및 2에 개시되어 있다.

[특허 문헌 1] 일본 특허 공개 제2000-47740호 공보

[특허 문헌 2] 일본 특허 공개 제2000-242344호 공보

그러나, 이러한 종래의 방법에 있어서는, 출력 전압 변동의 검출 속도에 한계가 있기 때문에, 부하의 변동에 의한 출력 전압의 저하를 현저하게 억제시킬 수는 없었다.

본 발명의 양호한 실시예에서는 전술한 바와 같은 문제점들을 해결하기 위해서 이루어진 것으로서, 입력 전압의 급격한 변화나 부하 전류의 급격한 변화에 대한 응답 속도를 고속으로 행할 수 있는 정전압 회로 및 정전압 회로의 제어 방법을 실현하는 것을 목적으로 한다.

본 발명의 특성 및 이점들과 관련해서는 이하의 발명의 상세한 설명 및 첨부한 도면에서 상세히 설명하고 있는 데, 이 발명의 상세한 설명으로부터 본 발명의 원리를 더욱 명확히 이해할 수 있을 것이다. 본 발명의 전술한 특징 및 이점에 대해서는 이 기술 분야에 숙련된 당업자라면 이하에서 설명하는 실시예 및 이들 실시예의 조합에 의하여 본 발명의 정전압 회로 및 정전압 회로의 제어 방법을 실현하여 획득할 수 있을 것이다.

하나 이상의 이들 이점 및 다른 이점들을 실현하기 위하여, 본 발명의 일 실시 형태에 따르면, 입력 단자에 입력된 입력 전압을 사전 결정된 정전압으로 변환하여 그 변환된 사전 결정된 정전압을 출력 단자로부터 출력하는 정전압 회로를 제공한다. 이 정전압 회로는 입력 제어 신호에 대응하는 전류를 출력 단자로 출력하는 출력 전압 제어 트랜지스터와, 상기 출력 단자의 전압을 검출하여 상기 검출된 전압이 사전 결정된 전압이 되도록 상기 출력 전압 제어 트랜지스터의 동작을 제어하는 제어 회로부를 구비한다. 상기 제어 회로부는 상기 출력 단자로부터 출력된 전압의 변동을 증폭하고, 상기 전압 변동의 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터에 대해 출력 전류를 증가시키는 것이다.

구체적으로는, 상기 제어 회로부는, 사전 결정된 기준 전압을 생성하여 그 생성된 기준 전압을 출력하는 기준 전압 발생 회로부와, 상기 출력 단자로부터 출력된 전압을 검출하여 상기 검출된 전압에 비례한 전압을 생성하고 그 생성된 비례 전압을 출력하는 출력 전압 검출 회로부와, 상기 비례 전압이 상기 기준 전압이 되도록 상기 출력 전압 제어 트랜지스터의 동작을 제어하는 제1 제어 회로부와, 상기 출력 단자로부터 출력된 전압의 변동을 증폭하여 그 증폭된 변동을 출력하는 증폭 회로부와, 상기 증폭 회로부로부터의 출력 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터에 대해 출력 전류를 증가시키고, 상기 출력 단자로부터 출력된 전압의 변동에 대해 상기 제1 제어 회로부보다도 응답 속도가 빠른 제2 제어 회로부를 구비하고 있다.

또한, 상기 증폭 회로부는, 상기 출력 단자로부터 출력된 전압 변동의 교류 성분을 검출하여, 상기 검출된 교류 성분을 증폭하고, 그 증폭된 성분을 출력하고 있다.

또한, 상기 증폭 회로부는, 제1 입력단에 사전 결정된 제1 바이어스 전압이 입력되고, 제2 입력단의 전압이 상기 사전 결정된 제1 바이어스 전압이 되도록 상기 제2 제어 회로부로 신호를 출력하는 제1 차동 증폭 회로와, 상기 제1 차동 증폭 회로의 제2 입력단과 상기 출력 단자 사이에 접속된 제1 커패시터와, 상기 제1 차동 증폭 회로의 제1 입력단과 제2 입력단 사이에 접속된 제1 저항을 구비하고 있다.

또한, 상기 제1 차동 증폭 회로는 차동쌍을 구성하는 트랜지스터를 포함하고 상기 트랜지스터의 적어도 한쪽에 오프셋 값이 설정되며 상기 출력 단자의 전압 변화가 사전 결정된 값 이하인 경우에, 상기 차동쌍을 구성하는 한쪽의 트랜지스터에 흐르는 전류가 다른쪽의 트랜지스터에 흐르는 전류보다도 작아지도록 하고 있다.

또한, 상기 제1 차동 증폭 회로의 트랜지스터는 제조 공정 시에 상기 증폭 회로부의 소자들의 분산 특성에 의해 발생되는 상기 증폭 회로부의 응답 속도의 분산을 보정하도록, 상기 오프셋 값이 보정되도록 하였다.

또한, 상기 제2 제어 회로부는, 제1 입력단에 사전 결정된 제1 바이어스 전압이 입력되고, 제2 입력단의 전압이 상기 사전 결정된 제1 바이어스 전압이 되도록 상기 출력 전압 제어 트랜지스터를 제어하는 제2 차동 증폭 회로와, 상기 제2 차동 증폭 회로의 제2 입력단과 상기 증폭 회로부의 출력단 사이에 접속된 제2 커패시터와, 상기 제2 차동 증폭 회로의 제1 입력단과 제2 입력단 사이에 접속된 제2 저항을 구비하고 있다.

또한, 상기 제2 차동 증폭 회로는,차동쌍을 구성하는 트랜지스터를 포함하고 상기 트랜지스터의 적어도 한쪽에 오프셋 값이 설정되고, 상기 출력 단자의 전압 변화가 사전 결정된 값 이하인 경우에, 상기 차동쌍을 구성하는 한쪽의 트랜지스터에 흐르는 전류가 다른쪽의 트랜지스터에 흐르는 전류보다도 작아지도록 하였다.

또한, 상기 출력 전압 제어 트랜지스터 및 제어 회로부는 하나의 IC에 집적되도록 하고 있다.

또한, 상기 제어 회로부는 하나의 IC에 집적되도록 하여도 좋다.

또한, 본 발명의 제2 태양에 따르면, 입력 제어 신호에 대응하는 전류를 정전압 회로의 출력 단자로 출력하는 출력 전압 제어 트랜지스터와, 상기 출력 단자의 전압을 검출하고 상기 검출된 전압이 사전 결정된 전압이 되도록 상기 출력 전압 제어 트랜지스터의 동작을 제어하는 제어 회로부를 구비하며, 상기 입력 단자에 입력된 입력 전압을 사전 결정된 정전압으로 변환하고 그 변환된 사전 결정된 정전압을 상기 출력 단자로부터 출력하는 정전압 회로의 제어 방법을 제공한다. 이 정전압 회로의 제어 방법은, 상기 출력 단자로부터 출력된 전압 변동을 증폭하는 단계와, 상기 전압 변동의 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터에 대해 출력 전류를 증가시키는 단계를 포함한다.

구체적으로는, 상기 출력 단자로부터 출력된 전압 변동의 교류 성분을 검출하고, 상기 검출된 교류 성분을 증폭함으로써, 상기 출력 단자로부터 출력된 전압의 변동을 증폭하도록 하고 있다.

또한, 상기 증폭에 의해 얻어진 신호의 전압 변동의 교류 성분을 검출하여, 상기 검출된 교류 성분으로부터 상기 전압 변동의 증폭에 의해 얻어진 신호의 전압 이 사전 결정된 속도 이상의 속도로 급속히 저하되는 것을 검출하면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터에 대해 전력 전류를 증가시키도록 하고 있다.

본 발명의 실시예에 따르면, 정전압 회로 및 정전압 회로의 제어 방법에 있어서, 정전압 회로의 출력 단자로부터 출력된 전압의 변동을 증폭하여, 상기 전압 변동의 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터에 대해 출력 전류를 증가시키도록 함으로써, 부하의 변동 등에 의한 출력 전압의 저하를 신속하게 억제시킬 수 있다. 즉, 입력 전압의 급격한 변화나 부하 전류의 급격한 변화에 대한 출력 전압의 저하를 크게 억제시킬 수 있다.

또한, 본 발명의 정전압 회로에 따르면, 제조 공정에서의 소자 변동에 의한 증폭 회로부의 응답 속도의 변동을 보정하도록 함으로써, 지속적인 진동을 발생시키는 일이 없고, 사전 결정된 응답 속도를 유지하면서 안정된 동작을 행할 수 있다.

양호한 실시예의 상세한 설명

본 발명의 특징 및 이점은 첨부한 도면을 참조하여 이하의 상세한 설명으로부터 보다 명확히 이해할 수 있을 것이다.

발명을 수행하는 최상의 모드

다음에, 첨부한 도면을 참조하여 본 발명을 수행하는 최상의 모드를 설명한다.

도 1은 본 발명의 일 실시예에 따른 정전압 회로의 예를 도시하는 회로도이다.

도 1에 있어서, 정전압 회로(1)는 입력 전압인 전원 전압(Vcc)에서 사전 결정된 정전압을 생성하여 그 생성된 전압을 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력한다. 출력 단자(OUT)와 접지 전압 사이에는 부하(10)와 커패시터(C2)가 병렬로 접속되어 있다.

정전압 회로(1)는 사전 결정된 기준 전압(Vr)을 생성하여 그 생성된 기준 전압(Vr)을 출력하는 제1 기준 전압 발생 회로(2)와, 사전 결정된 제1 바이어스 전압(Vb1)을 생성하여 그 생성된 제1 바이어스 전압(Vb1)을 출력하는 제2 기준 전압 발생 회로(3)와, 사전 결정된 제2 바이어스 전압(Vb2)을 생성하여 그 생성된 제2 바이어스 전압(Vb2)을 출력하는 제3 기준 전압 발생 회로(4)를 구비하고 있다. 또한, 정전압 회로(1)는 출력 전압(Vout)을 분압하여 분압 전압(VFB)을 생성하여 그 분압 전압(VFB)을 출력하는 출력 전압 검출용의 저항(R1, R2)과, 게이트에 입력되는 신호에 따라 출력 단자(OUT)로 출력하는 전류(io)의 제어를 행하는 PMOS 트랜지스터로 이루어지는 출력 전압 제어 트랜지스터(M1)와, 분압 전압(VFB)이 기준 전압(Vr)이 되도록 출력 전압 제어 트랜지스터(M1)의 동작을 제어하는 오차 증폭 회로로 이루어지는 제1 제어 회로(5)를 구비하고 있다.

또한, 정전압 회로(1)는 과도적인 출력 전압(Vout)의 변동을 증폭하여 그 증폭된 변동 신호를 출력하는 증폭 회로(6)와, 상기 증폭 회로(6)로부터 출력된 신호가 사전 결정된 속도보다 급속히 변화되는, 예컨대 출력 전류(io)가 급증하여 출력 전압(Vout)이 급속히 저하되는 경우 등에 있어서 증폭 회로(6)의 출력 신호의 전압이 소정 속도 이상으로 급속히 변화되면, 사전 결정된 기간 동안 출력 전압 제어 트랜지스터(M1)의 동작 제어를 행하는 오차 증폭 회로로 이루어지는 제2 제어 회로(7)를 구비하고 있다. 제1 제어 회로(5) 및 제2 제어 회로(7)의 각 출력 신호에 의해 출력 전압 제어 트랜지스터(M1)의 동작 제어가 행해진다. 또한, 정전압 회로(1)는 하나의 IC에 집적될 수도 있고, 경우에 따라서는 출력 전압 제어 트랜지스터(M1)를 제외하는 각 회로가 하나의 IC에 집적되도록 하여도 좋다.

입력 단자(IN)와 출력 단자(OUT) 사이에 출력 전압 제어 트랜지스터(M1)가 접속되고, 제1 제어 회로(5) 및 제2 제어 회로(7)의 각 출력단은 출력 전압 제어 트랜지스터(M1)의 게이트에 각각 접속되어 있다. 또한, 출력 단자(OUT)와 접지 전압 사이에 저항(R1 및 R2)의 직렬 회로가 접속되고, 저항(R1)과 저항(R2)의 접속부에서 분압 전압(VFB)이 출력된다.

제1 제어 회로(5)는 NMOS 트랜지스터(M2∼M4, M8), PMOS 트랜지스터(M5∼M7), 커패시터(C1) 및 저항(R3)으로 구성되어 있다. 또한, 증폭 회로(6)는 PMOS 트랜지스터(M9∼M11), NMOS 트랜지스터(M12, M13), 커패시터(C3) 및 저항(R4)으로 구성되어 있다. 또한, 제2 제어 회로(7)는 PMOS 트랜지스터(M19∼M21), NMOS 트랜지스터(M22∼M24), 커패시터(C13) 및 저항(R14)로 구성되어 있다.

NMOS 트랜지스터(M3 및 M4)는 차동쌍을 이루며, PMOS 트랜지스터(M5 및 M6)는 전류 미러 회로를 형성하여 상기 차동쌍의 부하를 이루고 있다. PMOS 트랜지스터(M5 및 M6)에서, 각 소스는 입력 단자(IN)에 각각 접속되고, PMOS 트랜지스터(M5 및 M6)의 게이트에는 접속부가 접속되며, 상기 접속부는 PMOS 트랜지스터(M5)의 드레인에 접속되어 있다. 또한, PMOS 트랜지스터(M5)의 드레인은 NMOS 트랜지스터(M3)의 드레인에, PMOS 트랜지스터(M6)의 드레인은 NMOS 트랜지스터(M4)의 드레인에 각각 접속되어 있다. NMOS 트랜지스터(M3 및 M4)의 각 소스는 접속부에 접속되고, 상기 접속부와 접지 전압 사이에 NMOS 트랜지스터(M2)가 접속되어 있다.

제1 기준 전압 발생 회로(2)는 전원 전압(Vcc)을 전원 작동하며, NMOS 트랜지스터(M2 및 M3)의 각 게이트에는 기준 전압(Vr)이 각각 입력되고, NMOS 트랜지스터(M2)는 정전류원을 이룬다. NMOS 트랜지스터(M4)의 게이트에는 분압 전압(VFB)이 입력되어 있다.

또한, 입력 단자(IN)와 접지 전압 사이에는 PMOS 트랜지스터(M7) 및 NMOS 트랜지스터(M8)가 직렬로 접속되고, PMOS 트랜지스터(M7)와 NMOS 트랜지스터(M8)의 접속부는 제1 제어 회로(5)의 출력단을 이루며, 출력 전압 제어 트랜지스터(M1)의 게이트에 그 접속부가 접속되어 있다. PMOS 트랜지스터(M7)의 게이트는 PMOS 트랜지스터(M6)와 NMOS 트랜지스터(M4)의 접속부에 접속되고, NMOS 트랜지스터(M8)의 게이트에는 기준 전압(Vr)이 입력되며, NMOS 트랜지스터(M8)는 정전류원을 이룬다. 또한, PMOS 트랜지스터(M6)와 NMOS 트랜지스터(M4)의 접속부와, PMOS 트랜지스터(M7)와 NMOS 트랜지스터(M8)의 접속부 사이에는 주파수 보상용의 커패시터(C1)와 저항(R3)이 직렬로 접속되어 있다.

다음에, 증폭 회로(6)에 있어서 PMOS 트랜지스터(M10 및 M11)는 차동쌍을 이루며, NMOS 트랜지스터(M12 및 M13)는 전류 미러 회로를 형성하여 상기 차동쌍의 부하를 이루고 있다. NMOS 트랜지스터(M12 및 M13)에서 각 소스는 접지 전압에 각각 접속되고, NMOS 트랜지스터(M12 및 M13)의 각 게이트에는 접속부가 접속되며, 상기 접속부는 NMOS 트랜지스터(M12)의 드레인에 접속되어 있다. 또한, NMOS 트랜지스터(M12)의 드레인은 PMOS 트랜지스터(M10)의 드레인에, NMOS 트랜지스터(M13)의 드레인은 PMOS 트랜지스터(M11)의 드레인에 각각 접속되어 있다. PMOS 트랜지스터(M10 및 M11)의 각 소스는 접속부에 접속되고, 상기 접속부와 입력 단자(IN) 사이에 PMOS 트랜지스터(M9)가 접속되어 있다.

제2 기준 전압 발생 회로(3) 및 제3 기준 전압 발생 회로(4)는 전원 전압(Vcc)을 전원으로써 각각 작동하고, PMOS 트랜지스터(M9)의 게이트에는 제2 바이어스 전압(Vb2)이 입력되고, PMOS 트랜지스터(M11)의 게이트에는 제1 바이어스 전압(Vb1)이 입력되어 있다. PMOS 트랜지스터(M9)는 정전류원을 이룬다. PMOS 트랜지스터(M10)의 게이트와 출력 단자(OUT) 사이에는 커패시터(C3)가 접속되고, 나아가서 PMOS 트랜지스터(M10)의 게이트와 커패시터(C3)의 접속부에는 저항(R4)을 통해 제1 바이어스전압(Vb1)이 입력되어 있다. PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M13)의 접속부가 증폭 회로(6)의 출력단을 이루고 있다.

다음에, 제2 제어 회로(7)에서, PMOS 트랜지스터(M20 및 M211)는 차동쌍을 이루며, NMOS 트랜지스터(M22 및 M23)는 전류 미러 회로를 형성하여 상기 차동쌍의 부하를 이루고 있다. NMOS 트랜지스터(M22 및 M23)에서 각 소스는 접지 전압에 각각 접속되고, NMOS 트랜지스터(M22 및 M23)의 각 게이트는 접속부가 접속되며 상기 접속부는 NMOS 트랜지스터(M22)의 드레인에 접속되어 있다. 또한, NMOS 트랜지스 터(M22)의 드레인은 PMOS 트랜지스터(M20)의 드레인에 접속되고, NMOS 트랜지스터(M23)의 드레인은 PMOS 트랜지스터(M21)의 드레인에 각각 접속되어 있다. PMOS 트랜지스터(M20 및 M21)의 각 소스는 접속부에 접속되고, 상기 접속부와 입력 단자(IN) 사이에 PMOS 트랜지스터(M19)가 접속되어 있다.

PMOS 트랜지스터(M19)의 게이트에는 제2 바이어스 전압(Vb2)이 입력되고, PMOS 트랜지스터(M20)의 게이트에는 제1 바이어스 전압(Vb1)이 입력되어 있다. PMOS 트랜지스터(M19)는 정전류원을 이룬다. PMOS 트랜지스터(M21)의 게이트와 오차 회로(6)의 출력단 사이에는 커패시터(C13)가 접속되고, 나아가서 PMOS 트랜지스터(M21)의 게이트와 커패시터(C13)의 접속부에는 저항(R14)을 통해 제1 바이어스 전압(Vb1)이 입력되어 있다. 또한, 출력 전압 제어 트랜지스터(M1)의 게이트와 접지 전압 사이에는 NMOS 트랜지스터(M24)가 접속되고, NMOS 트랜지스터(M24)의 게이트는 PMOS 트랜지스터(M21)와 NMOS 트랜지스터(M23)의 접속부에 접속되어 있으며, NMOS 트랜지스터(M24)의 드레인은 제2 제어 회로(7)의 출력단을 이루며, 출력 전압 제어 트랜지스터(M1)의 게이트에 접속되어 있다.

또한, 제1 기준 전압 발생 회로(2), 제2 기준 전압 발생 회로(3), 제3 기준 전압 발생 회로(4), 제1 제어 회로(5), 증폭 회로(6), 제2 제어 회로(7) 및 저항(R1, R2)은 제어 회로부를 이룬다. 또한, 제1 기준 전압 발생 회로(2)는 기준 전압 발생 회로부를 구성하며, 저항(R1 및 R2)은 출력 전압 검출 회로부를 구성하고, 제1 제어 회로(5)는 제1 제어 회로부를 구성한다. 또한, 상기 증폭 회로(6), 제2 기준 전압 발생 회로(3) 및 제3 기준 전압 발생 회로(4)는 증폭 회로부를 구성하 고, 제2 제어 회로(7)는 제2 제어 회로부를 구성한다. 상기 제2 제어 회로부는 제2 제어 회로(7), 제2 기준 전압 발생 회로(3) 및 제3 기준 전압 발생 회로(4)를 포함한다.

또한, PMOS 트랜지스터(M9∼M11) 및 NMOS 트랜지스터(M12, M13)는 제1 차동 증폭 회로를 구성한다. 상기 제1 차동 증폭 회로는 제2 기준 전압 발생 회로(3) 및 제3 기준 전압 발생 회로(4)를 추가로 포함할 수 있다. 커패시터(C3)는 제1 커패시터이고, 저항(R4)은 제1 고정 저항을 구성한다. 또한, PMOS 트랜지스터(M19∼M21) 및 NMOS 트랜지스터(M22, M23)는 제2 차동 증폭 회로를 구성한다. 이 제2 차동 증폭 회로는 제2 기준 전압 발생 회로(3) 및 제3 기준 전압 발생 회로(4)를 추가로 포함할 수 있다. 커패시터(C13)는 제2 커패시터이고, 저항(R14)은 제2 고정 저항을 구성한다.

이러한 구성에 있어서, 제1 제어 회로(5)를 이루는 오차 증폭 회로는 직류 이득을 가능한 한 커지도록 하여 직류 특성이 우수하게 되도록 정전류원을 이루는 NMOS 트랜지스터(M2)의 드레인 전류가 가능한 한 작아지게 설계되어 있다. 한편, 증폭 회로(6)는 고속 동작을 행할 수 있도록 정전류원을 이루는 PMOS 트랜지스터(M9)의 드레인 전류가 가능한 한 크게 되도록 설계되어 있다. 또한, 증폭 회로(6)는 이 증폭 회로(6)의 입력단인 PMOS 트랜지스터(M10)의 게이트가 커플링 커패시터를 이루는 커패시터(C3)를 통해 출력 단자(OUT)에 접속되어 있는 것으로부터, 출력 전압(Vout)의 교류 성분만을 증폭할 수 있다. 여기서, PMOS 트랜지스터(M10 및 M11)의 적어도 한쪽에 오프셋 값이 설정되어 있고, PMOS 트랜지스터(M10 및 M11)의 각 게이트에 동일한 전압이 입력된 경우, PMOS 트랜지스터(M11)는 큰 전류를 출력하는 것에 비해, PMOS 트랜지스터(M10)는 극히 작은 전류밖에 출력하지 않는다. 결과적으로, 정상 동작 상태에서 증폭 회로(6)의 출력단의 전압은 PMOS 트랜지스터(M9)의 드레인 전압과 거의 같아지게 된다.

증폭 회로(6)는 출력 전압(Vout)이 급격하게 변화되는 경우, 예컨대 출력 전류(io)가 급격하게 증가함으로써 출력 전압(Vout)이 급격하게 감소하게 되면, 증폭 회로(6)는 출력 전압(Vout)의 변동 신호를 증가시키는데, 즉 증폭 회로(6)는 증폭 동작을 수행한다.

여기서, 증폭 회로(6)의 증폭 동작에 대해 좀더 상세하게 설명한다. 부하(10)에 흐르는 전류가 급격하게 증가하여 출력 전압(Vout)이 급속히 저하되면, 제1 제어 회로(5)가 출력 전압 제어 트랜지스터(M1)에 대해 출력 전류(io)를 증가시키는 동작을 행하기 전에, 증폭 회로(6)가 응답한다. 즉, 증폭 회로(6)에서 출력 전압(Vout)이 급속히 저하되면, 커패시터(C3)를 통해 PMOS 트랜지스터(M10)의 게이트 전압이 저하되고, PMOS 트랜지스터(M10)의 드레인 전류가 증가하여, NMOS 트랜지스터(M12)의 게이트 전압이 상승한다.

이 때문에, NMOS 트랜지스터(M13)의 드레인 전류가 증가하여, PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M13)의 접속부, 즉 증폭 회로(6)의 출력단의 전압이 저하한다. 이와 같이, 출력 전압(Vout)의 저하가 증폭 회로(6)에서의 출력단의 전압 저하로 증폭 변환된다.

한편, 제2 제어 회로(7)는 이 제2 제어 회로(7)의 입력단인 PMOS 트랜지스 터(M21)의 게이트가 커플링 커패시터를 이루는 커패시터(C13)를 통해 증폭 회로(6)의 출력단에 접속되어 있는 것으로부터, 상기 제2 제어 회로(7)는 증폭 회로(6)의 출력 신호에서의 교류 성분만을 증폭할 수 있다.

여기서, PMOS 트랜지스터(M20 및 M21)의 적어도 한쪽에 오프셋 값이 설정되어 있고, PMOS 트랜지스터(M20 및 M21)의 각 게이트에 동일한 전압이 입력된 경우, PMOS 트랜지스터(M20)는 큰 전류를 출력하는 데 비해, PMOS 트랜지스터(M21)는 극히 작은 전류밖에 출력하지 않는다. 결과적으로, 정상 동작 상태에서 NMOS 트랜지스터(M24)의 게이트의 전압은 접지 전압과 거의 동일하게 된다.

또한, 제2 제어 회로(7)는 고속 동작을 행할 수 있도록, 정전류원을 이루는 PMOS 트랜지스터(M19)의 드레인 전류를 가능한 한 크게 되도록 설계되어 있다. 이 때문에, 제2 제어 회로(7)는 증폭 회로(6)의 출력 신호에서의 급격하게 변화되는 경우, 예컨대 증폭 회로(6)의 출력 신호의 전압이 급속히 저하되면, 사전 결정된 기간 동안 출력 전압 제어 트랜지스터(M1)의 동작 제어를 행한다. 즉, 제2 제어 회로(7)는 증폭 회로(6)의 출력 신호에서의 급속한 전압 저하에 대해 고속으로 응답하여 출력 전압 제어 트랜지스터(M1)의 동작 제어를 행하고, 출력 전압(Vout)을 증가시킨다.

여기서, 부하(10)에 흐르는 전류가 급증하여 출력 전압(Vout)이 급속히 저하한 경우의 동작에 대해서 좀더 상세하게 설명한다.

출력 전압(Vout)이 급속히 저하되면, 제1 제어 회로(5)는 출력 전압(Vout)이 급격한 변화에 대한 응답 속도가 지연되기 때문에, 출력 전압 제어 트랜지스터(M1) 에 대한 출력 전류를 증가시키는 동작을 행할 때까지 시간이 걸린다. 한편, 증폭 회로(6)는 출력 전압(Vout)이 급격한 변화에 대해 고속으로 응답할 수 있기 때문에, 출력 전압(Vout)이 급속히 저하하면 우선 증폭 회로(6)만이 응답하고, 출력 전압(Vout)의 저하가 증폭 회로(6)에서의 출력단의 전압 저하로 증폭 변환된다.

한편, 제2 제어 회로(7)에 있어서, 증폭 회로(6)에서의 출력 신호의 전압이 급속히 저하되면, 커패시터(C13)를 통해 PMOS 트랜지스터(M21)의 게이트 전압이 저하되고, PMOS 트랜지스터(M21)의 드레인 전류가 증가하여 NMOS 트랜지스터(M24)의 게이트 전압이 상승한다. 이 때문에, NMOS 트랜지스터(M24)의 드레인 전류가 증가하고, 출력 전압 제어 트랜지스터(M1)의 게이트 전압이 저하하여, 출력 전압 제어 트랜지스터(M1)의 드레인 전류가 증가한다. 이로부터, 출력 전류(io)가 증가하여 생기는 출력 전압(Vout)의 저하가 억제된다. 이와 같이, 출력 전압(Vout)의 저하가 이른 단계에서 출력 전압 제어 트랜지스터(M1)의 게이트를 구동하는 것이 가능하게 되고, 출력 전압(Vout)의 저하를 대폭 억제할 수 있다.

다음에, 각 소자의 정수에 대해 좀더 상세하게 설명한다.

PMOS 트랜지스터(M10)의 게이트 전압은 저항(R4)과 커패시터(C3)의 시정수에 의해, 출력 전압(Vout)이 급속히 저하되고 나서 일정 기간 후에 제1 바이어스 전압(Vb1)과 동일한 전압이 된다. 저항(R4)과 커패시터(C3)에 의한 시정수를 크게 할 수록 출력 전압(Vout)의 변동에 대한 증폭 회로(6)의 응답 특성이 좋아지고, 상기 시정수를 작게 할수록 출력 전압(Vout)의 변동에 대한 증폭 회로(6)의 응답 특성은 나빠진다. 이 때문에, 회로의 레이아웃 면적 등의 다른 요인을 고려하여, 예컨대 저항(R4)의 저항값을 2 MΩ, 커패시터(C3)의 커패시터를 5 pF 정도가 되도록 하면 좋다.

증폭 회로(6)에 있어서의 PMOS 트랜지스터(M10 및 M11)로 이루어지는 차동쌍의 오프셋 값에 대해서는, PMOS 트랜지스터(M10)의 트랜지스터 크기를 W(게이트폭)/L(게이트 길이) = 32 ㎛/2 ㎛로, PMOS 트랜지스터(M11)의 트랜지스터 크기를 W/ L= 40 ㎛/2 ㎛로 각각 되도록 형성한다. 즉, PMOS 트랜지스터(M10)와 PMOS 트랜지스터(M11)의 트랜지스터 크기 비가 8:10 정도가 되도록 PMOS 트랜지스터(M10 및 M11)를 형성하도록 하면 좋다.

또한, PMOS 트랜지스터(M21)의 게이트 전압은 저항(R14)과 커패시터(C13)의 시정수에 의해 증폭 회로(6)의 출력 전압이 급속히 저하되고 나서 일정 기간 후에 제1 바이어스 전압(Vb1)과 동일한 전압이 된다. 저항(R14)과 커패시터(C13)에 의한 시정수를 크게 할수록 증폭 회로(6)의 출력 전압의 변동에 대한 제2 제어 회로(7)의 응답 특성이 좋아지고, 상기 시정수를 작게 할수록 증폭 회로(6)의 출력 전압의 변동에 대한 제2 제어 회로(7)의 응답성은 나빠진다. 이 때문에, 회로의 레이아웃 면적 등의 다른 요인을 고려하여, 예컨대 저항(R14)의 저항값을 2 MΩ, 커패시터(C13)의 커패시터을 5 pF 정도로 각각 설정하여도 좋다.

여기서, 차동쌍을 이루는 PMOS 트랜지스터(M20 및 M21)의 적어도 한쪽에 오프셋 값이 설정되어 있고, PMOS 트랜지스터(M20 및 M21)의 게이트에 동일한 전압이 입력된 경우, PMOS 트랜지스터(M20)는 큰 전류를 출력하는 것에 비해, PMOS 트랜지스터(M21)는 극히 작은 전류밖에 출력하지 않는다.

제2 제어 회로(7) 내의 PMOS 트랜지스터(M20 및 M21)의 차동쌍의 오프셋 값을 연구해 본 결과, PMOS 트랜지스터(M20 및 M21)의 크기는 다음과 같이 결정된다. 즉, PMOS 트랜지스터(M20)의 게이트 폭(W)이 대략 40 ㎛이고, PMOS 트랜지스터(M20)의 게이트 길이(L)이 대략 2 ㎛이며, PMOS 트랜지스터(M21)의 게이트 폭(W)이 대략 32 ㎛이고, PMOS 트랜지스터(M21)의 게이트 길이(L)이 대략 2 ㎛인 것으로 판정된다. 즉, PMOS 트랜지스터(M20)와 PMOS 트랜지스터(M21)의 트랜지스터 크기 비가 대략 10:8 정도가 결정된다.

이러한 것으로부터, 출력 전압(Vout)의 급속한 저하가 없을 경우에는, NMOS 트랜지스터(M24)에 의한 출력 전압 제어 트랜지스터(M1)의 동작 제어는 행해지지 않는다. 즉, 제2 제어 회로(7)는 통상 동작시에 제1 제어 회로(5)에 의한 출력 전압 제어 트랜지스터(M1)의 동작 제어에 영향을 미치게 하는 경우는 없다.

그러나, 전술한 바와 같이, 각 소자의 정수는 어디까지나 회로의 설계 단계에서 이상적으로 결정한 정수이며, 제조 공정에서 소자들의 값의 변동은 고려되어 있지 않다. 저항(R4)과 커패시터(C3)의 값들의 변동은 물론 PMOS 트랜지스터(M10) 및 PMOS 트랜지스터(M11)의 오프셋 값의 변동은 증폭 회로(6)의 응답 속도, 나아가서는 출력 전압(Vout)의 안정성에도 영향을 부여한다.

그래서, PMOS 트랜지스터(M10 및 M11)의 오프셋 값을 보정하는 것으로, 제조 공정에서의 소자들의 값의 변동을 저감시킬 수 있다. 예컨대, 저항(R4) 및 커패시터(C3)의 값이 증가하는 방향으로 변동된 경우, 응답 속도를 저하시키기 위해서 PMOS 트랜지스터(M10 및 M11)의 오프셋 값을 크게 하는 방향으로 보정하면 좋다. 결과적으로, 사전 결정된 응답 속도를 유지하면서 정전압 회로(1)의 안정된 동작이 가능하게 된다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 정전압 회로(1)에서는, 통상 동작 시에 직류 특성이 우수한 오차 증폭 회로로 이루어지는 제1 제어 회로(5)에 의해 출력 전압 제어 트랜지스터(M1)의 동작 제어를 행하여 출력 전압(Vout)의 정전압화를 도모한다. 출력 전압(Vout)이 급속히 저하되는 경우에는, 제1 제어 회로(5)가 응답하며 출력 전압 제어 트랜지스터(M1)의 동작 제어를 행하기 전에, 고속 응답성이 뛰어난 증폭 회로(6)에 의해 출력 전압(Vout)의 전압 변동을 증폭함과 동시에, 상기 증폭에 의해 얻어진 신호의 전압이 급속히 저하되면, 제2 제어 회로(7)에 의해 사전 결정된 기간 동안에만 출력 전압 제어 트랜지스터(M1)의 동작 제어를 행하여, 출력 전압(Vout)의 정전압화를 도모하도록 하였다.

이로부터, 예컨대 전원 전압(Vcc)이 5 V이고, 출력 전압(Vout)의 정격치가 4 V 인 경우에 있어서, 커패시터(C2)의 커패시턴스가 1 ㎌이며, 이 경우에 부하(10)에 흐르는 전류[부하 전류(io)]가 500 ns 사이에 0 ㎃에서 300 ㎃로 증가하면, 종래의 도 3의 회로에서는 도 2의 점선으로 도시한 바와 같이 출력 전압(Vout)이 약 400 mV 저하되고, 부하 전류의 급증에 의한 출력 전압(Vout)의 저하를 급속히 보정하는 종래의 방법을 이용하여도 출력 전압(Vout)의 저하를 70 mV까지로 밖에 억제할 수 없었다. 그러나, 본 발명의 실시예에 따른 정전압 회로에서는, 도 2에 도시한 바와 같이 출력 전압(Vout)의 저하를 약 35 mV로 억제할 수 있다. 도 2는 출력 전압(Vout), 출력 전류(io) 및 시간의 관계를 나타낸 그래프이다.

전술한 바와 같이, 본 발명의 실시예에 따르면, 입력 전압의 급격한 변화나 부하 전류의 급격한 변화에 대한 출력 전압의 응답 속도를 종래보다도 더 빠르게 할 수 있다. 그에 따라, 부하 전류가 과도하게 크게 변화되는 경우에 있어서의 출력 전압의 저하를 억제시킬 수 있다. 결과적으로, 지속적인 진동을 발생시키지 않고서 직류 특성과 고속 응답 특성의 양쪽 모두에 있어서 우수한 정전압 회로를 실현할 수 있다.

또한, 본 발명이 예시의 목적으로 특정 실시예들을 참조하여 설명하고 있지만, 본 발명은 이들 실시예들로 한정하는 것은 아니며, 당업자라면 첨부된 특허 청구의 범위 및 그 등가물들에 의해 정의되고 있는 바와 같은 본 발명의 기술적 사상 및 범주를 이탈함이 없이 여러 가지의 변형 및 수정이 가능함을 이해할 수 있을 것이다.

본 발명은 2005년 11월 11일자로 일본 특허청에 제출된 일본 특허 출원 제2005-327739호의 우선권 주장에 기초하고 있고, 참고로 그 전체 내용을 본원 명세서에 통합한다.

이상 설명한 바와 같이, 본 발명의 정전압 회로 및 정전압 회로의 제어 방법에 따르면, 출력 단자로부터 출력된 전압의 변동을 증폭하여, 상기 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터에 대해 출력 전류를 증가시키도록 함으로써, 부하의 변동 등에 의한 출력 전압의 저하를 신속하게 억제시킬 수 있고, 입력 전압의 급격한 변화나 부하 전류의 급격한 변화에 대한 출력 전압의 저하를 크게 억제시킬 수 있다.

Claims

입력 단자에 입력된 입력 전압을 사전 결정된 정전압으로 변환하고, 상기 사전 결정된 정전압을 출력 단자로부터 출력하는 정전압 회로에 있어서,

입력 제어 신호에 대응하는 전류를 상기 출력 단자로 출력하는 출력 전압 제어 트랜지스터와;

상기 출력 단자의 전압을 검출하고, 상기 검출된 전압이 사전 결정된 전압이 되도록 상기 출력 전압 제어 트랜지스터의 동작을 제어하는 제어 회로부

를 구비하고,

상기 제어 회로부는, 상기 출력 단자로부터 출력된 전압의 변동을 증폭하고, 상기 전압 변동의 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터가 출력 전류를 증가시키게 하고,

상기 제어 회로부는,

사전 결정된 기준 전압을 생성하고, 상기 사전 결정된 기준 전압을 출력하는 기준 전압 발생 회로부와;

상기 출력 단자로부터 출력된 전압을 검출하고, 상기 검출된 전압에 비례하는 전압을 생성하고, 상기 생성된 비례 전압을 출력하는 출력 전압 검출 회로부와;

상기 비례 전압이 상기 기준 전압이 되도록 상기 출력 전압 제어 트랜지스터의 동작을 제어하는 제1 제어 회로부와;

상기 출력 단자로부터 출력된 전압의 변동을 증폭하고, 상기 증폭된 변동을 출력하는 증폭 회로부와;

상기 증폭 회로부로부터 출력된 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터가 출력 전류를 증가시키게 하고, 상기 출력 단자로부터 출력되는 전압의 변동에 대해 상기 제1 제어 회로부보다 응답 속도가 빠른 제2 제어 회로부

를 포함하는 것인 정전압 회로.
삭제
제1항에 있어서, 상기 증폭 회로부는, 상기 출력 단자로부터 출력되는 전압 변동의 교류 성분을 검출하고, 상기 검출된 교류 성분을 증폭하며, 상기 증폭된 성분을 출력하는 것인 정전압 회로.
제1항에 있어서, 상기 증폭 회로부는,

제1 입력단에 사전 결정된 제1 바이어스 전압이 입력되고, 제2 입력단의 전압이 상기 사전 결정된 제1 바이어스 전압이 되도록 상기 제2 제어 회로부로 신호를 출력하는 제1 차동 증폭 회로와;

상기 제1 차동 증폭 회로의 제2 입력단과 상기 출력 단자 사이에 접속되는 제1커패시터와;

상기 제1 차동 증폭 회로의 제1 입력단과 제2 입력단 사이에 접속되는 제1 저항

을 포함하는 것인 정전압 회로.
제4항에 있어서, 상기 제1 차동 증폭 회로는 차동쌍을 구성하는 트랜지스터들을 포함하고, 상기 차동쌍을 구성하는 트랜지스터들 중 적어도 하나의 트랜지스터에 오프셋 값이 설정되며, 상기 출력 단자의 전압 변동이 사전 결정된 값 이하인 경우에, 상기 차동쌍을 구성하는 한쪽의 트랜지스터로 흐르는 전류가 다른쪽의 트랜지스터로 흐르는 전류보다도 작아지는 것인 정전압 회로.
제5항에 있어서, 상기 제1 차동 증폭 회로의 트랜지스터에서는, 제조 공정시에 상기 증폭 회로부의 소자들의 분산 특성에 의해 발생되는 상기 증폭 회로부의 응답 속도의 분산을 보정하도록, 상기 오프셋 값이 보정되는 것인 정전압 회로.
제1항에 있어서, 상기 제2 제어 회로부는,

제1 입력단에 사전 결정된 제1 바이어스 전압이 입력되고, 제2 입력단의 전압이 상기 사전 결정된 제1 바이어스 전압이 되도록 상기 출력 전압 제어 트랜지스터를 제어하는 제2 차동 증폭 회로와;

상기 제2 차동 증폭 회로의 제2 입력단과 상기 증폭 회로부의 출력단 사이에 접속되는 제2 커패시터와;

상기 제2 차동 증폭 회로의 제1 입력단과 제2 입력단 사이에 접속되는 제2 저항

을 포함하는 것인 정전압 회로.
제7항에 있어서, 상기 제2 차동 증폭 회로는 차동쌍을 구성하는 트랜지스터들을 포함하고, 상기 차동쌍을 구성하는 트랜지스터들 중 적어도 하나의 트랜지스터에 오프셋 값이 설정되며, 상기 출력 단자의 전압 변동이 사전 결정된 값 이하인 경우에, 상기 차동쌍을 구성하는 한쪽의 트랜지스터로 흐르는 전류가 다른쪽의 트랜지스터로 흐르는 전류보다도 작아지는 것인 정전압 회로.
제1항에 있어서, 상기 출력 전압 제어 트랜지스터 및 제어 회로부는 하나의 IC에 집적되는 것인 정전압 회로.
제1항에 있어서, 상기 제어 회로부는 하나의 IC에 집적되는 것인 정전압 회로.
입력 제어 신호에 대응하는 전류를 정전압 회로의 출력 단자로 출력하는 출력 전압 제어 트랜지스터와, 상기 출력 단자의 전압을 검출하고 상기 검출된 전압이 사전 결정된 전압이 되도록 상기 출력 전압 제어 트랜지스터의 동작을 제어하는 제어 회로부를 구비하며, 입력 단자에 입력된 입력 전압을 사전 결정된 정전압으로 변환하고, 상기 사전 결정된 정전압을 상기 출력 단자로부터 출력하는 정전압 회로의 제어 방법에 있어서,

상기 출력 단자로부터 출력된 전압의 변동을 증폭하는 단계와;

상기 전압 변동의 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터가 출력 전류를 증가시키게 하는 단계

를 포함하는 정전압 회로의 제어 방법.
제11항에 있어서, 상기 출력 단자로부터 출력된 전압 변동의 교류 성분을 검출하고, 상기 검출된 교류 성분을 증폭함으로써, 상기 출력 단자로부터 출력된 전압의 변동을 증폭하는 것인 정전압 회로의 제어 방법.
제11항에 있어서, 상기 증폭에 의해 얻어진 신호의 전압 변동의 교류 성분을 검출하고, 상기 검출된 교류 성분으로부터 상기 전압 변동의 증폭에 의해 얻어진 신호의 전압이 사전 결정된 속도 이상의 속도로 급속히 저하되는 것을 검출하면, 사전 결정된 기간 동안 상기 출력 전압 제어 트랜지스터가 출력 전류를 증가시키게 하는 것인 정전압 회로의 제어 방법.