JPH0370927B2

JPH0370927B2 -

Info

Publication number: JPH0370927B2
Application number: JP59261283A
Authority: JP
Inventors: Toshuki Okamoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-12-11
Filing date: 1984-12-11
Publication date: 1991-11-11
Also published as: EP0188090A3; JPS61139107A; EP0188090A2; US4661779A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は演算増幅器、特に位相補償回路を有す
る演算増幅器に関する。

〔従来の技術〕

第５図は初段および第２の増幅部を有する２段
構成の演算増幅器の基本回路図であり、位相補償
が駆動段FET M₆のドレイン出力端子からゲー
ト入力端子への容量性帰還回路により行なわれ
る。ところが、この演算増幅器のAC特性は第６
図のようになり、高周波領域でのゲインの持ち上
がり、すなわち零点の影響がしばしば問題とな
り、発振現象の原因となる。

この零点の悪影響を取り除く回路手段、すなわ
ち零補償回路は従来、種々提案されているが、い
ずれの零補償回路においても電源電圧変動除去比
（以下、PSRRとする）の悪化を誘うという欠点
を有していた。

第７図に示す回路は零補償回路を有する演算増
幅器の基本回路である。FET M₁、M₂は初段差
動対入力FETであり、FET M₃、M₄はその負荷
FETである。また、FET M₆は第２段駆動段
FETであり、FET M₇はその負荷FETである。
さらに、容量Ccは位相補償容量であり、この容
量Ccおよび、FET M₉のオン抵抗の直列接続で
形成される帰還ループにより零補償回路が構成さ
れている。ところがFET M₉のゲートは正電源
に接続されているため、正電源電圧の変動が直接
第２段駆動段FET M₆のゲート・ソース間電圧
の変動に伝わり、出力電圧の変動を助長して
PSRRの悪化を来してしまう。

零補償回路を有し、さらにPSRRをも改善さん
として、第８図に示す演算増幅器が B.K.Ahuja 著、“An Improved Frequency
Compensation Technique for CMOS
Operational Amplifiers”、IEEE J.Solid−State Circuits、
1983年、vol.sc−18、No.６第629〜633頁に開示
されている。FET M₁、M₂は初段差動対入力
FETであり、FET M₃、M₄はその負荷FETであ
る。また、FET M₈は第２段駆動段FETであり、
FET M₉はその負荷FETである。さらに、容量
Ccは位相補償容量であり、この容量Ccからゲー
ト接地されたMET M₁₀のソース、ドレインを介
し、FET M₈のゲートに至る閉ループによつて
零補償回路が構成されている。

第８図の回路の動作を説明するために、第９図
に示す小信号等価回路を用いる。g_n1，g_n2はそれ
ぞれ初段および第２段（駆動段）FETの相互コ
ンダクタンス、R₁、C₁はそれぞれ初段増幅部の
出力抵抗、出力容量、R₂，C₂はそれぞれ第２段
増幅部の出力抵抗、出力容量を示す。第８図にお
いて、ゲート接地されたFET M₁₀のソース点に
位相補償容量Ccの一方の端子ａが接続されてい
るため、この端子ａは仮想接地点となる。さら
に、位相補償容量Ccに流れる電流がすべて初段
増幅部の出力端子に流れ込む。このようにして、
初段増幅部の出力端子から第２段増幅部の出力端
子へ位相補償容量Ccを介して流れる電流が打ち
消され、零点の発生をなくすことができる。さら
に、第２段増幅部の出力端子が、位相補償容量
Ccを介して低インピーダンス点に接続されてい
るため、PSRRに対して良好な特性を示す。

〔発明が解決しようとする問題点〕

以上、ゲート接地FET M₁₀のソース点が仮想
接地された理想的な場合を考えたが、現実には
FET M₁₀のソース点電圧は第２段増幅部の出力
端子の変動に応じて変動する。これは、FET
M₁₀のソース点と接地点との間には、FET M₁₀
の相互コンダクタンスをg_n0として抵抗分r_n0＝
１／g_n0が存在するためである。従つて、第８図
の演算増幅器の小信号等価回路は第１０図のよう
になる。

第１０図を用いて、周波数Ｓに対する開ループ
ゲインVo／Viを求めると、次式のようになる。

Vo／Vi＝−A₁A₂（１＋Sr_n0Cc）／１＋bS＋CS²＋d
S³……(1) ただし、Vi、Voはそれぞれ入力電圧、出力電
圧を示し、 A₁＝g_n1R₁、A₂＝g_n2R₂ ｂ＝R₁C₁＋R₂C₂＋R₂Cc＋r_n0Cc＋A₂R₁Cc ｃ＝R₁R₂C₁（Cc＋C₂）＋r_n0R₂C₂Cc ｄ＝r_n0R₁R₂C₁C₂Cc (1)式から明らかなように第８図の演算増幅器
は、周波数Sz＝−g_n0／Ccの零点Ｚを有するの
で、この零点Ｚの悪影響を避けるためにはFET
M₁₀の相互コンダクタンスg_n0を大きくする必要
があり、FET M₈に流れる電流あるいはFET
M₈のサイズを相当大きくしなければならず、消
費電力あるいはチツプサイズの増大を来すという
問題点を有していた。

本発明の目的は、消費電力および占有面積が小
さく、PSRRに対し、良好な零補償特性を有する
演算増幅器を提供することにある。

〔問題点を解決するための手段〕

まず、本発明の原理を説明する。

第２図は本発明の演算増幅器の概略構成図であ
り、初段増幅部と第２段増幅部の各出力端子間に
容量Ｃと抵抗Ｒが直列に接続されている。

第２図の演算増幅器の動作を説明するために、
第３図に示す小信号等価回路を用いる。

g_n1、g_n2はそれぞれ初段および第２段駆動段
FETの相互コンダクタンス、R₁，C₁はそれぞれ
初段増幅部の出力抵抗、出力容量、R₂，C₂はそ
れぞれ第２段増幅部の出力抵抗、出力容量を示
す。さらに、抵抗r_n0は仮想接地点ａと位層補償
容量Ccとの間に発生する抵抗分である。

第３図を用いて周波数Ｓに対する開ループゲイ
ンVo／Viを求めると、次式のようになる。

Vo／Vi＝g_n1g_n2R₁R₂〔１−Ｓ（ｃ／ｇ_n2−RC）〕（１
＋
Sr_n0Cc）１＋bS＋CS²＋dS³＋eS⁴ ……(2) ただし、ｂ＝R₁（C₁＋Ｃ）＋R₂（C₂＋Ｃ＋Cc）＋g_n2R₁R₂（Ｃ＋Cc）＋r_n0Cc＋RC ｃ＝R₁R₂（C₁C₂＋C₁Cc＋C₁C＋C₂C）＋r_n0R₂Cc（C₂＋Ｃ）＋RC（R₁C₁ ＋R₂C₂＋R₂Cc）g_n2R₁R₂RCCc ｄ＝r_n0R₁R₂Cc（C₁C₂＋C₁C＋C₂C）＋R₁R₂ RC₁C（C₂＋Cc）＋r_n0R₂CcC （R₁C₁＋R₂C₂）ｅ＝r_n0R₁R₂RC₁C₂CCc (2)式より、第２図の演算増幅器は次式にそれぞ
れ周波数S_z1，S_z2を示す２個の零点Z₁，Z₂を有す
る。

S_z1＝（Ｃ／g_n2−RC）^-1 ……(3) S_z2＝−１／r_n0Cc＝−g_n0／Cc ……(4) さらに、第１のポールP₁および第２のポール
P₂の周波数SP₁，SP₂は次式で与えられる。

SP₁＝−１／R₂（１＋g_n2R₁）（Ｃ＋Cc） ……(5) SP₂＝−g_n2（Ｃ＋Cc）／C₁Cc＋（C₁＋
C₂）Ｃ＋RCCc（１／R₁＋g_n2）……(6) (3)〜(6)式において、抵抗Ｒおよび相互コンダク
タンスg_n0を可能な範囲内で適当な値に定めるこ
とにより、目標特性を与えるべく設計されたいか
なる回路定数に対しても、零点Z₁を無限大周波数
に移し、さらに零点Z₂の周波数S_z2に第２のポー
ルP₂の周波数SP₂を移動することが可能となり、
消費電力、チツプサイズを増すことなく零点の悪
影響を完全に抹消することができる。例えば、
g_n2＝5μS、C₁＝0.5pF、C₂＝1.0pF、Ｃ＝3pF、
Cc＝20pF、R₁＝10MΩ、R₂＝5M Ωに対し、g_n0
＝30μS、Ｒ＝200KΩとすれば周波数S_z1＝∞Hz、
S_z2＝1.5MHz、SP₂＝1.5MHzとなり、開ループゲ
インVo／Viは次式のようになる。

Vo／Vi＝A₁A₂／（Ｓ＋P₁）（Ｓ＋P₃）（Ｓ＋P₄）……(7
) ここで、第１のポールP₁の周波数SP₁＝170Hz
であり、第３、第４のポールP₃，P₄は問題にな
らない程度の高周波数領域に存在する。

次に、PSRRを考察するにあたり、第４図に示
す小信号等価回路を用いる。位相補償容量Ccの
一端と仮想接地点ａとの間に発生する抵抗分r_n0
を考慮しなくても一般性を失わないため省略して
第２段増幅部の出力電圧Voの負側電源電圧変動
△V_BBに対する比を求めると、次式のようにな
る。

△Vo／△V_BB＝（１−g_n2R₂）＋b′S＋C′S²＋d′S³／１
＋bS＋CS²＋dS³……(8) ただし、ｂ＝R₁（C₁＋Ｃ）＋R₂（C₂＋Ｃ＋Cc）＋g_n2R₁R₂（Ｃ＋Cc）＋RC ｃ＝R₁R₂（C₁C₂＋C₁Cc＋C₁C＋C₂C）＋RC（R₁C₁＋R₂C₂＋R₂Cc） g_n2R₁R₂RCCc ｄ＝R₁R₂RC₁C（C₂＋Cc） b′＝R₁（C₁＋Ｃ）＋R₂（C₂＋Ｃ）−g_n2R₂ （RC＋R₁C₁）＋RC C′＝R₁R₂（C₁C₂＋C₁C＋C₂C）＋RC（R₁C₁＋R₂C₂）−g_n2R₁R₂RCC₁ d′＝R₁R₂RC₁C₂C 従つて、PSRRは次式で与えられる。

PSRR＝△Vo／△V_BB・１／１＋V_p／V_i ＝１／A₁A₂〔（１−g_n2R₂）b′S＋C′S²＋d′S³〕 ……(9) また、(9)式よりPSRRは周波数θHzから次式に
示す周波数ｆ Hzまで平坦特性を示す。

ｆ＝１／R₁C₁＋RC ……(10) 従つて、前記の各回路定数を用いれば、ｆ＝
180KHzとなり、開ループゲインVo／Viの第１の
ポールP₁の周波数SP₁＝170Hzに対し、３ケタ改
善される。なお、以上は負側電源電圧に対する
PSRRについて考察したが、正側電源電圧に対す
るPSRRも同様である。

〔実施例〕

本発明の実施例について図面を参照して説明す
る。第１図は、本発明の一実施例に係る演算増幅
器の回路図である。Ｎ型FETM₁，M₂は、差動対
入力FETであり、負荷FETであるＰ型FET M₅，
M₆および定電流FETであるＮ型FET M₇ととも
に初段増幅部を構成する。

Ｐ型FET M₈は、駆動段FETであり、負荷
FETであるＮ型FET M₉とともに第２段増幅部
を構成する。抵抗性素子として用いられるＰ型
FET M₁₀と容量Ｃにより第２図に示す抵抗性素
子Ｒおよび容量性素子Ｃの直列接続を形成する。
Ｐ型 FET M₁₁，M₁₂およびＮ型FET M₁₃によ
りＰ型FET M₁₀のゲート電圧を定めるバイアス
回路を構成する。さらに、第２図に示す定電流源
および仮想接地点ａはソースホロワFETである
Ｎ型FET M₃，M₄でされ、これらのFET M₃，
M₄の各ゲート電圧はＰ型FET M₁₈，M₁₉および
Ｎ型FET M₁₄〜M₁₇で構成されるバイアス回路
で一定に保たれる。ところで、各FET M₃，M₄
のソース点と仮想接地点ａにはFET M₃，M₄の
相互コンダクタンクをg_npとして抵抗１／g_n0が接
続された形となるが、前述したように、この抵抗
分１／g_n0によつて生じる零点の悪影響は抵抗性
素子であるFET M₁₀によつて移動可能となつた
第２のポールにより抹消される。さらに、かかる
効果を引き起こすべく必要となるFET M₃，M₄，
M₁₀等のサイズおよび回路電流が比較的小さなも
のであることは前述の定量的解析を見れば明らか
である。

〔発明の効果〕

以上説明したように、初段および第２段増幅部
の各出力端子間に抵抗性素子と容量性素子を直列
接続することにより、本発明の演算増幅部には消
費電力および占有面積が小さく、かつPSRRに対
して良好な零補償特性を有するという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施零に係る演算増幅器の
回路図、第２図は本発明の演算増幅器の概略構成
図、第３図、第４図はそれぞれ第２図の回路の小
信号等価回路図、第５図〜第１０図は従来例の説
明図である。 M₁〜M₂₀……FET、Ｃ……容量性素子、Cc…
…位相補償用容量性素子、CcdVo／dt……定電流源。

Claims

【特許請求の範囲】

１接地電極が共に定電流源に接続された第１お
よび第２の差動トランジスタと、これら第１およ
び第２のトランジスタの出力電極に制御電極が一
定電位に固定されたトランジスタを介してそれぞ
れ接続された第１および第２の負荷とを含む差動
増幅回路と、該差動増幅回路の出力信号を受ける
出力段トランジスタと、該出力段トランジスタの
出力電極と前記差動トランジスタの一方の出力電
極との間に接続された第１の容量素子と、該出力
段トランジスタの出力電極と前記出力段トランジ
スタの制御電極との間に接続された抵抗素子と第
２の容量素子との直列回路とを含むことを特徴と
する演算増幅器。