JP2016514949A - ハイブリッド電圧レギュレータを提供するための装置、システム、及び方法 - Google Patents

ハイブリッド電圧レギュレータを提供するための装置、システム、及び方法 Download PDF

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Abstract

本開示は、より容易に統合することができ、かつ小型インダクタでも広い出力及び入力電圧範囲にわたり高効率を維持することのできるハイブリッドレギュレータトポロジを示す。ハイブリッドレギュレータトポロジは、フライングスイッチドインダクタレギュレータと入力電圧を入力電圧の分数Ｍ／Ｎに分割するステップダウンレギュレータの２種類のレギュレータを含み得る。ハイブリッドレギュレータトポロジの開示される実施形態は、フライングスイッチドインダクタレギュレータのスイッチの電圧振幅を制限することによって、フライングスイッチドインダクタレギュレータの容量損失を低減し得る。ハイブリッドレギュレータトポロジの開示される実施形態は、フライングスイッチドインダクタレギュレータを高いスイッチング周波数で動作させ、かつ少量の電流をインダクタに流すことによって、フライングスイッチドインダクタレギュレータのインダクタ抵抗損失を低減し得る。【選択図】図３

Description

本発明は、ハイブリッド電圧レギュレータを提供するための装置、システム、及び方法に関する。
関連出願の相互参照
本明細書は、米国特許法第１１９条（ｅ）項の下で、２０１３年４月１１日に出願された米国仮出願第６１／８１０，９９８号、「ＳＹＳＴＥＭＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＰＲＯＶＩＤＩＮＧ Ａ ＨＹＢＲＩＤ ＶＯＬＴＡＧＥ ＲＥＧＵＬＡＴＯＲ」と題され、参照により全体として本明細書に組み込まれる、先の出願日の利益を主張する。
連邦支援の研究開発に関する記述
本発明は、米国立科学財団（Ｎａｔｉｏｎａｌ Ｓｃｉｅｎｃｅ Ｆｏｕｎｄａｔｉｏｎ、ＮＳＦ）により授与された１２４８８２８に従う政府支援を受けてなされたものである。政府は本発明にある種の権利を有する。
電子システムのサイズを低減する強い需要が存在する。サイズ低減は、空間が重視されるモバイル電子工学において特に望ましいが、固定不動産に可能な限り多くのサーバを詰め込むことが重要であるため、大きなデータセンターに設置されるサーバにおいても望ましい。
電子システム内の最も大きい構成要素のうちの１つは、電圧レギュレータ（ときに電力レギュレータとも称される）を含む。電圧（または電力）レギュレータは、目標電圧が電圧／電力レギュレータの出力負荷を供給するように、電源電圧信号の電源電圧を目標電圧に変換するように設計される。電力レギュレータはしばしば、電圧をプロセッサ、メモリデバイス（例えば、ダイナミックリードアクセスメモリ（ＤＲＡＭ））、無線周波数（ＲＦ）チップ、ＷｉＦｉコンボチップ、及び電力増幅器を含む集積チップに送達するために、多数のかさばるオフチップ構成要素を含む。したがって、電子システム内の電圧レギュレータのサイズを低減することが望ましい。
電力レギュレータは、動力源（例えば、バッテリ）から出力負荷に電力を送達するＤＣ−ＤＣレギュレータチップ等の半導体チップを含む。出力負荷は、電子デバイス内の種々の集積チップ（例えば、アプリケーションプロセッサ、ＤＲＡＭ、ＮＡＮＤフラッシュメモリ）を含み得る。効率的に電気を送達するため、電圧レギュレータは「バック」トポロジを用い得る。かかるレギュレータは、バックレギュレータと称される。バックレギュレータは、インダクタを用いて、動力源からの電荷を出力負荷に移動する。バックレギュレータは動力スイッチを用いてインダクタを複数の電圧のうちの１つに接続／接続解除し得、よって複数の電圧の加重平均である出力電圧を提供する。バックレギュレータは、インダクタが複数の電圧のうちの１つに連結される時間の量を制御することによって、出力電圧を調節し得る。
残念ながら、バックレギュレータは高度に統合された電子システムに好適でない。バックレギュレータの変換効率は、特に電力変換率が大きく、かつ出力負荷によって消費される電流の量が大きいとき、インダクタのサイズに依存する。インダクタが大きい面積を占有し得、オンダイまたはパッケージを統合するのはかさばるため、既存のバックレギュレータはしばしば多数のオフチップインダクタ構成要素を用いる。この方策は、プリント基板上に大きい面積をしばしば必要とし、これが今度は電子デバイスのサイズを増大する。この問題は、可動性システムオンチップ（ＳｏＣ）がより複雑になり、電圧レギュレータによってますます多くの電圧ドメインが送達されることを必要とするにつれて悪化する。
開示される主題のいくつかの実施形態は、電圧レギュレータを含む。電圧レギュレータは、第１の電圧信号を受信し、第１の電圧信号に少なくとも一部基づいて最終電圧信号を提供するように構成される。電圧レギュレータは、第１の電圧信号を受信するように構成された第１の入力端子、第２の電圧信号を受信するように構成された第２の入力端子、ならびに第１の電圧信号及び第２の電圧信号に少なくとも一部基づいて中間電圧信号を提供するように構成された出力端子を有する、フライングスイッチドインダクタレギュレータと、フライングスイッチドインダクタレギュレータの出力端子に連結される入力端子、出力端子、及び複数のキャパシタを備えるステップダウンレギュレータであって、ステップダウンレギュレータの入力端子で、フライングスイッチドインダクタレギュレータの出力端子から中間電圧信号を受信し、かつ複数のキャパシタの所定の構成を用いて、ステップダウンレギュレータの出力端子に最終電圧信号を提供するように構成される、ステップダウンレギュレータと、入力端子、出力端子、フライングキャパシタ、及び複数のスイッチを備えるレベルシフトレギュレータであって、レベルシフトレギュレータの入力端子で、ステップダウンレギュレータの最終電圧信号を受信し、かつレベルシフトレギュレータの出力端子で、ステップダウンレギュレータの最終電圧信号に基づいて第２の電圧信号を提供するように構成される、レベルシフトレギュレータと、を含む。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、レベルシフトレギュレータは、複数のスイッチの構成を変更して、フライングスイッチドインダクタレギュレータの第１の入力端子及び第２の入力端子と並列にフライングキャパシタを提供するように構成され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、レベルシフトレギュレータは、複数のスイッチの構成を変更して、ステップダウンレギュレータの出力端子及び接地と並列にフライングキャパシタを提供するように構成され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、フライングスイッチドインダクタレギュレータは、１００ピコヘンリー〜１マイクロヘンリーの範囲のインダクタンスを有するインダクタを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、ステップダウンレギュレータ内の複数のキャパシタのうちの少なくとも１つが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）製作プロセスを用いて製作され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、フライングスイッチドインダクタレギュレータは、タイムインターリーブ様式で並列に動作するように構成された複数のレギュレータを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、フライングスイッチドインダクタレギュレータは、第１のスイッチング周波数で動作するように構成され得、ステップダウンレギュレータは、第２のスイッチング周波数で動作するように構成され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、電圧レギュレータはまた、ステップダウンレギュレータの最終電圧信号を調整するように構成された第１の制御ループと、フライングスイッチドインダクタレギュレータの中間電圧信号を調整するように構成された第２の制御ループも含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、第１の制御ループは、ステップダウンレギュレータが高変換効率を提供する構成で動作することができるように、ステップダウンレギュレータを動作させて、出力ノードで中間電圧信号の分数を提供するように構成され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、第１の制御ループは、ステップダウンレギュレータを動作させて、ステップダウンレギュレータの最終電圧信号を目標出力電圧の所定の誤差範囲内とするように構成され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、フライングスイッチドインダクタレギュレータのインダクタを除く、フライングスイッチドインダクタレギュレータ及びステップダウンレギュレータは、単一のダイ内に提供され得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、インダクタは、オンパッケージまたはオンボードの個別の構成要素として提供され得る。
開示される主題のいくつかの実施形態は、電子システムを含む。電子システムは、本明細書で開示される電圧レギュレータのいくつかの実施形態を含み得る。電子システムはまた、電圧レギュレータに連結される目標負荷システムも含み得、電圧レギュレータ内のステップダウンレギュレータの出力端子が目標負荷システムに連結される。
本明細書で開示される電子システムのいくつかの実施形態において、目標負荷システムは、バッテリを含み得、電圧レギュレータは、ユニバーサルシリアルバスの電力線から第１の電圧信号を受信し、かつ最終電圧信号をバッテリに提供するように構成され得る。
本明細書で開示される電子システムのいくつかの実施形態において、目標負荷システムは、システムオンチップ（ＳｏＣ）を含み得、ＳｏＣ及び電圧レギュレータは、単一のＳｏＣパッケージ内にパッケージ化され得る。
本明細書で開示される電子システムのいくつかの実施形態において、目標負荷システムは、システムオンチップ（ＳｏＣ）を含み得、ＳｏＣ及び電圧レギュレータは、プリント基板（ＰＣＢ）上に提供され得る。
開示される主題のいくつかの実施形態は、電子システムを含む。電子システムは、本明細書で開示される電圧レギュレータの一実施形態を含み得、電圧レギュレータは、電圧レギュレータ内のステップダウンレギュレータの出力端子が入力電圧源に連結され、かつフライングスイッチドインダクタレギュレータ内の第１の入力端子が電圧レギュレータの目標負荷に連結される逆方向に動作するように構成される。
本明細書で開示される電子システムのいくつかの実施形態において、電圧レギュレータを逆方向に動作させる電子システムは、電圧レギュレータをステップアップレギュレータとして動作させるように構成され得る。
本明細書で開示される電子システムのいくつかの実施形態において、ステップダウンレギュレータの出力端子はバッテリに連結され得、フライングスイッチドインダクタレギュレータの第１の入力端子はユニバーサルシリアルバスの電力線に連結され得る。
開示される主題のいくつかの実施形態は、フライングスイッチドインダクタレギュレータ及びステップダウンレギュレータを備える電圧レギュレータを用いて第１の電圧信号を最終電圧信号に変換する方法を含む。本方法は、フライングスイッチドインダクタレギュレータの第１の入力端子で第１の電圧信号を受信し、フライングスイッチドインダクタレギュレータの第２の入力端子で第２の電圧信号を受信することと、フライングスイッチドインダクタレギュレータの出力端子で、第１の電圧信号及び第２の電圧信号に少なくとも一部基づいて中間電圧信号を提供することと、ステップダウンレギュレータ内の複数のキャパシタの所定の構成を用いて、ステップダウンレギュレータの出力端子に、中間電圧信号に基づいて最終電圧信号を提供することと、レベルシフトレギュレータの入力端子で最終電圧信号を受信し、かつレベルシフトレギュレータを用いて、フライングスイッチドインダクタレギュレータの第２の入力端子に、最終電圧信号に基づいて決定された第２の電圧信号を提供して、ステップダウンレギュレータの出力端子とフライングスイッチドインダクタレギュレータの第２の入力端子との間にフィードバックパスを形成することとを含み得る。
本明細書で開示される方法のいくつかの実施形態において、レベルシフトレギュレータは、フライングキャパシタ及び複数のスイッチを備え得、本方法は、複数のスイッチの構成を修正することによって、フライングスイッチドインダクタレギュレータの第１の入力端子及び第２の入力端子と並列にフライングキャパシタを提供することを含み得る。
本明細書で開示される方法のいくつかの実施形態において、レベルシフトレギュレータはフライングキャパシタ及び複数のスイッチを備え得、本方法は、複数のスイッチの構成を修正することによって、ステップダウンレギュレータの出力端子及び接地と並列にフライングキャパシタを提供することをさらに含み得る。
開示される主題のいくつかの実施形態は、第１の電圧信号を受信し、かつ第１の電圧信号に少なくとも一部基づいて第２の電圧信号を提供するように構成された電圧レギュレータを含む。本電圧レギュレータは、インダクタを備える受信レギュレータであって、インダクタの第１の端子で第１の電圧信号を受信し、かつ第１の電圧信号に少なくとも一部基づいてインダクタの第２の端子で中間電圧信号を提供するように構成された受信レギュレータと、複数の入力端子及び出力端子を備えるステップダウンレギュレータであって、複数の入力端子のうちの１つで、ある期間の一部の間、インダクタの第２の端子から中間電圧信号を受信し、かつ受信された中間電圧信号に基づいて、出力端子で第２の電圧信号を提供するように構成されたステップダウンレギュレータとを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、電圧レギュレータは、インダクタの第２の端子を複数の入力端子のうちの少なくとも１つに連結するように構成された複数のスイッチをさらに含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、複数のスイッチのうちの第１のスイッチは、インダクタの第２の端子を複数の入力端子のうちの第１の入力端子に連結するように構成され、複数のスイッチのうちの第２のスイッチは、インダクタの第２の端子を複数の入力端子のうちの第２の入力端子に連結するように構成され、第１のスイッチ及び第２のスイッチは、時間多重様式でオンにされる。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、ステップダウンレギュレータは、第１の入力端子の電圧を第１の量だけ低下させ、第２の入力端子の電圧を第１の量と異なる第２の量だけ低下させるように構成される。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、電圧レギュレータは、第１のスイッチ及び第２のスイッチのデューティサイクルを制御して、電圧レギュレータの第２の電圧信号を制御するように構成されたコントローラを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、ステップダウンレギュレータは、複数のスイッチドキャパシタレギュレータを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、受信レギュレータ及び複数のスイッチは、フライングスイッチドインダクタレギュレータを形成し得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、ステップダウンレギュレータ及び複数のスイッチは、スイッチドキャパシタレギュレータを形成し得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、受信レギュレータは、電圧レギュレータが最初に起動されたときに、インダクタをショート（短絡：short）して突入電流を低減させるように構成されたシャントスイッチを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、受信レギュレータは、インダクタと直列の直列スイッチを含み得、直列スイッチは、電圧レギュレータが最初に起動されたときに、インダクタを第１のスイッチ及び第２のスイッチから分離して突入電流を低減させるように構成される。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、電圧レギュレータは、電圧レギュレータが最初に起動されたときに、インダクタの第２の端子の電圧を上昇させて突入電流を低減させるように構成されたシャントレギュレータを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、電圧レギュレータは、電圧レギュレータが最初に起動されたときに、ステップダウンレギュレータ内のノードのうちの１つの電圧を上昇させて突入電流を低減させるように構成されたシャントレギュレータを含み得る。
本明細書で開示される電圧レギュレータのいくつかの実施形態において、ステップダウンレギュレータは少なくとも１つのキャパシタを備え、少なくとも１つのキャパシタがダイナミックランダムアクセスメモリ（ＤＲＡＭ）製作プロセスを用いて製作される。
開示される主題のいくつかの実施形態は、電子システムを含む。本電子システムは、いくつかの実施形態に従う電圧レギュレータ及び電圧レギュレータに連結された目標負荷システムを含み、電圧レギュレータ内のスイッチドキャパシタレギュレータの出力端子は、目標負荷システムに連結される。
本明細書で開示される電子システムのいくつかの実施形態において、目標負荷システムはバッテリを含み、電圧レギュレータは、ユニバーサルシリアルバスの電力線から第１の電圧信号を受信し、かつユニバーサルシリアルバスの電力線を用いて第２の電圧信号をバッテリに提供してバッテリを充電するように構成される。
開示される主題のいくつかの実施形態は、電子システムを含む。本電子システムは、いくつかの実施形態に従う電圧レギュレータを含み得、電圧レギュレータは、電圧レギュレータ内のスイッチドキャパシタレギュレータの出力端子が入力電圧源に連結され、かつ受信レギュレータ内のインダクタの第１の端子が電圧レギュレータの目標負荷に連結される逆方向に動作するように構成される。
本明細書で開示される電子システムのいくつかの実施形態において、電圧レギュレータを逆方向に動作させる電子システムは、電圧レギュレータをステップアップレギュレータとして動作させるように構成される。
本明細書で開示される電子システムのいくつかの実施形態において、電圧レギュレータ内のスイッチドキャパシタレギュレータの出力端子はバッテリに連結され、受信レギュレータ内のインダクタの第１の端子はユニバーサルシリアルバスの電力線に連結される。
開示される主題のいくつかの実施形態は、受信レギュレータ及びスイッチドキャパシタレギュレータを備える電圧レギュレータを用いて第１の電圧信号を第２の電圧信号に変換する方法を含む。本方法は、受信レギュレータ内のインダクタの第１の端子で、第１の電圧信号を受信することと、インダクタの第２の端子で、第１の電圧信号に少なくとも一部基づいて中間電圧信号を提供することと、インダクタの第２の端子をステップダウンレギュレータの複数の入力端子のうちの１つに連結して、複数の入力端子のうちの１つに中間電圧信号を提供することと、複数の入力端子のうちの１つで、ステップダウンレギュレータを用いて中間電圧信号を第２の電圧信号に変換することとを含み得る。
本明細書で開示される方法のいくつかの実施形態において、複数の入力端子のうちの１つが接地に連結される。
本明細書で開示される方法のいくつかの実施形態において、本方法は、第１のスイッチを介して第１の持続時間、インダクタの第２の端子を複数の入力端子のうちの第１の入力端子に連結することと、第２のスイッチを介して第２の持続時間、インダクタの第２の端子を複数の入力端子のうちの第２の入力端子に連結することとを含み得る。
本明細書で開示される方法のいくつかの実施形態において、本方法は、第１の持続時間と第２の持続時間の比率を制御して第２の電圧信号を制御することを含み得る。
本明細書で開示される方法のいくつかの実施形態において、本方法は、電圧レギュレータが最初に起動されたときに、シャントスイッチを用いてインダクタの第１の端子及び第２の端子をショートして突入電流を低減させることを含み得る。
本明細書で開示される方法のいくつかの実施形態において、本方法は、電圧レギュレータが最初に起動されたときに、シャントレギュレータを用いて、インダクタの第２の端子の電圧を上昇させて突入電流を低減させることを含み得る。
本明細書で開示される方法のいくつかの実施形態において、電圧レギュレータ内のスイッチドキャパシタレギュレータの出力端子は入力電圧源に連結され得、受信レギュレータ内のインダクタの第１の端子は電圧レギュレータの目標負荷に連結され得る。
こうして、以下に開示される主題の詳細な説明がより良好に理解され得るために、かつ当技術分野に対する本貢献がより良好に認識されるために、むしろ広範に、開示される主題の特徴を概説した。当然ながら、以下に記載される開示される主題の追加的な特徴が存在し、それは本明細書に添付の請求項の主題を形成し得る。
この点において、開示される主題の少なくとも１つの実施形態を詳細に説明する前に、開示される主題が、その用途において、以下の説明に記載または図面に図示される構築物の詳細及び構成要素の配置に制限されないということが理解されるものとする。開示される主題は、他の実施形態が可能であり、かつ種々の方途で実践及び実行されることが可能である。また、本明細書において採用された表現及び用語が説明を目的としており、制限するように見なされるべきでないことが理解されるものとする。
そのため、当業者は、本開示が基づく概念が、開示される主題の数々の目的を実行するために、他の構成、システム、方法、及び媒体の設計のための基盤として容易に利用され得るということを理解するであろう。したがって、請求項が、開示される主題の趣旨及び範囲を逸脱しない限り、かかる同等の構築物を含むと見なされることは重要である。
これらは、開示される主題の他の目的と一緒に、開示される主題を特徴付ける新規性の種々の特徴とともに、本開示に添付されかつ一部をなす請求項の特殊性とともに指摘される。開示される主題、その動作利点及びその使用により達成される特定の目的のより良好な理解のために、開示される主題の好適な実施形態が図示された添付の図面及び記述的内容に対する参照がもたれるべきである。
同様の参照番号が同様の要素を識別する以下の図面に関連して考慮されたとき、開示される主題の種々の目的、特徴、及び利点は、開示される主題の以下の詳細な説明を参照してより完全に理解され得る。
バックレギュレータ及びその動作を図示する。 バックレギュレータ及びその動作を図示する。 １段目にステップダウンレギュレータを含み、２段目にインダクタベースのバックレギュレータを含む電圧レギュレータを図示する。 １段目にステップダウンレギュレータを含み、２段目にインダクタベースのバックレギュレータを含む電圧レギュレータを図示する。 いくつかの実施形態に従う、１段目にフライングスイッチドインダクタレギュレータを含み、２段目にステップダウンレギュレータを含む電圧レギュレータの高レベル図を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフライングバックレギュレータを含む、図３の詳細な概略図を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフライングバックレギュレータを含む、図３の詳細な概略図を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフライングキャパシタを有するフライングバックレギュレータを含む、図３の詳細な概略図及びその動作を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフライングキャパシタを有するフライングバックレギュレータを含む、図３の詳細な概略図及びその動作を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフライングキャパシタを有するフライングバックレギュレータを含む、図３の詳細な概略図及びその動作を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフライングキャパシタを有するフライングバックレギュレータを含む、図３の詳細な概略図及びその動作を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフリップドフライングバックレギュレータを含む、図３の詳細な概略図を図示する。 いくつかの実施形態に従う、１段目のフライングスイッチドインダクタレギュレータがフリップドフライングバックレギュレータを含む、図３の詳細な概略図を図示する。 いくつかの実施形態に従う、Ｎ：Ｍレギュレータがスイッチドキャパシタレギュレータを含む図６Ａ〜Ｂの詳細な概略図を図示する。 いくつかの実施形態に従う、Ｎ：Ｍレギュレータがスイッチドキャパシタレギュレータを含む図６Ａ〜Ｂの詳細な概略図を図示する。 いくつかの実施形態に従う、電圧レギュレータチップに連結されたインダクタの構成を示すブロック図を図示する。 いくつかの実施形態に従う、電圧レギュレータのためのフィードバック制御システムのブロック図を示す。 いくつかの実施形態に従う、電圧レギュレータのためのフィードバック制御システムのブロック図を示す。 いくつかの実施形態に従い、フライングスイッチドインダクタレギュレータのデューティサイクル及びステップダウンレギュレータの変換率が出力電圧にわたりどのように変化するかを図示する。 いくつかの実施形態に従い、フライングスイッチドインダクタレギュレータのデューティサイクル及びステップダウンレギュレータの変換率が出力電圧にわたりどのように変化するかを図示する。 いくつかの実施形態に従う、ステップアップ構成内のハイブリッドコンバータを図示する。 いくつかの実施形態に従う、ステップアップ構成内のハイブリッドコンバータの動作を図示する。 いくつかの実施形態に従う、ステップアップ構成内のハイブリッドコンバータの動作を図示する。 いくつかの実施形態に従う、ステップアップ構成内にフライングスイッチドインダクタレギュレータを含むハイブリッドコンバータを図示する。 いくつかの実施形態に従う、ステップアップ構成内にフライングスイッチドインダクタレギュレータを含むハイブリッドコンバータを図示する。 いくつかの実施形態に従う、フライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。 いくつかの実施形態に従う、フライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。 いくつかの実施形態に従う、ステップダウン電圧調整及びステップアップ電圧調整の両方を提供し得るハイブリッドコンバータを示す。 いくつかの実施形態に従う、統合電圧レギュレータの断面図である。 いくつかの実施形態に従う、統合電圧レギュレータの断面図である。 いくつかの実施形態に従う、個別のインダクタ構成要素を有する統合電圧レギュレータの断面図である。 いくつかの実施形態に従う、個別のインダクタ構成要素を有する統合電圧レギュレータの断面図である。 いくつかの実施形態に従う、システムオンチップ（ＳｏＣ）パッケージ内のＳｏＣダイの隣に設置された統合電圧レギュレータダイの断面図である。 いくつかの実施形態に従う、システムオンチップ（ＳｏＣ）パッケージ内のＳｏＣダイの隣に設置された統合電圧レギュレータダイ及び個別のインダクタ構成要素の断面図である。 いくつかの実施形態に従う、プリント基板（ＰＣＢ）上のＳｏＣパッケージの隣に設置された統合電圧レギュレータダイまたはパッケージの断面図である。 いくつかの実施形態に従う、ＳｏＣパッケージ上のＳｏＣパッケージの隣に設置された統合電圧レギュレータダイまたはパッケージ及び個別のインダクタ構成要素の断面図である。 いくつかの実施形態に従う、ＳｏＣパッケージ上のＳｏＣパッケージの隣に設置された多数の小型統合電圧レギュレータダイの上面図である。 いくつかの実施形態に従う、ＳｏＣパッケージ上のＳｏＣパッケージの隣に設置されたいくつかの大型統合電圧レギュレータダイの上面図である。 いくつかの実施形態に従う、シャントスイッチを有するフライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。 いくつかの実施形態に従う、直列スイッチ及びシャントスイッチを有するフライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。 いくつかの実施形態に従う、スタートアップ回路としてシャントレギュレータを有するハイブリッドレギュレータを図示する。
以下の記載において、開示される主題の十分な理解を提供するために、開示される主題のシステム及び方法ならびにかかるシステム、方法、及び媒体が動作等する環境に関するいくつかの特定の詳細が記載される。しかしながら、開示される主題がかかる特定の詳細によらず実践され得ること、及び開示される主題の複雑化を避けるため、当技術分野で周知のある特定の特徴が詳細に説明されないことは、当業者にとって明白となろう。加えて、以下に提供される実施例が例示であり、開示される主題の範囲内である他のシステム及び方法が企図されるということが理解される。
現代の電子システムは、単一のチップ内に複数の処理コア及び異種構成要素（例えば、メモリコントローラ、ハードウェアアクセラレータ）を組み入れるシステムオンチップ（ＳｏＣ）として強固に統合されてきた。厳しい電力バジェットに加え、ＳｏＣの需要が、ブロック特定粒度で電圧及び周波数を制御する動機となる。ブロック特定電圧制御は、電子システムがより高い性能を所望するコア（複数可）の電圧のみを上げることを可能にする。かかるブロック特定電圧制御は、電力及び／または性能を改善し得る。
しかしながら、動的電圧及び周波数スケーリング（ＤＶＦＳ）の従来の手法は、オフチップ電圧レギュレータのコスト及びサイズの制限により、粗粒度レベルで行われてきた。さらに、従来のＤＶＦＳスキームは、オフチップ電圧レギュレータが低速であるため、マイクロ秒の時間尺度での低速の電圧／周波数スケーリングに制限されていた。ナノ秒の時間尺度でのＤＶＦＳは、急速に変化する計算の需要へのＳｏＣ電圧を厳密に追跡することによって、ＳｏＣによって消費されるさらなる電力を著しく節約し得る。
これらのオフチップ電圧レギュレータの欠点を前提として、基板サイズを低減し、ナノ秒の時間尺度のコア毎ＤＶＦＳを可能にするために統合電圧レギュレータ（ＩＶＲ）を構築することへの関心の高まりが存在してきた。ＩＶＲは、スイッチングレギュレータ及び低ドロップアウト線形レギュレータを含む種々の電圧レギュレータを含み得る。基板サイズを低減し、ナノ秒の時間尺度のコア毎ＤＶＦＳを可能にし得るＩＶＲは、Ｗｏｎｙｏｕｎｇ Ｋｉｍ ｅｔ ａｌにより２００８年２月にＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＨＰＣＡ）に発表された、「Ｓｙｓｔｅｍ Ｌｅｖｅｌ Ａｎａｌｙｓｉｓ ｏｆ Ｆａｓｔ，Ｐｅｒ−Ｃｏｒｅ ＤＶＦＳ ｕｓｉｎｇ Ｏｎ−Ｃｈｉｐ Ｓｗｉｔｃｈｉｎｇ Ｒｅｇｕｌａｔｏｒｓ」と題された論文、Ｈａｎｈ−Ｐｈｕｃ Ｌｅ ｅｔ ａｌにより２０１１年９月にＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ（ＪＳＳＣ）に発表された、「Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ ＤＣ−ＤＣ Ｃｏｎｖｅｒｔｅｒｓ」と題された論文、及びＷｏｎｙｏｕｎｇ Ｋｉｍ ｅｔ ａｌにより２０１２年１月にＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ（ＪＳＳＣ）に発表された、「Ａ Ｆｕｌｌｙ−Ｉｎｔｅｇｒａｔｅｄ３−Ｌｅｖｅｌ ＤＣ／ＤＣ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ Ｎａｎｏｓｅｃｏｎｄ−Ｓｃａｌｅ ＤＶＦＳ」と題された論文を含む、本明細書の発明者によって作成された論文に開示されており、そのそれぞれが参照により全体として本明細書に組み込まれる。
スイッチングレギュレータは、バックレギュレータを含み得る。図１Ａ〜図１Ｂは、バックレギュレータ及びその動作を図示する。図１Ａに図示されるように、バックレギュレータ１００は、インダクタ１０８及び２つのスイッチ１１４、１１６を含み得る。バックレギュレータ１００は、１組の動力スイッチ１１４、１１６を通じて、インダクタ１０８を第１の電圧源ＶＩＮ１０４及び第２の電圧源１１８に接続する。いくつかの場合において、第２の電圧源１１８は、接地電圧源を含み得る。動力スイッチ１１４、１１６は、外部入力を用いてオンまたはオフにされ得る。いくつかの場合において、動力スイッチ１１４、１１６は、２つのスイッチが同時にオンにされないように制御され得る。動力スイッチ１１４、１１６は、トランジスタを含み得る。トランジスタは、ＭＯＳＦＥＴトランジスタを含み得る。例えば、スイッチ１１４は、Ｐチャネル型ＭＯＳＦＥＴトランジスタを含み得、スイッチ１１６は、Ｎチャネル型ＭＯＳＦＥＴトランジスタを含み得る。
図１Ｂに図示されるように、動力スイッチ１１４、１１６が周期Ｔでオン及びオフすると、インダクタＶＸ１０２の入力が０とＶＩＮとの間で周期Ｔでスイングし得る。インダクタ１０８及びキャパシタ１２０は、ＶＸ１０２を時間とともに平均化する低域フィルタとして動作し、それによりレギュレータ出力ＶＯＵＴ１１０で小さい電圧リップルの信号を作製する。出力電圧ＶＯＵＴ１１０は、インダクタ１０８が第１の電圧源ＶＩＮ１０４に連結された時間の量及びインダクタ１０が第２の電圧源１１８に連結された時間の量に依存し得る。例えば、バックレギュレータ１００は、ＶＯＵＴ５１０からＶＩＮＤ＋（０Ｖ）（１−Ｄ）のレベルを調節し得、ここで０と１の間の数であるＤがＶＸがＶＩＮに連結された時間の一部分である。Ｄはまたデューティサイクルとも称される。電流１０６を消費する出力負荷は、プロセッサ、メモリ（ＤＲＡＭ、ＮＡＮＤフラシュ）、ＲＦチップ、ＷｉＦｉコンボチップ、及び電力増幅器を含む任意の種類の電子デバイスであり得る。
ηバックレギュレータ１００の効率は、
によって計算され得、ここでＰＬは出力負荷１０６に送達される電力を示し、ＰＯはバックレギュレータ１０８の出力電力を示す。ＰＬは以下ＰＬ＝ＰＯ−ＰＬＯＳＳのように計算され得、ここでＰＬＯＳＳは、電圧調整プロセス中の電力損失の量を含む。
バックレギュレータ１００に関連付けられる主要な電力損失ＰＬＯＳＳのうちの１つは、インダクタ１０８の寄生抵抗によって招かれる抵抗損失ＰＲを含む。電流１１２を提供することによってバックレギュレータ１００が出力負荷１０６に電力を送達するとき、理想的には、バックレギュレータ１００がすべての出力電力を出力負荷１０６に提供する。しかしながら、実質的な状況において、バックレギュレータ１００は、出力電力のいくらかをインダクタ１０８で内部に消散する。理想的には、インダクタ１０８は０抵抗を有する。したがって、インダクタ１０８を流れる電流は、電力を少しも消散し得ない。しかしながら、実質的な状況において、インダクタ１０８は、主にインダクタ１０８を形成する材料抵抗のため、有限抵抗に関連付けられる。インダクタ１０８のこの好ましくない有限抵抗は、寄生抵抗と称される。寄生抵抗は、寄生抵抗がインダクタ１０８を流れる電流にエネルギーを消散させ得るため、抵抗電力損失を招き得る。したがって、抵抗電力損失が電力バックレギュレータの変換効率１００を低減させ得る。
電流が交流であるとき、抵抗電力損失はＰＲ＝ＩＬ、ＲＭＳ ２ＲＬとして計算され得、ここでＲＬがインダクタ１０８寄生抵抗の値であり、ＩＬ、ＲＭＳがインダクタ１０８を流れる電流の二乗平均平方根である。ＩＬ、ＲＭＳは、インダクタ電圧のピークツーピークリップル（ＩＬ、ＰＰ１２０）を低減することによって低減され得る。したがって、バックレギュレータ１００は、インダクタ電圧のピークツーピークリップルＩＬ、ＰＰ１２０を低減することによって抵抗損失ＰＲを低減し得る。
インダクタ電圧のピークツーピークリップルＩＬ、ＰＰ１２０を低減するための２つの方途が存在する。１番目は、バックレギュレータ１００が高周波でスイッチしてスイッチングレギュレータＴの周期を低減し得る。しかしながら、この解決法は、スイッチ１１４、１１６の間のジャンクション１２２での寄生容量を充電及び放電するために消費される電力を増加し得る。この容量性電力損失は、スイッチ１１４、１１６のサイズが大きい場合があり得、これが寄生容量を増大させるため、及びＶＸ１０２の電圧振幅が大きいため、著しい場合があり得る。この容量性電力損失は、以下ＰＣ＝ｆＣＶ２のように計算され得、ここでｆはバックレギュレータ１００スイッチでの周波数であり、Ｃがジャンクション１２２での寄生容量の量であり、Ｖがジャンクション１２２での電圧振幅である。この電力損失は、スイッチ１１４、１１６のサイズが大きく、これが寄生容量を増大させるため、及びＶＸ１０２の電圧振幅が大きいため、著しい場合があり得る。
２番目は、バックレギュレータ１００が高いインダクタンス値でインダクタ１０８を用い得、それにより寄生抵抗ＲＬを低減する。しかしながら、この手法はインダクタ１０８を大きくし、統合を困難にする。
スイッチングレギュレータはまた、スイッチドキャパシタ（ＳＣ）レギュレータも含み得る。ＳＣレギュレータは、インダクタの代わりに１つ以上のキャパシタを用いて動力源から出力負荷に電荷を転送し得る。ＳＣレギュレータは、動力スイッチを用いて１つ以上のキャパシタを複数の電圧に結合／接続解除し得、これにより複数の電圧の加重平均である出力電圧を提供する。ＳＣレギュレータは、構成及びキャパシタが互いに連結される配列を変更することによって、出力電圧を制御し得る。キャパシタはインダクタよりもオンダイまたはパッケージを統合することが容易であるため、ＳＣ ＩＶＲを小さいサイズで実装することがより容易である。
しかしながら、ＳＣレギュレータの効率は、入力電圧の所定の分数（割合）でない出力電圧で低下し得る。例えば、ＳＣレギュレータは、入力電圧の１／２、１／３、２／３、２／５、３／５で高い効率に到達し得る。しかしながら、出力電圧がこれらの値から逸れるとき、同一のＳＣレギュレータが高効率を提供することができない場合があり得る。これは、連続する電圧範囲内、または５〜１０ｍＶずつの電圧範囲内で動作する多くのＳｏＣにとって問題である。
ＳＣレギュレータに関連付けられる問題のうちのいくつかは、ＳＣレギュレータをＳＣレギュレータが高効率を提供する出力電圧で提供するように動作させ、続いてＳＣレギュレータの出力電圧を、バックコンバータを用いて調整することによって対処され得る。図２Ａ〜図２Ｂは、ＳＣレギュレータ及びバックレギュレータを二段に含む電力コンバータを図示する。図２Ａは、ＳＣレギュレータ２２２及びバックレギュレータ１００を含む。ＳＣレギュレータ２２２は、入力電圧１０４をＶＴＭＰ２２４に変換し得、これはＳＣレギュレータが高効率を提供し得る入力電圧の分数（割合、比）である。例えば、ＶＴＭＰ２２４は、ＶＩＮ／Ｎであり得、ここでＮは降圧比である。次にバックレギュレータ１００がＶＴＭＰ２２４を受容し、これを調整して複数の動力スイッチ１１４、１１６及び１つ以上のインダクタ１０８を用いて細かなステップでＶＯＵＴ２１０を提供する。図２Ｂは、レギュレータ内の信号のタイミング図を図示する。
このレギュレータは、ＳＣレギュレータが電圧を所定の小数値にわたり分圧することに優れており、バックレギュレータが広範囲な出力電圧にわたり細かなステップで調整することに優れているという事実に依存する。例えば、１２Ｖから１Ｖへのステップダウンレギュレータにおいて、ＳＣレギュレータ２２２は、ＶＩＮ１０４で１２Ｖを受容して１／６ステップダウンを提供し得、それによりＶＴＭＰ２２４で２Ｖを提供する。続いて、バックレギュレータ１００が２Ｖを１Ｖに調整する後続の調整を提供し得る。このレギュレータが電圧振幅をＶＸ２０２からＶＴＭＰ２２４に低減し、これはＶＩＮ１０４よりも実質的に小さいが、このレギュレータはジャンクション１２２での寄生容量による容量性電力損失を低減し得る。しかしながら、負荷２０６によって必要とされる電流の総量がインダクタ２０８を通過しなければならないため、このレギュレータはなお抵抗電力損失（ＩＬ、ＲＭＳ ２Ｒ損失）に見舞われる。電流によって招かれる抵抗損失を低減するため、インダクタは低抵抗を有する必要があり、これは小さいダイ面積（例えば、小さいフットプリント）においては達成が困難であり得る。
本開示は、より簡単に統合され得、かつ小型インダクタによっても広い出力及び入力電圧範囲にわたり高効率を維持し得るハイブリッドレギュレータトポロジを示す。ハイブリッドレギュレータトポロジは、フライングスイッチドインダクタレギュレータ（ｆｌｙｉｎｇ ｓｗｉｔｃｈｅｄ−ｉｎｄｕｃｔｏｒ ｒｅｇｕｌａｔｏｒ）及びステップダウンレギュレータ（ｓｔｅｐ−ｄｏｗｎ ｒｅｇｕｌａｔｏｒ）の２種類のレギュレータを含み得る。フライングスイッチドインダクタレギュレータは、電源電圧の電圧レベルを目標電圧に変更するように配置される複数のスイッチ及びインダクタを含み得、ステップダウンレギュレータは、電源電圧の電圧レベルを電源電圧の分数（割合、比）Ｍ／Ｎに分割するように構成された複数のスイッチ及び複数のキャパシタを含み得る。ハイブリッドレギュレータトポロジの開示される実施形態は、フライングスイッチドインダクタレギュレータのスイッチの電圧振幅を制限することによって、フライングスイッチドインダクタレギュレータの容量損失（ＣＶ２ｆ損失）を低減し得る。ハイブリッドレギュレータトポロジの開示される実施形態はまた、フライングスイッチドインダクタレギュレータを高いスイッチング周波数で動作させ、かつ少量の電流がインダクタを流れることによって、フライングスイッチドインダクタレギュレータのインダクタ抵抗損失も低減し得る。本手法は、低インダクタンスの小型インダクタによってもフライングスイッチドインダクタレギュレータの抵抗損失を低減し得る。
いくつかの実施形態において、ハイブリッドレギュレータトポロジの開示される実施形態は、ハイブリッドレギュレータの入力電圧がハイブリッドレギュレータの出力電圧よりも大きい構成であるステップダウン構成に構成され得る。他の実施形態において、ハイブリッドレギュレータトポロジの開示される実施形態は、ハイブリッドレギュレータの入力電圧がハイブリッドレギュレータの出力電圧よりも小さい構成であるステップアップ構成に構成され得る。
いくつかの実施形態において、ハイブリッドレギュレータは、二方向性であり得る。二方向性ハイブリッドレギュレータにおいて、ハイブリッドレギュレータの入力電圧及び出力電圧は、ステップダウンハイブリッドレギュレータをステップアップ様式で動作させるために、またはステップアップハイブリッドレギュレータをステップダウン様式で動作させるために、スワップ（またはフリップ）され得る。例えば、入力電圧がハイブリッドレギュレータの出力端子に提供され得、出力電圧がハイブリッドレギュレータの入力端子から引き出され得る。こうすると、ステップダウンハイブリッドレギュレータがステップアップ様式で動作され得、ステップアップハイブリッドレギュレータがステップダウン様式で動作され得る。
図３は、いくつかの実施形態に従うハイブリッドレギュレータトポロジを図示する。図３は、スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２を含むハイブリッドレギュレータ３００を含む。スイッチドインダクタレギュレータ３１４は、例えばＶＩＮ３０８及びＶＢＯＴＴＯＭ３１０等の複数の電圧を受容し、複数の電圧のうちの２つ以上の加重平均である出力ＶＴＭＰ３０２をステップダウンレギュレータ３１２に提供する。ステップダウンレギュレータ３１２は続いて、ＶＴＭＰ３０２を所望の出力電圧３０４に降圧し得る。いくつかの実施形態において、ステップダウンレギュレータ３１２は、スイッチドキャパシタレギュレータ等のＮ：Ｍレギュレータを含み得る。Ｎ：Ｍレギュレータは、受容した電圧ＶＴＭＰを分数Ｍ／Ｎに低減するように構成される。
のＮ：Ｍのいくつかの例は、１：１、２：１、３：１、３：２、４：１、４：３、５：１、５：２、５：３、５：４、６：５、７：１，７：２、７：３、７：４、７：５、７：６、または任意の他の適切な分数（比、割合）を含む。
いくつかの実施形態において、スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２は、同一のスイッチング周波数（例えば、スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２のスイッチが制御される周波数）で動作し得る。他の実施形態において、スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２は、２つの異なるスイッチング周波数で動作し得る。スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２の動作周波数は、入力クロック信号に基づいて決定され得る。いくつかの場合において、スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２のための入力クロック信号は、外部クロック源から受信され得、他の場合において、スイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２のための入力クロック信号はスイッチドインダクタレギュレータ３１４及びステップダウンレギュレータ３１２と同一のチップ上に統合された位相ロックループ（ＰＬＬ）によって生成され得る。いくつかの実施例において、ＰＬＬは、周波数の異なる２つ以上のクロック信号を生成し得る。
いくつかの実施形態において、スイッチドインダクタレギュレータ３１４は、フライングスイッチドインダクタレギュレータを含み得る。通常のスイッチドインダクタレギュレータ３１４において、ＶＢＯＴＴＯＭ３１０は接地信号（０Ｖ）に連動する。しかしながら、フライングスイッチドインダクタレギュレータにおいて、ＶＢＯＴＴＯＭ３１０は非ゼロに設定される。例えば、フライングスイッチドインダクタレギュレータにおいて、ＶＢＯＴＴＯＭ３１０は０Ｖより大きく設定される。
いくつかの実施形態において、フライングスイッチドインダクタレギュレータ３１４は、フライングバックレギュレータを含み得る。図４は、いくつかの実施形態に従う、フライングバックレギュレータを有するハイブリッドレギュレータを図示する。フライングバックレギュレータはＶＩＮ３０８とＶＢＯＴＴＯＭ３１０との間で動作し得、フライングバックレギュレータはＮ：Ｍレギュレータ４１２に連結され得る。
ハイブリッドレギュレータ４００はフライングバックレギュレータのインダクタ１０８を通じて抵抗損失（ＩＬ、ＲＭＳ ２Ｒ損失）を低減し得、これにより電圧変換効率を改善する。Ｎ：Ｍレギュレータは、入力電圧ＶＴＭＰ３０２を
降圧するように構成され、ＶＴＭＰ３０２は大部分においてＶＯＵＴよりも高い。Ｎ：Ｍレギュレータの効率が高いと仮定すると、出力負荷によって引き出される電力はＮ：Ｍレギュレータによって引き出される電力とおおよそ等量であり、これはフライングバックレギュレータによって提供される電力と等量である。したがって、周知の電力方程式である、電力は電圧に電流を乗じたものに等しい（Ｐ＝ＶＩ）に基づき、フライングバックレギュレータ３１４によって提供される電流ＩＬ１１２はおおよそ
であり、ここでＩＬＯＡＤ３１６は出力負荷で引き出される電流である。ＭがしばしばＮよりも小さいため、フライングバックレギュレータ３１４はＩＬＯＡＤの分数をＮ：Ｍレギュレータに提供するだけでよい。したがって、このレギュレータトポロジは、インダクタを通じて抵抗損失（ＩＬ、ＲＭＳ ２Ｒ損失）をおおよそ（Ｍ／Ｎ）２に低減し得る。さらに、抵抗損失の低減は、変換率（Ｍ：Ｎ比）が大きくなるにつれて大きくなる。抵抗損失の低減は、電力は電圧に電流を乗じたものに等しい（Ｐ＝ＶＩ）の観測によって達成される。固定量の電力が送達される場合、電力を少量の電流のみを送達することを可能にする高圧で提供することが望ましい。
ハイブリッドレギュレータ４００はまた、フライングスイッチドインダクタレギュレータ３１４の容量性電力損失（ＣＶ２ｆ損失）も低減し得る。具体的には、容量損失（ＣＶ２ｆ損失）はＶＢＯＴＴＯＭ３１０を制御することによって低減され得る。例えば、ＶＢＯＴＴＯＭ３１０は、０ＶとＶＩＮ３０８と間の任意の値であり得る。容量損失がスイッチにわたる電圧振幅を低減することによって低減され得るため、容量損失（ＣＶ２ｆ損失）は、ＶＢＯＴＴＯＭ３１０を可能な限り増大することによって低減され得る。
いくつかの実施形態において、ＶＢＯＴＴＯＭ３１０がＶＩＮ３０８よりも著しく小さいとき、スイッチ１１４、１１６にわたる電圧は大きくなり得る。スイッチ１１４、１１６にわたる大きい電圧に対処するため、スイッチ１１４、１１６は端子にわたる大きい電圧に耐えうるトランジスタを用いて形成され得る。例えば、スイッチ１１４、１１６は、厚い酸化物ＭＯＳＦＥＴトランジスタ等の厚い酸化物トランジスタを用いて形成され得る。他の実施例において、スイッチ１１４、１１６は、窒化ガリウム（ＧａＮ）トランジスタ、または任意の他の適切なトランジスタまたはトランジスタの組み合わせを用いて形成され得る。
他の実施形態において、ＶＢＯＴＴＯＭ３１０がＶＩＮ３０８よりも著しく小さくないとき、スイッチ１１４、１１６は、薄い酸化物ＭＯＳＦＥＴトランジスタ等の通常の薄い酸化物トランジスタを用いて形成され得る。
いくつかの実施形態において、ハイブリッドレギュレータ４００内のフライングスイッチドインダクタレギュレータはまた、２つ以上の相を有する多相フライングバックレギュレータも含み得る。多相フライングバックレギュレータは、単一の周期Ｔにわたりタイムインターリーブ様式で動作する複数の並列フライングバックレギュレータを含み得る。例えば、３相フライングバックレギュレータは、それぞれが０度、１２０度、２４０度位相がずれた３組のスイッチ及びインダクタを含み得る。
いくつかの実施形態において、フライングスイッチドインダクタレギュレータに提供されるＶＢＯＴＴＯＭ３１０は、ステップダウンレギュレータの出力電圧に基づき得る。図５Ａ〜図５Ｄは、いくつかの実施形態に従う、フライングバックレギュレータのためのＶＢＯＴＴＯＭ３１０がステップダウンレギュレータの出力電圧に基づいて生成されるハイブリッドレギュレータを図示する。ハイブリッドレギュレータ５００は、フライングスイッチドインダクタレギュレータ及びＮ：Ｍレギュレータ３１２を含む。図５Ａは、フライングスイッチドインダクタレギュレータがフライングバックレギュレータを含むが、フライングスイッチドインダクタレギュレータもまた他の種類のフライングスイッチドインダクタレギュレータを含み得る実施形態を図示する。フライングバックレギュレータは、ＶＩＮ３０８及びＶＢＯＴＴＯＭ３１０を受信し、かつＶＴＭＰ３０２をＮ：Ｍレギュレータ３１２に提供するように構成される。続いて、Ｎ：Ｍレギュレータ３１２がＶＴＭＰ３０２を降圧してＶＯＵＴ３０４を提供する。
いくつかの実施形態において、ＶＢＯＴＴＯＭ３１０は出力電圧ＶＯＵＴ３０４に基づき得る。具体的には、ＶＢＯＴＴＯＭ３１０は、ＶＩＮ−ＶＯＵＴとして設定され得る。ハイブリッドレギュレータ５００は、レベルシフトコンバータ５２０を用いてＶＢＯＴＴＯＭ３１０を生成し得る。いくつかの実施形態において、レベルシフトコンバータ５２０は、フライングキャパシタ（ＣＬＳ）５２２及び複数のスイッチ５２４〜５３０を含み得る。
レベルシフトコンバータ５２０は、スイッチ５２４〜５３０のうちの２つを一度にオンにすることによって、ＶＩＮ−ＶＯＵＴをＶＢＯＴＴＯＭ３１０として提供し得る。例えば、図５Ｂに図示されるように、時間ｔ０に、ハイブリッドレギュレータ５００は、スイッチ５２４、５２６をオンに、スイッチ５２８、５３０をオフにすることによって、ＣＬＳ＿０５２２として図示されるように、フライングキャパシタ５２２を出力負荷と並列に提供し得る。これは、フライングキャパシタ５２２をＶＯＵＴ３０４に充電する。時間ｔ０の後の所定の時間である時間ｔ１に、図５Ｃに示すように、ハイブリッドレギュレータ５００は、スイッチ５２４、５２６をオンに、スイッチをオフにすることによって、ＣＬＳ＿１５２２−１として図示されるように、フライングキャパシタ５２２をフライングバックレギュレータと並列に提供し得る。プレートに正電荷ＶＩＮ３０４を提供することによって、及びプレートに負電荷ＶＢＯＴＴＯＭ３１０を提供することによって、ＶＢＯＴＴＯＭ３１０がＶＩＮ−ＶＯＵＴとして設定され得る。図５Ｄは、図５Ａのハイブリッドレギュレータのタイミング図を図示する。図５Ｄは、内部ノードＶｘ１０２がＶＩＮ３０４とＶＩＮ−ＶＯＵＴとの間でスイングすることを図示する。Ｖｘ１０２は続いてインダクタによって低域フィルタリングされてＶＴＭＰ３０２を生成し、これはステップダウンレギュレータ３１２によってさらに降圧されてＶＯＵＴ３０４を生成する。
いくつかの実施形態において、フライングキャパシタ５２２スイッチが２つの場所ＣＬＳ＿０５２２−０とＣＬＳ＿１５２２−１との間でスイッチする周期は、フライングバックレギュレータ内のスイッチがオン及びオフになる周期と同等であり得る。いくつかの場合において、フライングキャパシタ５２２は、フライングバックレギュレータ内のスイッチのオン及びオフと同調して２つの場所ＣＬＳ＿０５２２−０とＣＬＳ＿１５２２−１との間でスイッチし得る。例えば、スイッチ１１４がオンとなりスイッチ１１６がオフとなると、フライングキャパシタ５２２がＣＬＳ＿０５２２−０で提供され得、スイッチ１１４がオフとなりスイッチ１１６がオンとなると、フライングキャパシタ５２２がＣＬＳ＿１５２２−１で提供され得る。他の実施形態において、フライングキャパシタ５２２スイッチが２つの場所ＣＬＳ＿０５２２−０とＣＬＳ＿１５２２−１との間でスイッチする周期は、フライングバックレギュレータ内のスイッチがオン及びオフになる周期の整数の倍数と同等であり得る。
いくつかの実施形態において、フライングキャパシタ５２２は、高い容量値を有し得る。例えば、フライングキャパシタ５２２の容量は、０．１〜１００ｎＦの間、または任意の他の適切な容量値であり得る。高容量フライングキャパシタ５２２は、フライングキャパシタ５２２にわたる電圧（よってフライングバックレギュレータにわたる電圧）が時間とともに著しく変化することを妨げ得る。
いくつかの実施形態において、ハイブリッドレギュレータ５００のレベルシフトコンバータは、別個のバックコンバータを含み得る。他の実施形態において、レベルシフトコンバータは、複数のフライングキャパシタがインターリーブ様式で動作する、２つ以上の相を有する多相コンバータを含み得る。
いくつかの実施形態において、ハイブリッドレギュレータのフライングバックレギュレータの入力端子及び出力端子は、フリップされ得る。かかるフライングバックレギュレータは、フリップドフライングバックレギュレータと称され得る。フリップドフライングバックレギュレータはまた、垂直軸に沿ってフリップされたフライングバックレギュレータのトポロジを有するため、フライングスイッチドインダクタレギュレータとも称され得る。この新しいトポロジがフライングスイッチドインダクタレギュレータと称される一方、このフライングスイッチドインダクタレギュレータの配電機構は、以下に記載されるように、通常のフライングバックレギュレータと実質的に異なり得る。
図６Ａ〜図６Ｂは、いくつかの実施形態に従う、フライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。ハイブリッドレギュレータ６００は、フライングスイッチドインダクタレギュレータ６１４を含み得、これがＮ：Ｍレギュレータ３１２に連結される。フライングスイッチドインダクタレギュレータ６１４は、フリップドフライングバックレギュレータを含み得、これがインダクタ６０８及び複数のスイッチ６１６、６１８を含む。従来のフライングバックレギュレータと違い、フリップドフライングバックレギュレータ６１４は、インダクタ６０８を介してＶＩＮ３０８に連結され、Ｎ：Ｍレギュレータ３１２に２つの電圧ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２を提供する。続いて、Ｎ：Ｍレギュレータ３１２は、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２を用いて出力電圧ＶＯＵＴ３０４を生成し得る。
フライングスイッチドインダクタレギュレータ６１４において、入力電圧ＶＩＮ３０８は、Ｎ：Ｍレギュレータに提供される２つの電圧、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２の加重平均と等量である。これは、フライングスイッチドインダクタレギュレータが図の垂直軸に沿ってフリップされ、出力であったノードがここでは一定電圧であり得るＶＩＮ３０８に連結されるため、前の実施形態と異なる。
フライングスイッチドインダクタレギュレータ６１４は、インダクタ６０８に連結される入力電圧ＶＩＮ３０８がＶＮ：Ｍ＿ＴＯＰＤ＋ＶＮ：Ｍ＿ＢＯＴＴＯＭ（１−Ｄ）と等量になるように構成され得、ここで０と１の間の数であるＤは、ＶＸ６０２がＶＮ：Ｍ＿ＴＯＰに連結されるデューティサイクルである。ＶＩＮが一定であるため、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２は、ＶＸ６０２がどれだけ長くＶＮ：Ｍ＿ＴＯＰ６２０に連結されたままでいるか、かつＶＸ６０２がどれだけ長くＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２に連結されたままでいるかに応じて変更されるように構成される。図６Ｂは、図６Ａのハイブリッドレギュレータのタイミング図を図示する。図６Ｂは、インダクタ６０８に連結される入力電圧ＶＩＮ３０８が一定電圧であることを図示する。この一定入力電圧ＶＩＮ３０８は、２つの別個の電圧、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２を生成するために用いられ、これらもまた一定電圧である。内部ノードＶＸ６０２は、ＶＮ：Ｍ＿ＴＯＰ６２０とＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２との間でＤのデューティサイクルでスイッチする。ステップダウンレギュレータ３１２は、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２を２つの入力として用いて出力電圧ＶＯＵＴ３０４を生成する。
図７Ａ〜７Ｂは、いくつかの実施形態に従う、フライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータの例示的な実施形態を示す。図７Ａは、インダクタ７０８を含むフライングスイッチドインダクタレギュレータ７１４を有するハイブリッドレギュレータ７００を示す。図７Ａはまた、第１の組のスイッチ７１６及び第２の組のスイッチ７１８も含む。第１の組のスイッチ７１６及び第２の組のスイッチ７１８のうちのそれぞれのスイッチが、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２をステップダウンレギュレータ７１２の入力ノードのうちの１つまたは接地（０Ｖ）に結合する。
ステップダウンレギュレータ７１２は、複数のＮ：Ｍレギュレータを含み得る。例えば、図７Ａにおいて、ステップダウンレギュレータ７１２は、１：１レギュレータ、２：１レギュレータ、３：１レギュレータ、４：１レギュレータ、及び５：１レギュレータを含む。いくつかの実施形態において、これらのＮ：Ｍレギュレータ（５：１、４：１、３：１、２：１、１：１）は、別個のレギュレータとして実装され得る。他の実施形態において、これらのＮ：Ｍレギュレータ（５：１、４：１、３：１、２：１、１：１）は、スイッチ及びキャパシタを共有する単一の再構成可能ＳＣレギュレータとして実装され得る。また他の実施形態において、これらのＮ：Ｍレギュレータのうちの２つ以上が、単一の再構成可能ＳＣレギュレータとして実装され得、これらのＮ：Ｍレギュレータうちの残りは、別個のレギュレータとして実装され得る。
ステップダウンレギュレータ７１２は、ステップダウンレギュレータ７１２内のＮ：Ｍレギュレータのうちの１つにそれぞれが連結される複数の入力ノードを含み得る。例えば、図７Ａにおいて、ステップダウンレギュレータ７１２は、５つの入力ノード、ＶＳＣ＿５：１、ＶＳＣ＿４：１、ＶＳＣ＿３：１、ＶＳＣ＿２：１、ＶＳＣ＿１：１を含む。ステップダウンレギュレータ７１２はまた、Ｎ：Ｍレギュレータのうちの１つの出力電圧を提供する出力ノードも含む。
第１の組のスイッチ７１６及び第２の組のスイッチ７１８は、時間多重様式で動作され得る。例えば、時間の一時点で、第１の組のスイッチ７１６のスイッチのうちの１つもオンにされないか、または１つがオンにされ得る。同様に、時間の一時点で、第２の組のスイッチ７１８のスイッチのうちの１つもオンにされないか、または１つがオンにされ得る。第１の組のスイッチ７１６のうちの１つがオンにされたとき、第２の組のスイッチ７１８のうちの１つもオンにされず、第１の組のスイッチ７１６のうちの１つもオンにされないとき、第２の組のスイッチ７１８のうちの１つがオンにされる。図７Ｂに記載するように、７１８のうちの１つのスイッチ及び７１６のうちの１つのスイッチがオン及びオフにされてＶＸ７０２で方形波を作製し得る。
いくつかの実施形態において、ＶＮ：Ｍ＿ＴＯＰ７２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ７２２がＶＸ７０２に連結されている継続時間は、ＶＯＵＴ７０４を制御するために制御され得る。例えば、ＶＩＮが典型的なリチウムイオンバッテリ電圧である３．７Ｖであり、ＶＮ：Ｍ＿ＴＯＰ７２０が第２の組のスイッチ７１８を介してＶＳＣ＿４：１に連結され、ＶＮ：Ｍ＿ＢＯＴＴＯＭ７２２が第１の組のスイッチ７１６を介してＶＳＣ＿３：１に連結され、目標ＶＯＵＴ７０４が１Ｖであるとする。ＶＯＵＴが１Ｖであるため、ＶＳＣ＿４：１が４Ｖであり、ＶＳＣ＿３：１が３Ｖである。ＶＩＮがＶＮ：Ｍ＿ＴＯＰＤ＋ＶＮ：Ｍ＿ＢＯＴＴＯＭ（１−Ｄ）と等しく、ＶＩＮは３．７Ｖであり、ＶＮ：Ｍ＿ＴＯＰ及びＶＮ：Ｍ＿ＢＯＴＴＯＭが、それぞれ、ＶＳＣ＿４：１（４Ｖ）及びＶＳＣ＿３：１（３Ｖ）に連結されるため、フライングスイッチドインダクタレギュレータ（Ｄ）のデューティサイクルは０．７となるはずである。言い換えると、フライングスイッチドインダクタレギュレータは時間の７０％がＶＳＣ＿４：１に連結され、時間の残りの３０％がＶＳＣ＿３：１に連結される。別の実施例として、目標電圧ＶＯＵＴ７０４が０．９５Ｖに変更された場合、ＶＮ：Ｍ＿ＴＯＰ及びＶＮ：Ｍ＿ＢＯＴＴＯＭが、それぞれ、ＶＳＣ＿４：１（３．８Ｖ）及びＶＳＣ＿３：１（２．８５Ｖ）に連結されたままとなるが、Ｄは０．８９に変更され得る。このＤは、ＶＩＮ＝ＶＮ：Ｍ＿ＴＯＰＤ＋ＶＮ：Ｍ＿ＢＯＴＴＯＭ（１−Ｄ）からもたらされる等式３．７＝３．８Ｄ＋２．８５（１−Ｄ）に由来する。別の実施例として、目標電圧ＶＯＵＴ７０４が０．９Ｖに変更された場合、ＶＮ：Ｍ＿ＴＯＰ及びＶＮ：Ｍ＿ＢＯＴＴＯＭが、それぞれ、ＶＳＣ＿５：１（４．５Ｖ）及びＶＳＣ＿４：１（３．６Ｖ）に連結され得、かつＤは０．１１に変更され得る。図７Ｂは、ハイブリッドレギュレータ内の信号のタイミング図を図示する。図７Ｂにおいて、第１の組のスイッチ７１６のうちの１つが、ＶＳＣ＿３：１をＶＮ：Ｍ＿ＢＯＴＴＯＭに連結するように構成され、第２の組のスイッチ７１８のうちの１つが、ＶＳＣ＿４：１をＶＮ：Ｍ＿ＴＯＰに連結するように構成される。図６Ｂに図示されるように、ＶＳＣ＿３：１及びＶＳＣ＿４：１は、デューティサイクルされてＶＯＵＴ７０４を生成し得る。
いくつかの実施形態において、第１の組のスイッチ７１６及び第２の組のスイッチ７１８は、フライングスイッチドインダクタレギュレータの一部であり得る。他の実施形態において、第１の組のスイッチ７１６及び第２の組のスイッチ７１８は、ステップダウンレギュレータ７１２の一部であり得る。例えば、ステップダウンレギュレータ７１２は、第１の組のスイッチ７１６及び第２の組のスイッチ７１８の中のスイッチのどの１つがＶＮ：Ｍ＿ＴＯＰ及びＶＮ：Ｍ＿ＢＯＴＴＯＭに連結され得るか決定し得、フライングスイッチドインダクタレギュレータがＤ（デューティサイクル）の値を決定し得る。
図７Ａに図示される実施形態は、インダクタ７０８に関連付けられる寄生容量及び寄生抵抗を低減し得る。図８Ａ〜８Ｂは、いくつかの実施形態に従い、インダクタがハイブリッドレギュレータにどのように連結され得るかを図示する。図８Ａは、インダクタがチップの２つ以上の内部ノードにどのように連結され得るかを図示し、図８Ｂは、インダクタがチップの１つの内部ノードにどのように連結され得るかを図示する。いくつかの実施形態において、インダクタは、電圧レギュレータと同一のダイ上であるが、異なる金属層の上に実装され得る。この場合、パッド８０６、８０８は、ビアを用いて実装され得る。いくつかの実施形態において、インダクタは、電圧レギュレータと異なるダイ上に実装されるか、または外部に設置される個別の構成要素であり得る。この場合、パッド８０６、８０８は、電圧レギュレータダイの上に通常のパッドとして実装され得る。どちらの種類の実施形態においても、寄生容量及び／または寄生インダクタンスによる、パッド８０６、８０８に関連付けられる寄生損失が存在する。
図３〜図５に図示されるいくつかの実施形態において、インダクタはハイブリッドレギュレータの２つの内部ノードに連結される。例えば、ハイブリッドレギュレータのバックレギュレータ／フライングバックレギュレータ内のインダクタが、ハイブリッドレギュレータの２つの内部ノードに連結される。この場合、バックレギュレータの出力電流／フライングバックレギュレータは８０６を通ってインダクタ８０４を通って流れ出、次に８０８を通って逆流し得る。したがって、ハイブリッドレギュレータはパッド８０６、８０８の両方の寄生損失による影響を受ける。
インダクタはハイブリッドレギュレータの２つの内部ノードに連結される。例えば、フライングスイッチドインダクタレギュレータ内のインダクタはＶＩＮ８１４及びハイブリッドレギュレータの内部ノードに連結される。この場合、フライングスイッチドインダクタレギュレータの電流は、インダクタ８１２を通って流れ、８１６を通って電圧レギュレータダイに流れ込み得る。したがって、電圧はパッド８０６、８０８のうちの一方のみを流れ、これが寄生損失を低減し得る。
図３〜図７に図示される実施形態において、すべてのＮ：Ｍレギュレータは、１つ以上のキャパシタまたは１つ以上のインダクタを接続／接続解除する１つ以上のスイッチを備える、フライングスイッチドインダクタまたはスイッチドキャパシタ、もしくはこの２つのハイブリッドを含み得る。Ｎ：Ｍレギュレータはまた、異なる変換率（例えば、（Ｎ−１）：Ｍ（Ｎ−２）：Ｍ、Ｎ：（Ｍ−１）、Ｎ：（Ｍ−２）、（Ｎ−１）：（Ｍ−１）等）に動的に変化する再構成可能レギュレータ構造であり得る。フライングスイッチドインダクタレギュレータ内のインダクタの典型的なインダクタンスは、１００ピコヘンリー〜１マイクロヘンリーの範囲であり得、フライングスイッチドインダクタレギュレータ内の動力スイッチは、典型的に１０００〜１００，０００の幅／（最小長）値を有し得る。例えば、９０ｎｍプロセス技術において、電源スイッチ幅は典型的に１００ｕｍ〜１０ｍｍの範囲である。スイッチング周波数は典型的に１０ＭＨｚ〜５００ＭＨｚの範囲である。
上述したように、Ｎ：Ｍレギュレータは、ＳＣレギュレータを用いて実装され得る。いくつかの場合において、ＳＣレギュレータは、入力電圧ＶＴＭＰを
に降圧することができない場合があり得る。その代わり、ＳＣレギュレータは、ＶＯＵＴとして、
を提供し得、ここでＶＤＥＬＴＡは小さい値である。例えば、９０ｎｍプロセスにおいて、ＶＤＥＬＴＡは０〜２００ｍＶの範囲である。いくつかの場合において、ＶＤＥＬＴＡは、ＳＣレギュレータの非理想的な特徴によって存在し得る。例えば、非理想的な特徴は、寄生容量を含み得る。しかしながら、しばしばＶＤＥＬＴＡは出力電圧と比べて実質的に小さい場合があり得る。いくつかの場合において、ＳＣレギュレータの効率は、
であるときに最も高くなり得る。
いくつかの実施形態において、図３〜７に開示されるハイブリッドレギュレータは、フィードバックシステムを用いて制御され得る。フィードバックシステムは、実質的にリアルタイムで、ハイブリッドレギュレータの出力電圧が目標出力電圧から許容誤差範囲内であるかを決定し得る。
いくつかの実施形態において、フィードバックシステムは、複数のフィードバックシステムを含み得る。図９は、いくつかの実施形態に従う、複数のフィードバックシステムを有するハイブリッドレギュレータを図示する。図９は、図３に記載されるような２段のハイブリッドレギュレータを含む。図９は、第１のフィードバックループ９２８及び第２のフィードバックループ９３０をさらに含む。第１のフィードバックループ９２８は、ステップダウンレギュレータ３１２を制御するように構成され、第２のフィードバックループ９３０は、フライングスイッチドインダクタレギュレータ３１４を制御するように構成される。
第１のフィードバックループ９２８及び第２のフィードバックループ９３０は、ステップダウンレギュレータ３１２がその高効率範囲の近くで動作し得るように、互いに協働するように構成される。上述したように、ＳＣレギュレータの効率は、出力電圧ＶＯＵＴが
に近いときに最も高くなり得る。したがって、第１のフィードバックループ９２８は、出力電圧ＶＯＵＴが
に近くなるようにステップダウンレギュレータ３１２を動作させるように構成される。同時に、第２のフィードバックループ９３０は、出力電圧ＶＯＵＴが目標電圧に近くなるようにフライングスイッチドインダクタレギュレータ３１４を動作させるように構成される。
ある意味、第１のフィードバックループ９２８は、ＳＣレギュレータを高効率で動作させるように動作させる遅いループであり、第２のフィードバックループ９３０は、ＶＯＵＴがＶＲＥＦに近いままとなるように、負荷変動に素早く反応する早いループである。デジタルブロック９０８、９２０は、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、及びＢｌｕｅｓｐｅｃを含むハードウェアプログラミング言語を用いて合成され得る。
例えば、ＶＩＮ＝３．７Ｖであり、目標ＶＯＵＴが１Ｖ（ＶＲＥＦは１Ｖに等しい）であり、ステップダウンレギュレータ３１２が３：１のＳＣレギュレータであるとする。この場合、ＳＣレギュレータは、ＶＴＭＰ／ＶＯＵＴが３に近いときに高効率を有する。しかしながら、ＶＴＭＰ／ＶＯＵＴは理想的な条件においてのみ３と等しくなり、非理想的な条件において、ＶＯＵＴ電圧における小さい電圧降下ＶＤＥＬＴＡが存在する。その結果、ＳＣレギュレータは、ＶＯＵＴがＶＴＭＰ／３−ＶＤＥＬＴＡに近いときに高効率を有する。
ステップダウンレギュレータ３１２の効率を高めるため、第１のフィードバックシステム９２８は、ステップダウンレギュレータ３１２を制御して、出力電圧ＶＯＵＴ３０４としてＶＴＭＰ／３−ＶＤＥＬＴＡに近い電圧を提供する。このため、第１のフィードバックシステム９２８は、ＶＴＭＰ／３−ＶＤＥＬＴＡをＶＯＵＴと比較して比較結果をデジタルブロック９０８に送信する比較器９１０を用い得る。比較結果は、ＶＯＵＴがＶＴＭＰ／３−ＶＤＥＬＴＡよりも大きいかを示すバイナリ信号を含み得る。続いて、第１のフィードバックシステム９２８のデジタルブロック９０８が、ＳＣレギュレータ９１４の動力スイッチをＶＯＵＴがＶＴＭＰ／３−ＶＤＥＬＴＡから許容誤差範囲内であるように制御する信号９０６を生成し得る。
いくつかの実施形態において、第２のフィードバックループ９３０は、ステップダウンレギュレータ３１２についての情報を用いてフライングスイッチドインダクタレギュレータ３１４を制御し得る。例えば、ＶＤＥＬＴＡが０．１Ｖであると仮定すると、ＶＯＵＴが目標値の１Ｖに近くなるように、ＶＴＭＰは３．３Ｖであり得る。よって、第２のフィードバックシステム９３０がＶＴＭＰを３．３Ｖに設定し得る。
第２のフィードバックシステム９２８は、比較器９２６を用いてＶＴＭＰを３．３Ｖとして設定し得る。比較器９２６は、ＶＲＥＦ（１Ｖ）をＶＯＵＴと比較して、比較結果をデジタルブロック９２０に送信し得る。続いて、デジタルブロック９２０は、ＶＯＵＴが所望の値、この場合１Ｖに近くなるようにフライングスイッチドインダクタレギュレータ３１４のデューティサイクルを制御し得る。このフィードバック機構は、ＶＴＭＰを自動的に３．３Ｖの近くに設定し得る。
この２つのループを用いて、ステップダウンレギュレータは、ＶＯＵＴをＶＴＭＰ／３−ＶＤＥＬＴＡの近くに設定することによって高効率で動作し得、フライングスイッチドインダクタレギュレータ３１４はＶＯＵＴが目標値に近くなるように、そのデューティサイクルを設定して適切なＶＴＭＰを生成する。
図１０は、いくつかの実施形態に従う、異なる構成を有する複数のフィードバックシステムを有するハイブリッドレギュレータを図示する。図１０は、第１のフィードバックループ１０２８及び第２のフィードバックループ１０３０を含む。第１のフィードバックループ１０２８は、ステップダウンレギュレータ３１２を制御するように構成され、第２のフィードバックループ１０３０は、フライングスイッチドインダクタレギュレータ３１４を制御するように構成される。
図１０に図示される実施形態は、図９の実施形態と実質的に同様である。違いは、第１のフィードバックループ１０２８が、ＶＯＵＴがＶＲＥＦに近いままとなるように、負荷変動に素早く反応する早いループであり、一方第２のフィードバックループ１０３０が、ＳＣレギュレータを高効率で動作させるように動作させる遅いループであるということである。
いくつかの実施形態において、デジタルブロック９０８、９２０、１００８、１０２０は、ハードウェアプログラミング言語を用いて合成され得る。ハードウェアプログラミング言語は、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｂｌｕｅｓｐｅｃ、または任意の他の適切なハードウェアプログラミング言語を含み得る。他の実施形態において、デジタルブロック９０８、９２０、１００８、１０２０は手動で設計され得、手動でチップ上にレイアウトされ得る。
ハイブリッドレギュレータは、それぞれのスイッチング周波数によって制限される最大制御帯域幅に応じて、図９または図１０の実施形態に従うフィードバックシステムを用い得る。フライングスイッチドインダクタレギュレータ３１４の最大制御帯域幅がステップダウンレギュレータ３１２の最大制御帯域幅よりも高いとき、図９の実施形態に従うフィードバックシステムは、ハイブリッドレギュレータがより高いループ帯域幅を有することを可能にし、それによりハイブリッドレギュレータが出力電圧３０４内のあらゆる変動に対して迅速に反応することを可能にする。ステップダウンレギュレータ３１２の最大制御帯域幅がフライングスイッチドインダクタレギュレータ３１４の最大制御帯域幅よりも高いとき、図１０のフィードバックシステムは、全システムがより高いループ帯域幅を有することを可能にする。
いくつかの実施形態において、ハイブリッドレギュレータは、フライングスイッチドインダクタレギュレータの不感帯に対処する不感帯フィードバックシステムを含み得る。簡潔にするために、不感帯フィードバックシステムは図５のハイブリッドレギュレータに関連して図示されるが、不感帯フィードバックシステムは開示のハイブリッドレギュレータの任意のものに用いられ得る。
フライングスイッチドインダクタレギュレータの不感帯は、フライングスイッチドインダクタレギュレータによって生成され得ない電圧の範囲を指す。例えば、図５において、フライングスイッチドインダクタレギュレータは、デューティサイクルＤを０と１の間で変化させることによって、ＶＩＮ３０８とＶＢＯＴＴＯＭ３１０の間のすべての電圧を生成することができるはずである。しかしながら、効率を理由として、デューティサイクルＤはしばしば０．０５〜０．９５に制限される。よって、ＶＢＯＴＴＯＭとＶＢＯＴＴＯＭ＋０．０５（ＶＩＮ−ＶＢＯＴＴＯＭ）との間の電圧と、電圧ＶＢＯＴＴＯＭ＋０．９５（ＶＩＮ−ＶＢＯＴＴＯＭ）及びＶＩＮは生成され得ない。
不感帯があると、ハイブリッドレギュレータが目的の範囲内のすべての所望の電圧を生成することができない場合があり得るため、この不感帯は潜在的にハイブリッドレギュレータの性能に影響を及ぼす。この問題は、以下に例とともに記載される。
ＶＩＮが典型的なリチウムイオンバッテリ電圧である３．７Ｖであり、目標ＶＯＵＴ５０４が１．１５Ｖであり、ステップダウンレギュレータが３：１のＳＣレギュレータであるとする。フライングスイッチドインダクタレギュレータのデューティサイクルがＤ、ＶＴＭＰ＝ＶＩＮＤ＋（ＶＩＮ−ＶＯＵＴ）（１−Ｄ）＝ＶＩＮ−ＶＯＵＴ（１−Ｄ）と仮定する。３：１のＳＣレギュレータは正確に３：１である変換率を有し得ず、ＶＯＵＴのわずかな電圧降下のため、その代わりにわずかにより高い変換率を有し得る。したがって、３：１のＳＣレギュレータの変換率は３＋ＮＤＥＬＴＡであり、ここでＮＤＥＬＴＡは０．１前後の数である。ＶＴＭＰ＝（３＋ＮＤＥＬＴＡ）ＶＯＵＴであるため、上記の等式と組み合わせ、ＶＩＮ−ＶＯＵＴ（１−Ｄ）＝（３＋ＮＤＥＬＴＡ）ＶＯＵＴであり、これがＶＩＮ＝（４−Ｄ＋ＮＤＥＬＴＡ）ＶＯＵＴ、またはＶＩＮ／（４−Ｄ＋ＮＤＥＬＴＡ）＝ＶＯＵＴとなる。Ｄが０と１の間の数であるため、このレギュレータは、ＶＯＵＴをＤ＝０のときＶＩＮ／（４＋ＮＤＥＬＴＡ）とＤ＝１のときＶＩＮ／（３＋ＮＤＥＬＴＡ）間の値に設定し得る。ステップダウンレギュレータがそうでなく４：１ＳＣレギュレータである場合、この等式はＶＩＮ／（５−Ｄ＋ＮＤＥＬＴＡ）＝ＶＯＵＴとなり、レギュレータはＶＯＵＴをＤ＝０のときＶＩＮ／（５＋ＮＤＥＬＴＡ）とＤ＝１のときＶＩＮ／（４＋ＮＤＥＬＴＡ）の間の値に設定し得る。
図１１に記載されるように、ステップダウンレギュレータの変換率及びフライングスイッチドインダクタレギュレータのデューティサイクルを変更することによって、このレギュレータはＶＯＵＴを広範囲な電圧に設定し得る。しかしながら、フライングスイッチドインダクタレギュレータのデューティサイクルは非常に高くまたは非常に低くなり得ないため、より現実的な範囲は、０〜１ではなく、図１２に記載されるように０．０５〜０．９５に近いものであり得る。フライングスイッチドインダクタレギュレータのデューティサイクルが０〜０．０５及び０．９５〜１の不感帯を有するため、ＶＯＵＴが設定され得ない値が存在する。
この問題を克服するため、フライングスイッチドインダクタレギュレータ３１２を不感帯で動作することが望ましいとき、ステップダウンレギュレータ３１４はＮＤＥＬＴＡを調節することによって調整を実施し得る。例えば、２段目が４：１のＳＣレギュレータであるとき、レギュレータはＶＯＵＴをＶＩＮ／４．９５（Ｄ＝０．０５）とＶＩＮ／４．０５（Ｄ＝０．９５）の間に値を設定し得る。ＶＯＵＴをＶＩＮ／５〜ＶＩＮ／４．９５の値に設定するには、ＮＤＥＬＴＡ０〜０．０５の間のどこかであり得る。ＶＯＵＴをＶＩＮ／４．０５〜ＶＩＮ／４の値に設定するために、ＳＣレギュレータは、３：１の変換率に変更し、かつＮＤＥＬＴＡを０．０５〜０．１の間のどこかに設定すべきである。
いくつかの実施形態において、ステップダウンレギュレータ３１４は、出力電圧ＶＯＵＴ３０４の電圧降下の量を制御することによって、ＮＤＥＬＴＡを修正し得る。ステップダウンレギュレータ３１４は、プログラム可能な電気部品を用いて出力電圧ＶＯＵＴ３０４の電圧降下の量を制御し得る。いくつかの実施形態において、プログラム可能な電気部品は、プログラム可能な抵抗器バンクを含み得る。ステップダウンレギュレータ３１４は、ステップダウンレギュレータの出力ノードでプログラム可能な抵抗器バンクを提供し、プログラム可能な抵抗器バンクの抵抗を制御してＮＤＥＬＴＡを制御し得る。抵抗器バンク内の１つ以上の抵抗器は、金属、ポリシリコン、またはシリコン層でできている物理抵抗器を用いて実装され得る。シリコン層は、Ｎ型拡散層またはＰ型拡散層を含み得る。抵抗器バンク内の１つ以上の抵抗器は、トランジスタを用いて実装され得るが、これはトランジスタがソース端子とドレイン端子との間に制御可能な抵抗を有するためである。
他の実施形態において、出力電圧ＶＯＵＴ３０４の電圧降下の量を制御するためのプログラム可能な電気部品は、電流源及びトランジスタを含み得る。電流源は、所定の電圧降下がトランジスタにわたり誘発され得るように、所定の量の電流をトランジスタに提供するように構成され得る。
いくつかの実施形態において、プログラム可能な電気部品内の電流源はプログラム可能であり得る。いくつかの場合において、プログラム可能な電流源は、複数の電流源ユニットを用いて実装され得る。プログラム可能な電流源は、所望の数の電流源をオンにし、一方で残りの電流源をオフにしたままにすることによって、所定の量の電流を提供するようにプログラムされ得る。いくつかの場合において、電流源は、トランジスタを用いて実装され得る。例えば、トランジスタのゲート電圧は、ソース端子とドレイン端子を流れる電圧の量を調節するように制御され得る。いくつかの実施形態において、プログラム可能な電流源は、デジタルアナログコンバータ（ＤＡＣ）を用いて実装され得る。
いくつかの実施形態において、プログラム可能な電気部品内のトランジスタもまたプログラム可能であり得る。具体的には、トランジスタは、所望の幅及び／または長さを提供するようにプログラムされ得る。かかるトランジスタは、プログラム可能なトランジスタと称され得る。プログラム可能なトランジスタは、所定の幅及び／または長さを有する複数のトランジスタユニットを用いて実装され得る。例えば、プログラム可能なトランジスタは、並列の様式で配列された複数のトランジスタユニットを含み得る。プログラム可能なトランジスタの幅及び／または長さは、所望の数のトランジスタユニットをオンにし、一方で残りの電流源をオフにしたままにすることによって制御され得る。
いくつかの実施形態において、ハイブリッドコンバータは、ステップダウン構成で動作し得る。例えば、図３に図示されるように、ハイブリッドコンバータの出力電圧はハイブリッドコンバータの入力電圧よりも低い場合があり得る。他の実施形態において、ハイブリッドコンバータはステップアップ構成で動作し得る。ハイブリッドコンバータのステップアップ構成は、ハイブリッドコンバータの出力端子及び入力端子を単にスワップまたはフリップすることによって実現され得る。
図１３は、いくつかの実施形態に従う、ステップアップ構成内のハイブリッドコンバータを図示する。ステップアップ構成内のハイブリッドコンバータ１３００は、ＶＩＮ３０８及びＶＯＵＴ３０４の位置がスワップされ、ＶＩＮ１３０２がＶＯＵＴ１３１０より低いことを除き、図３のステップダウン構成内のハイブリッドコンバータ３００の動作と同様である。
例えば、ハイブリッドコンバータ１３００は、ステップダウンレギュレータ３１２の出力ノードで入力電圧ＶＩＮ１３０２を受信するように構成される。この構成ではステップダウンレギュレータ３１２の入力ノード及び出力ノードがフリップされているため、ステップダウンレギュレータ３１２は実質上ステップアップレギュレータとして動作する。したがって、ステップダウンレギュレータ３１２は、昇圧された電圧信号ＶＴＭＰ１３０４及び電流ＩＬ１３０４を提供するように構成される。フライングスイッチドインダクタレギュレータ３１４は、昇圧された電圧信号ＶＴＭＰ１３０４及び電流ＩＬ１３０６をその出力で受容し、ボトム電圧ＶＢＯＴＴＯＭ１３０８の分数として昇圧された出力電圧ＶＯＵＴ１３１０及び出力電流ＩＬＯＡＤ１３１２を提供し得る。
図１４Ａ〜図１４Ｂは、いくつかの実施形態に従う、ステップアップ構成内のハイブリッドコンバータの動作を図示する。図１４Ａは、ハイブリッドレギュレータ１４００内のフライングスイッチドインダクタレギュレータ３１４がフライングバックレギュレータである状況を図示する。この場合、中間電圧ＶＸ１４０２は、スイッチ１１４、１１６のうちのどちらがオンであるかに応じて出力電圧ＶＯＵＴ１３１０とボトム電圧ＶＢＯＴＴＯＭ１３０８との間で交互になる。いくつかの実施形態において、図１４Ａの構成要素を制御するための制御信号は、図４の構成要素を制御するための制御信号と実質的に同様であり得る。図１４Ｂのタイミング図１４０４に図示されるように、ハイブリッドコンバータがステップアップ構成であるため、出力電圧ＶＯＵＴ１３１０は入力電圧ＶＩＮ１３０２よりも高い。
いくつかの実施形態において、ハイブリッドコンバータ１３００、１４００は、図５Ａ〜図５Ｃに図示されるように、ハイブリッドコンバータ３００、４００がレベルシフトレギュレータ５２０とあわせてどのように用いられ得るかと実質的に同様の様式でレベルシフトレギュレータとあわせて用いられ得る。いくつかの実施形態において、ハイブリッドコンバータ１３００、１４００は、図９〜図１０に図示されるように、ハイブリッドコンバータ３００、４００が１つ以上のフィードバック制御ループ９２８、９３０、１０２８、１０３０とあわせてどのように用いられ得るかと実質的に同様の様式で１つ以上のフィードバック制御ループとあわせて用いられ得る。いくつかの場合において、図１１〜図１２とあわせて図示されるように、１つ以上のフィードバック制御ループはまた、不感帯認識制御機構を実装し得る。
いくつかの実施形態において、フライングスイッチドインダクタレギュレータを含むハイブリッドコンバータは、ステップアップ構成にも構成され得る。図１５Ａ〜１５Ｂは、いくつかの実施形態に従う、ステップアップ構成内にフライングスイッチドインダクタレギュレータを含むハイブリッドコンバータを図示する。ステップアップ構成内のハイブリッドコンバータ１５００の動作は、ＶＩＮ１５０２とＶＯＵＴ１５１６の位置がスワップされ、ＶＩＮ１５０２がＶＯＵＴ１５１６より低いことを除き、図５のステップダウン構成内のハイブリッドコンバータ５００の動作と同様である。
例えば、ハイブリッドコンバータ１５００は、ステップダウンレギュレータ３１２の出力ノードで入力電圧ＶＩＮ１５０２を受信するように構成される。この構成ではステップダウンレギュレータ３１２の入力ノード及び出力ノードがフリップされているため、ステップダウンレギュレータ３１２は実質上ステップアップレギュレータとして動作する。ステップダウンレギュレータ３１２が複数の入力電圧端子を有するとき、それぞれの端子が異なる比率で降圧される電圧信号を受信するように構成され、ステップダウンレギュレータ３１２は、２つ以上の昇圧された電圧信号ＶＮ：Ｍ＿ＴＯＰ１５０８及びＶＮ：Ｍ＿ＢＯＴＴＯＭ１５１０を提供するように構成される。
２つ以上の昇圧された電圧信号１５０８、１５１０は、２つ以上のスイッチ６１５、６１８が２つ以上の昇圧された電圧信号１５０８、１５１０のうちの１つを時間多重様式でインダクタ６０８に提供し得るように、フライングスイッチドインダクタレギュレータ６１４内の２つ以上のスイッチ６１５、６１８に提供され得る。これは、インダクタ６０８の第１のノードに中間電圧ＶＸ１５１２及び負荷電流ＩＬ１５１４を生成する。インダクタは、中間電圧ＶＸ１５１２を平坦化して出力電圧ＶＯＵＴ１５１６及び出力電流ＩＯＵＴ１５１８を提供し得る。図１５Ｂは、２つ以上の昇圧された電圧信号１５０８、１５１０、中間電圧ＶＸ１５１２、及び出力電圧ＶＯＵＴ１５１６のタイミング図を示す。
図１６Ａ、１６Ｂは、いくつかの実施形態に従う、フライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。図１６Ａは、ハイブリッドレギュレータ１５００がインダクタ６０８を有するフライングスイッチドインダクタレギュレータ７１４を含む状況を図示する。この場合、図１６Ａの構成要素を制御するための制御信号は、図７の構成要素を制御するための制御信号と実質的に同様であり得る。図１６Ｂのタイミング図１６０２に図示されるように、ハイブリッドコンバータ１５００がステップアップ構成内にあるため、出力電圧ＶＯＵＴ１５１６は入力電圧ＶＩＮ１５０２よりも高い。
いくつかの実施形態において、ステップアップ構成内のハイブリッドコンバータ１３００、１４００、１５００、１６００は、種々の用途において用いられ得る。可動性携帯用デバイスにおいて、入力電圧１３０２、１５０２は、２．８〜４．３Ｖの電圧範囲の電圧信号を提供するリチウムイオン（Ｌｉ−Ｉｏｎ）バッテリであり得、負荷ＩＬＯＡＤ７０６は、照明バックライト、カメラフラッシュのうちの１つ以上、及び有機発光ダイオード（ＯＬＥＤ）ディスプレイのうちの１つ以上を駆動するために用いられ得る。これらの負荷のうちのいくつかは、リチウムイオンバッテリ電圧よりも大きい電圧を用い得る。したがって、ステップアップ構成内のハイブリッドコンバータ１３００、１４００、１５００、１６００は、これらの負荷のうちのいくつかのための電圧及び電流信号を提供する際に有用であり得る。
いくつかの実施形態において、ハイブリッドコンバータは、入力電圧端子及び出力電圧端子をフリップする必要なくステップダウンまたはステップアップ構成内に構成され得る。図１７は、いくつかの実施形態に従う、ステップダウン及びステップアップ電圧調整の両方を提供し得るハイブリッドコンバータを示す。ハイブリッドコンバータ１７００は、ハイブリッドコンバータ６００と同様である。ハイブリッドコンバータ１７００とハイブリッドコンバータ６００との違いは、ハイブリッドコンバータ１７００が電圧信号のステップアップ及びステップダウン調整の両方を提供する能力があるステップダウン／ステップアップコンバータ１７０２を含むことである。ステップダウン／ステップアップコンバータ１７０２は、それぞれがＶＩＮ３０８よりも低いまたは高い出力電圧信号を提供し得る複数の出力端子を含み得る。ステップダウン／ステップアップコンバータ１７０２に連結されるスイッチマトリクス１７０４は、複数の出力端子のうちの１つがハイブリッドコンバータ１７００の負荷に連結されることを選択し、これにより最終出力電圧ＶＯＵＴ３０４を提供するように構成されたマルチプレクサとして動作し得る。したがって、最終出力電圧ＶＯＵＴ３０４は、スイッチ１７０４の構成に応じて、入力電圧ＶＩＮ３０８より低く（降圧）または高く（昇圧）なり得る。
いくつかの実施形態において、ステップダウン／ステップアップコンバータ１７０２は、明白な電圧設定を提供するように構成された１つ以上のスイッチドキャパシタレギュレータを含み得る。１つ以上のスイッチドキャパシタレギュレータは、１つ以上のスイッチドキャパシタレギュレータによって受信される電圧信号内の電圧の所定の増加（利得）または所定の減少（または低下）を提供するように構成され得る。したがって、ステップダウン／ステップアップコンバータ１７０２は、１つ以上の明白な電圧利得設定に適合するように構成され得る。
いくつかの実施形態において、ステップダウン／ステップアップコンバータ１７０２内の１つ以上のスイッチドキャパシタレギュレータの入力端子は、専用の一連のスイッチを用いてインダクタ６０８に連結され得る。例えば、ステップダウン／ステップアップコンバータ１７０２内の１つ以上のスイッチドキャパシタレギュレータの入力端子は、図７Ａに図示されるように、複数のスイッチ７１６、７１８を用いてインダクタ６０８に連結され得る。
いくつかの実施形態において、ハイブリッドコンバータ１７００は、図５Ａ〜図５Ｃに図示されるように、ハイブリッドコンバータ３００、４００がレベルシフトレギュレータ５２０とあわせてどのように用いられ得るかと実質的に同様の様式でレベルシフトレギュレータとあわせて用いられ得る。いくつかの実施形態において、ハイブリッドコンバータ１７００は、図９〜図１０に図示されるように、ハイブリッドコンバータ３００、４００が１つ以上のフィードバック制御ループ９２８、９３０、１０２８、１０３０とあわせてどのように用いられ得るかと実質的に同様の様式で１つ以上のフィードバック制御ループとあわせて用いられ得る。いくつかの場合において、図１１〜図１２とあわせて図示されるように、１つ以上のフィードバック制御ループはまた、不感帯認識制御機構を実装し得る。
いくつかの実施形態において、ハイブリッドコンバータ１７００は、逆構成（例えば、ハイブリッドコンバータ１７００の入力端子と出力端子がスイッチされる）で動作され得る。ハイブリッドコンバータ１７００の動作方向は、ハイブリッドコンバータ１７００の入力端子及び出力端子に連結される種々の種類の入力電圧源及び出力負荷に適合するように、柔軟に修正され得る。
開示されるハイブリッドコンバータの種々の実施形態が、バッテリで動作するデバイス内のバッテリ充電器として用いられ得る。例えば、ハイブリッドコンバータの出力ノードは、バッテリを充電するためにハイブリッドコンバータ出力電圧及び出力電流が用いられるように、バッテリに連結され得る。ハイブリッドコンバータは、携帯用デバイス内のバッテリを充電する際にとりわけ有用であり得る。スマートフォンなどの携帯用デバイスは、バッテリが充電されているかに応じて（例えば、完全に充電されているときは４．３Ｖ、完全に放電されているときは２．８Ｖ）約２．８〜４．３Ｖの範囲内の電圧出力を提供するように構成されたリチウムイオン（Ｌｉ−Ｉｏｎ）バッテリを用い得る。携帯用デバイス内のリチウムイオンバッテリは、ユニバーサルシリアルバス（ＵＳＢ）を用いて充電され得る。現行のＵＳＢ電力線は５Ｖを用い（将来のＵＳＢはより高い電圧を用い得る）、これはリチウムイオンバッテリの電圧出力より高い。したがって、ＵＳＢ電力線からの電圧は、リチウムイオンバッテリを充電するために用いられる前に降圧されるべきである。このため、ハイブリッドコンバータは、リチウムイオンバッテリがＵＳＢからの電圧及び電流に基づいて充電されるように、ＵＳＢから電力線電圧及び電流を受信し、かつステップダウン版の電力電圧及び電流をリチウムイオンバッテリ提供するように構成される。
いくつかの実施形態において、バッテリがＵＳＢ電力線を用いて充電される上述の構成は、ＵＳＢ Ｏｎ−Ｔｈｅ−Ｇｏ（ＯＴＧ）として逆に用いられ得、第１のデバイスが第２のデバイスを充電するために、ＵＳＢによって電力を第２のデバイスに送達し得る。この状況において、第１のデバイス内のバッテリは、ＵＳＢを通じて電流を第２のデバイス内のバッテリに送達するように構成される。第１のデバイス内のバッテリ内のバッテリの出力電圧は、ＵＳＢ電力線電圧よりも低い場合があり得、バッテリの出力電圧をＵＳＢ電力線の出力電圧に昇圧するため、ハイブリッドコンバータはステップアップ構成内で動作し得る。こうすると、第１のデバイス内のバッテリは、ＵＳＢ電力線を通じて第２のデバイス内のバッテリを充電し得る。
いくつかの場合において、ハイブリッドレギュレータは、適切な製作プロセス及び統合方法を用いることにより、例えば、電力変換効率、電力密度、及び制御ループ帯域幅において高い性能に到達し得る。
いくつかの実施形態において、適切な製作技術は、ハイブリッドレギュレータ内の受動部品の品質を向上し得る。具体的には、適切な製作技術は、キャパシタの容量密度を増大し得、またハイブリッドレギュレータ内のキャパシタの寄生容量を低減し得る。また、適切な製作技術は、非常に低い寄生抵抗を有する厚い金属を用いたインダクタの製造を可能にし得る。高容量密度キャパシタ及び低抵抗インダクタの両方が、電力密度（例えば、電力転送能力）及びＩＶＲの電力転送効率を増大し得る。
いくつかの実施形態において、１つ以上のハイブリッドレギュレータのブロックは、ＤＲＡＭセルにおいてしばしば用いられる高密度キャパシタの製造を可能にするＤＲＡＭプロセス内に実装され得る。ハイブリッドレギュレータはまた、高品質、オンチップスパイラルインダクタの実装に低いシート抵抗を有する３〜１０μｍの範囲の厚さを有する極厚金属も利用し得る。
いくつかの場合において、ハイブリッドレギュレータの性能は、他のチップまたはシステムとどのように統合されるかに依存し得る。例えば、インダクタ及びキャパシタを含む受動部品及び配電網（例えば、送電網）の実装は、受動部品の品質（例えば、キャパシタの容量密度及びインダクタの寄生抵抗）と、ＩＶＲチップのサイズ、ＩＶＲチップを具現化する回路基板、及び／またはＩＶＲチップを具現化する電子システムとの間のトレードオフに供する。例えば、受動部品の完全な統合は、ＩＶＲシステムが小さい形状因子（例えば、小さいサイズ）を有することを可能にし得るが、オンパッケージＩＶＲシステム内の受動部品またはオフチップ構成要素として具現化される受動部品と比べてより低い品質の受動部品という代償を払う。
いくつかの実施形態において、ハイブリッドレギュレータは、すべての構成要素が単一のダイ上に統合された、統合されたレギュレータとして実装され得る。図１８は、いくつかの実施形態に従う、統合されたレギュレータを図示する。ダイ１８００は、スイッチ、フィードバック制御回路、及びフロントエンド（ＦＥＯＬ）層及び薄い金属層を含む、ダイ１８００の上部金属層内にキャパシタを含み得、一方ダイ１８００は、より厚い金属に適合し得る下部金属層内に１つ以上のインダクタを含み得る。ＦＥＯＬ層は、集積チップ（ＩＣ）内の底層のうちの１つを含み、個別の能動及び受動デバイス（トランジスタ、キャパシタ、抵抗器等）がパターン化される。図１８は、ダイ１８００がフリップチップパッケージ用にフリップされるフリップチップパッケージ実装を図示する。しかしながら、ダイ１８００は、アップライトパッケージ内にもパッケージ化され得る。ダイ１８００は、はんだ１８０４を介してプリント基板（ＰＣＢ）に連結され得る。上層は、ビア及び金属等の１組の相互接続を通じて下層に連結され得る。
いくつかの実施形態において、ハイブリッドレギュレータは、すべての構成要素が単一のダイ上に統合された、統合されたレギュレータとして、しかし図１８と比較して異なる構成で実装され得る。図１９は、いくつかの実施形態に従う、統合されたレギュレータを図示する。ダイ１９００は、ライン層及び薄い金属層のフロントエンドを含む、上金属層にスイッチ及びフィードバック制御回路を含み得、一方ダイ１９００は、下部金属層内に、より密度の濃いキャパシタ用に必要なより厚い金属及び材料を有するキャパシタ及びインダクタを含み得る。上層は、ビア及び金属等の１組の相互接続を通じて下層に連結され得る。
いくつかの実施形態において、ハイブリッドレギュレータの一部分が、単一のダイ上に実装され得、いくつかの実施形態に従い、図２０に図示されるように、一方１つ以上のインダクタが、個別の構成要素として実装される。例えば、ダイ２０００は、動力スイッチ、フィードバック制御回路、及びキャパシタを上層に含み、一方インダクタ２００２は、個別の構成要素として実装される。インダクタは、０２０１、０４０２、０３０８、０８０５の個別のインダクタを含み得る。
いくつかの実施形態において、ハイブリッドレギュレータの一部分が、単一のダイ上に実装され得、いくつかの実施形態に従い、図２１に図示されるように、一方１つ以上のインダクタが、個別の構成要素として実装される。ダイ２１００は、ライン層及び薄い金属層のフロントエンドを含む、上層にスイッチ及びフィードバック制御回路を含み得、一方ダイ２１００は、下層により密度の濃いキャパシタ用に必要な材料を有するキャパシタを含む。上層は、ビア及び金属等の１組の相互接続を通じて下層に連結され得る。
いくつかの実施形態において、図２２に図示されるように、動力スイッチ、フィードバック制御回路、キャパシタ、及びインダクタを含む統合電圧レギュレータダイ２２００のうちの１つ以上が、ＳｏＣパッケージ基板２２０４上の別のシステムオンチップ（ＳｏＣ）ダイ２２０２上に隣り合わせに設置され得る。
いくつかの実施形態において、図２３に図示されるように、動力スイッチ、フィードバック制御回路、キャパシタを含む統合電圧レギュレータダイ２２００のうちの１つ以上が、個別のインダクタ構成要素２００２とともに、ＳｏＣパッケージ基板２２０４上の別のＳｏＣダイ２２０２上に隣り合わせに設置され得る。インダクタ２００２は、０２０１、０４０２、０３０８、０８０５の個別のインダクタを含み得る。
いくつかの実施形態において、図２４に図示されるように、動力スイッチ、フィードバック制御回路、キャパシタ、及びインダクタを含む統合電圧レギュレータダイまたはパッケージ２４００のうちの１つ以上が、ＰＣＢ１８０２上の別のＳｏＣ２４０２上に隣り合わせに設置され得る。
いくつかの実施形態において、図２５に図示されるように、動力スイッチ、フィードバック制御回路、キャパシタを含む統合電圧レギュレータダイまたはパッケージ２５００のうちの１つ以上が、個別のインダクタ構成要素２００２とともに、ＰＣＢ１８０２上の別のＳｏＣ２４０２上に隣り合わせに設置され得る。インダクタ２００２は、０２０１、０４０２、０３０８、０８０５の個別のインダクタであり得る。
いくつかの実施形態において、図２６に図示されるように、いくつかのＩＶＲダイ２６００のみがＳｏＣパッケージ２２０４内の別のＳｏＣダイ２２０２と隣り合わせに設置され得る。
いくつかの実施形態において、図２７に図示されるように、多くの「小型の統合電圧レギュレータ」ダイ２７００がＳｏＣパッケージ２２０４内の別のＳｏＣダイ２２０２を取り囲む。
いくつかの実施形態において、図１８〜図２７に図示されるダイは、スルーホールパッケージ内にパッケージ化され得る。スルーホールパッケージは、単一のインラインパッケージ、デュアルインラインパッケージ（ＤＩＰ）、セラミックＤＩＰ、ガラス封着セラミックＤＩＰ、クワドループルインラインパッケージ、スキニーＤＩＰ、ジグザグインラインパッケージ、成形ＤＩＰ、またはプラスチックＤＩＰを含み得る。いくつかの実施形態において、ダイは、表面実装としてパッケージ化され得る。表面実装は、セラミックカラムグリッドアレイ（ＣＧＡ）、カラムグリッドアレイ、セラミックパッケージ、ランドグリッドアレイ（ＬＧＡ）、及びマルチチップモジュール（ＭＣＭ）を含み得る。いくつかの実施形態において、ダイは、チップキャリア内にパッケージ化され得る。チップキャリアは、パッケージのすべての四隅に電気接点を有する長方形パッケージを含み得る。チップキャリアは、バンプチップキャリア（ＢＣＣ）、セラミックリードレスチップキャリア、（ＣＬＣＣ）、デュアルリードレスチップキャリア、（ＤＬＣＣ）、及びプラスチックリード付きチップキャリア（ＰＬＣＣ）を含み得る。いくつかの実施形態において、ダイは、ピングリッドアレイを用いてパッケージ化され得る。ピングリッドアレイは、有機ピングリッドアレイ（ＯＰＧＡ）、フリップチップピングリッドアレイ（ＦＣＰＧＡ）、ピンアレイカートリッジ（ＰＡＣ）、ピングリッドアレイ（ＰＧＡ）、及びセラミックピングリッドアレイ（ＣＰＧＡ）を含み得る。いくつかの実施形態において、ダイは、ボールグリッドアレイを用いてパッケージ化され得る。ボールグリッドアレイは、ファインピッチグリッドアレイ（ＦＢＧＡ）、セラミックボールグリッドアレイ（ＣＢＧＡ）、プラスチックボールグリッドアレイ（ＰＢＧＡ）、及び薄肉球グリッドアレイ（ＴＢＧＡ）を含み得る。
初めにハイブリッドレギュレータの電源が入っているとき、ハイブリッドレギュレータ内の信号が安定状態に上昇される。すべての入力及び出力が設置しているときのオフ状態と、入力電圧と出力電圧がすべて各々の安定状態に到達しているときのオン状態との間の過度状態は、スタートアップと称される。いくつかの実施形態において、バッテリ等の動力源からの入力電圧、及び調整されたハイブリッドレギュレータの出力電圧は、一緒にスタートアップ（または一緒に上昇）し得る。言い換えると、これらの実施形態において、動力源からの入力電圧は、調整された出力電圧とともに上昇するように制御され得る。このため、ハイブリッドレギュレータは、円滑なスタートアップを可能にするため単純なスタートアップ回路を用い得る。具体的には、スタートアップ回路は、いかなる急激な電圧不安定性も引き起こすことなく入力電源が円滑に出力電圧を充電し得るように、入力電圧と出力電圧の定率を維持し得る。
他の実施形態において、入力電源は制御されない場合がある。そうでなく、入力電源は、ハイブリッドレギュレータがオフのときでも、一定の、所定の電圧を絶えず提供し得る。例えば、図６のハイブリッドレギュレータの特定の実装例において、出力ＶＯＵＴ３０４は、０Ｖから安定出力電圧に上昇し得、一方入力ＶＩＮ３０８は所定の入力電圧に固定される。この場合、出力ＶＯＵＴ３０４は０Ｖから上昇し、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２での電圧も上昇する。これは、インダクタ６０８にわたり大きな電圧差を引き起こし、これは大きな電流ＩＬ３１２が、ＶＮ：Ｍ＿ＴＯＰ６２０がＶＩＮ３０８以上に上がるまでインダクタを流れることを引き起こし得る。この大きな電流ＩＬ３１２はしばしば突入電流と称される。この大きな突然の電流引き込みは、インダクタ６０８及び／またはハイブリッドレギュレータ内の他の構成要素を損傷し得る。
いくつかの実施形態において、ハイブリッドレギュレータ内のフライングスイッチドインダクタレギュレータは、シャントスイッチを含み得る。図２８は、いくつかの実施形態に従う、シャントスイッチを有するフライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。図２８は、図６のハイブリッドレギュレータ、及びシャントスイッチ２８０２を含む。シャントトランジスタ２８０２は、インダクタ６０８のためのソフトスタートアップ機構を提供し、かつスタートアップ中のインダクタ６０８内の突入電流を抑制し得る。シャントスイッチ２８０２のそれぞれのノードが、インダクタ６０８の異なるノードに結合され得、それにより入力電圧ＶＩＮ３０８と中間ノードＶＸ６０２とを結合する。スタートアップ中、シャントスイッチ６３０はオンにされ、それによりインダクタ６０８の２つの端子をショート(短絡)する。これは、スタートアップ中にインダクタ６０８内に生じる電流がないことと、中間ノードＶＸ６０２が入力電圧ＶＩＮ３０８と同一の電位であることを確実にし得る。スタートアッププロセス中、シャントスイッチ６３０がオンになっている間、入力電圧ＶＩＮ３０８がスイッチ６１６、６１８を介してＶＮ：Ｍ＿ＴＯＰ６２０及び／またはＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２に充電するように、スイッチ６１６、６１８のうちの１つ以上がオン及びオフにされ得る。いくつかの実施形態において、ＶＮ：Ｍ＿ＴＯＰ６２０及び／またはＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２が緩徐に上昇し得るように、スイッチ６１６、６１８のうちの１つ以上が所定のプログラム可能なデューティサイクルに従ってオン及びオフにされ得る。いくつかの実施形態において、スイッチ６１６、６１８の所定のデューティサイクルは、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２を、よってＶＯＵＴ３０４を緩徐に上げるように、時間とともにゼロから特定の値に増加し得る。これらの特徴は、ハイブリッドレギュレータの円滑なスタートアップを可能にし得る。
いくつかの実施形態において、インダクタスイッチドレギュレータは、直列スイッチ及びシャントスイッチを含み得る。図２９は、いくつかの実施形態に従う、直列スイッチ及びシャントスイッチを有するフライングスイッチドインダクタレギュレータを有するハイブリッドレギュレータを図示する。図２９は、図６のハイブリッドレギュレータ、ならびに直列スイッチ２９０２及びシャントスイッチ２８０２も含む。スタートアップ中、インダクタ６０８をスタートアップ動作から隔離するため、直列スイッチ２９０２はオフにされる。これは、スタートアッププロセスが完了するまでインダクタを流れる電流ＩＬ６１２がゼロに留まることを確実にし得る。
スタートアッププロセス中は電流ＩＬ６１２がゼロであるため、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２は少なくとも２つの方法によって緩徐に充電され得る。第１の方法において、シャントスイッチ２８０２は、スタートアッププロセスの全体の期間においてオンにされ得、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２を図２８に関連して図示されるように充電する。第２の方法において、シャントスイッチ２８０２がプログラム可能なデューティサイクルとともにオン及びオフにされ得る一方で、電源スイッチ６１６、６１８のうちの１つ以上が常にオンにされて、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２、よってＶＯＵＴ３０４を緩徐に持ち上げ得る。
いくつかの実施形態において、ハイブリッドレギュレータは、ソフトスタートアップ回路を含み得、これが次にシャントレギュレータを用いることを含む。図３０は、いくつかの実施形態に従う、スタートアップ回路としてシャントレギュレータを有するハイブリッドレギュレータを図示する。ソフトスタートアップは、ＶＩＮ３０８をＶＯＵＴ３０４と結合するスイッチ２９０２及びシャントレギュレータ３００２を用いて実装され得る。スタートアップ中、インダクタ６０８をスタートアップ動作から隔離するため、スイッチ２９０２はオフにされ得る。ゆえに、スイッチ２９０２は、スタートアッププロセスが完了するまでインダクタ６０８を流れる電流ＩＬ６１２が０に留まることを確実にし得る。スタートアッププロセス中、シャントレギュレータ６３４は、ＶＯＵＴ３０４を上昇させ得る。ステップダウンレギュレータ３１２は、シャントレギュレータ３００２によって供給されるＶＯＵＴ３０４からの逆電力転送において動作し得、ＶＮ：Ｍ＿ＴＯＰ６２０及びＶＮ：Ｍ＿ＢＯＴＴＯＭ６２２をＶＩＮ３０８の近くに増大する。スタートアッププロセスの最後に、図６に関連して説明されたフライングスイッチドインダクタコンバータとして動作するために電源スイッチ６１６及び６１８がデューティサイクルされる一方で、直列スイッチ２９０２がオンにされる。いくつかの実施形態において、シャントレギュレータは、ステップダウンレギュレータの任意の内部ノードに連結され得る。シャントレギュレータは、ハイブリッドレギュレータの通常の動作中にオフにされ得る。シャントレギュレータは、線形レギュレータ、スイッチドキャパシタレギュレータ、バックレギュレータ、または別のハイブリッドレギュレータを含み得る。
本出願の全体で用いられる「ａ」または「ａｎ」は、１または２以上と定義され得る。また、「少なくとも１つの」または「２つ以上の」等の導入語句は、不定冠詞「ａ」または「ａｎ」による別の要素の導入が、対応する要素を唯一のかかる要素に制限するように暗示すると解釈されるべきでない。定冠詞の使用についても同様である。
開示される主題が、その用途において、以下の説明に記載または図面に図示される構築物の詳細及び構成要素の配置に制限されないということが理解されるものとする。開示される主題は、他の実施形態が可能であり、かつ種々の方途で実践及び実行されることが可能である。また、本明細書において採用された表現及び用語が説明を目的としており、制限するように見なされるべきでないことが理解されるものとする。
そのため、当業者は、本開示が基づく概念が、開示される主題の数々の目的を実行するために、他の構成、システム、方法、及び媒体の設計のための基盤として容易に利用され得るということを理解するであろう。したがって、請求項が、開示される主題の趣旨及び範囲を逸脱しない限り、かかる同等の構築物を含むと見なされることは重要である。
開示される主題は上述の例示的な実施形態において説明及び図示されたが、本開示はただの例としてなされ、かつ開示される主題の実装例の詳細におけるいくつかの変更が、以下の請求項によってのみ制限される開示される主題の趣旨及び範囲を逸脱することなくなされ得るということが理解される。

Claims (47)

  1. 電圧レギュレータであって、第１の電圧信号を受信し、かつ前記第１の電圧信号の少なくとも一部に基づいて最終電圧信号を提供するように構成され、
    第１の電圧信号を受信するように構成された第１の入力端子、第２の電圧信号を受信するように構成された第２の入力端子、ならびに前記第１の電圧信号及び前記第２の電圧信号の少なくとも一部に基づいて中間電圧信号を提供するように構成された出力端子を有する、フライングスイッチドインダクタレギュレータと、
    前記フライングスイッチドインダクタレギュレータの前記出力端子に連結される入力端子、出力端子、及び複数のキャパシタを備えるステップダウンレギュレータであって、前記ステップダウンレギュレータの前記入力端子で、前記フライングスイッチドインダクタレギュレータの前記出力端子から前記中間電圧信号を受信し、かつ前記複数のキャパシタの所定の構成を用いて、前記ステップダウンレギュレータの前記出力端子に前記最終電圧信号を提供するように構成される、ステップダウンレギュレータと、
    入力端子、出力端子、フライングキャパシタ、及び複数のスイッチを備えるレベルシフトレギュレータであって、前記レベルシフトレギュレータの前記入力端子で、前記ステップダウンレギュレータの前記最終電圧信号を受信し、かつ前記レベルシフトレギュレータの前記出力端子で、前記ステップダウンレギュレータの前記最終電圧信号に基づいて前記第２の電圧信号を提供するように構成される、レベルシフトレギュレータと、を備える、前記電圧レギュレータ。
  2. 前記レベルシフトレギュレータが、前記複数のスイッチの構成を変更して、前記フライングスイッチドインダクタレギュレータの前記第１の入力端子及び前記第２の入力端子と並列となるように、前記フライングキャパシタを提供するように構成される、請求項１に記載の前記電圧レギュレータ。
  3. 前記レベルシフトレギュレータが、前記複数のスイッチの構成を変更して、前記ステップダウンレギュレータの前記出力端子及び接地と並列となるように、前記フライングキャパシタを提供するように構成される、請求項１に記載の前記電圧レギュレータ。
  4. 前記フライングスイッチドインダクタレギュレータが、１００ピコヘンリー〜１マイクロヘンリーの範囲のインダクタンスを有するインダクタを備える、請求項１に記載の前記電圧レギュレータ。
  5. 前記ステップダウンレギュレータの前記複数のキャパシタのうちの少なくとも１つが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）製作プロセスを用いて製作される、請求項１に記載の前記電圧レギュレータ。
  6. 前記フライングスイッチドインダクタレギュレータが、タイムインターリーブ様式で並列に動作するように構成された複数のレギュレータを備える、請求項１に記載の前記電圧レギュレータ。
  7. 前記フライングスイッチドインダクタレギュレータが、第１のスイッチング周波数で動作するように構成され、前記ステップダウンレギュレータが、第２のスイッチング周波数で動作するように構成される、請求項１に記載の前記電圧レギュレータ。
  8. 前記ステップダウンレギュレータの前記最終電圧信号を調整するように構成された第１の制御ループと、前記フライングスイッチドインダクタレギュレータの前記中間電圧信号を調整するように構成された第２の制御ループと、をさらに備える、請求項１に記載の前記電圧レギュレータ。
  9. 前記ステップダウンレギュレータが高変換効率を提供する形態で動作するように、前記第１の制御ループが、ステップダウンレギュレータを動作させて、前記出力ノードで前記中間電圧信号の割合を提供するように構成される、請求項８に記載の前記電圧レギュレータ。
  10. 前記第１の制御ループが、ステップダウンレギュレータを動作させて、前記ステップダウンレギュレータの前記最終電圧信号を目標出力電圧の規定の誤差範囲内にさせるように構成される、請求項８に記載の前記電圧レギュレータ。
  11. 前記フライングスイッチドインダクタレギュレータの前記インダクタを除く、前記フライングスイッチドインダクタレギュレータ及び前記ステップダウンレギュレータが、単一のダイ内に提供される、請求項４に記載の前記電圧レギュレータ。
  12. 前記インダクタが、オンパッケージまたはオンボードの個別の構成要素として提供される、請求項１１に記載の前記電圧レギュレータ。
  13. 電子システムであって、
    請求項１に記載の電圧レギュレータと、
    前記電圧レギュレータに連結された目標負荷システムと、を備え、前記電圧レギュレータ内の前記ステップダウンレギュレータの前記出力端子が前記目標負荷システムに連結される、電子システム。
  14. 前記目標負荷システムがバッテリを含み、前記電圧レギュレータがユニバーサルシリアルバスの電力線から前記第１の電圧信号を受信し、かつ前記最終電圧信号を前記バッテリに提供するように構成される、請求項１３に記載の前記電子システム。
  15. 前記目標負荷システムがシステムオンチップ（ＳｏＣ）を備え、前記ＳｏＣ及び前記電圧レギュレータが単一のＳｏＣパッケージ内にパッケージ化される、請求項１３に記載の前記電子システム。
  16. 前記目標負荷システムがシステムオンチップ（ＳｏＣ）を備え、前記ＳｏＣ及び前記電圧レギュレータがプリント基板（ＰＣＢ）上に提供される、請求項１３に記載の前記電子システム。
  17. 電子システムであって、
    請求項１に記載の電圧レギュレータを備え、前記電圧レギュレータが、前記電圧レギュレータ内の前記ステップダウンレギュレータの前記出力端子が入力電圧源に連結され、かつ前記フライングスイッチドインダクタレギュレータの前記第１の入力端子が前記電圧レギュレータの目標負荷に連結される逆方向に動作するように構成される、前記電子システム。
  18. 前記電圧レギュレータを逆方向に動作させる前記電子システムが、前記電圧レギュレータをステップアップレギュレータとして動作させるように構成される、請求項１７に記載の前記電子システム。
  19. 前記ステップダウンレギュレータの前記出力端子がバッテリに連結され、前記フライングスイッチドインダクタレギュレータの前記第１の入力端子がユニバーサルシリアルバスの電力線に連結される、請求項１８に記載の前記電子システム。
  20. フライングスイッチドインダクタレギュレータ及びステップダウンレギュレータを備える電圧レギュレータを用いて第１の電圧信号を最終電圧信号に変換する方法であって、
    前記フライングスイッチドインダクタレギュレータの第１の入力端子で前記第１の電圧信号を受信し、前記フライングスイッチドインダクタレギュレータの第２の入力端子で第２の電圧信号を受信することと、
    前記フライングスイッチドインダクタレギュレータの出力端子で、前記第１の電圧信号及び前記第２の電圧信号の少なくとも一部に基づいて中間電圧信号を提供することと、
    前記ステップダウンレギュレータ内の複数のキャパシタの所定の構成を用いて、ステップダウンレギュレータの出力端子に、前記中間電圧信号に基づいて前記最終電圧信号を提供することと、
    レベルシフトレギュレータの入力端子で前記最終電圧信号を受信し、かつ前記レベルシフトレギュレータを用いて、前記フライングスイッチドインダクタレギュレータの前記第２の入力端子に、前記最終電圧信号に基づいて決定された前記第２の電圧信号を提供して、前記ステップダウンレギュレータの前記出力端子と前記フライングスイッチドインダクタレギュレータの前記第２の入力端子との間にフィードバックパスを形成することと、を含む、前記方法。
  21. 前記レベルシフトレギュレータが、フライングキャパシタ及び複数のスイッチを備え、前記方法が、前記複数のスイッチの構成を修正することによって、前記フライングスイッチドインダクタレギュレータの前記第１の入力端子及び前記第２の入力端子と並列に前記フライングキャパシタを提供することを含む、請求項２０に記載の前記方法。
  22. 前記レベルシフトレギュレータが、フライングキャパシタ及び複数のスイッチを備え、前記方法が、前記複数のスイッチの構成を修正することによって、前記ステップダウンレギュレータの前記出力端子及び接地と並列に前記フライングキャパシタを提供することをさらに含む、請求項２０に記載の前記方法。
  23. 第１の電圧信号を受信し、かつ前記第１の電圧信号の少なくとも一部に基づいて第２の電圧信号を提供するように構成された電圧レギュレータであって、
    インダクタを備える受信レギュレータであって、前記インダクタの第１の端子で前記第１の電圧信号を受信し、かつ前記第１の電圧信号の少なくとも一部に基づいて前記インダクタの第２の端子で中間電圧信号を提供するように構成される、受信レギュレータと、
    複数の入力端子及び出力端子を備えるステップダウンレギュレータであって、前記複数の入力端子のうちの１つで、ある期間の一部の間、前記インダクタの前記第２の端子から前記中間電圧信号を受信し、かつ前記受信された中間電圧信号に基づいて、前記出力端子で前記第２の電圧信号を提供するように構成される、ステップダウンレギュレータと、を備える、前記電圧レギュレータ。
  24. 前記インダクタの前記第２の端子を前記複数の入力端子のうちの少なくとも１つに連結するように構成された複数のスイッチをさらに備える、請求項２３に記載の前記電圧レギュレータ。
  25. 前記複数のスイッチのうちの第１のスイッチが、前記インダクタの前記第２の端子を前記複数の入力端子のうちの第１の入力端子に連結するように構成され、前記複数のスイッチのうちの第２のスイッチが、前記インダクタの前記第２の端子を前記複数の入力端子のうちの第２の入力端子に連結するように構成され、前記第１のスイッチ及び前記第２のスイッチが、時間多重様式でオンにされる、請求項２４に記載の前記電圧レギュレータ。
  26. 前記ステップダウンレギュレータが、前記第１の入力端子の電圧を第１の量だけ低下させ、前記第２の入力端子の電圧を前記第１の量と異なる第２の量だけ低下させるように構成される、請求項２５に記載の前記電圧レギュレータ。
  27. 前記第１のスイッチ及び前記第２のスイッチのデューティサイクルを制御して、前記電圧レギュレータの前記第２の電圧信号を制御するように構成されたコントローラをさらに備える、請求項２６に記載の前記電圧レギュレータ。
  28. 前記ステップダウンレギュレータが、複数のスイッチドキャパシタレギュレータを含む、請求項２６に記載の前記電圧レギュレータ。
  29. 前記受信レギュレータ及び前記複数のスイッチが、フライングスイッチドインダクタレギュレータを形成する、請求項２４に記載の前記電圧レギュレータ。
  30. 前記ステップダウンレギュレータ及び前記複数のスイッチが、スイッチドキャパシタレギュレータを形成する、請求項２４に記載の前記電圧レギュレータ。
  31. 前記受信レギュレータが、前記電圧レギュレータが最初に起動されたときに、前記インダクタを短絡して突入電流を低減させるように構成されたシャントスイッチをさらに備える、請求項２３に記載の前記電圧レギュレータ。
  32. 前記受信レギュレータが、前記インダクタと直列の直列スイッチをさらに備え、前記直列スイッチが、前記電圧レギュレータが最初に起動されたときに、前記インダクタを前記第１のスイッチ及び前記第２のスイッチから分離して突入電流を低減させるように構成される、請求項２５に記載の前記電圧レギュレータ。
  33. 前記電圧レギュレータが最初に起動されたときに、前記インダクタの前記第２の端子の電圧を上昇させて突入電流を低減させるように構成されたシャントレギュレータをさらに備える、請求項２３に記載の前記電圧レギュレータ。
  34. 前記電圧レギュレータが最初に起動されたときに、前記ステップダウンレギュレータ内のノードのうちの１つの電圧を上昇させて突入電流を低減させるように構成されたシャントレギュレータをさらに備える、請求項２３に記載の前記電圧レギュレータ。
  35. 前記ステップダウンレギュレータが少なくとも１つのキャパシタを備え、前記少なくとも１つのキャパシタがダイナミックランダムアクセスメモリ（ＤＲＡＭ）製作プロセスを用いて製作される、請求項２３に記載の前記電圧レギュレータ。
  36. 電子システムであって、
    請求項２３に記載の電圧レギュレータと、
    前記電圧レギュレータに連結された目標負荷システムと、を備え、前記電圧レギュレータ内の前記スイッチドキャパシタレギュレータの前記出力端子が前記目標負荷システムに連結される、前記電子システム。
  37. 前記目標負荷システムがバッテリを含み、電圧レギュレータがユニバーサルシリアルバスの電力線から前記第１の電圧信号を受信し、かつ前記ユニバーサルシリアルバスの前記電力線を用いて前記第２の電圧信号を前記バッテリに提供して前記バッテリを充電するように構成される、請求項３６に記載の前記電子システム。
  38. 電子システムであって、
    請求項２３に記載の電圧レギュレータであって、前記電圧レギュレータ内の前記スイッチドキャパシタレギュレータの前記出力端子が入力電圧源に連結され、かつ受信レギュレータ内の前記インダクタの前記第１の端子が前記電圧レギュレータの目標負荷に連結される逆方向に動作するように構成される、電圧レギュレータを備える、前記電子システム。
  39. 前記電圧レギュレータを逆方向に動作させる前記電子システムが、前記電圧レギュレータをステップアップレギュレータとして動作させるように構成される、請求項３８に記載の前記電子システム。
  40. 前記電圧レギュレータ内の前記スイッチドキャパシタレギュレータの前記出力端子がバッテリに連結され、前記受信レギュレータの前記インダクタの前記第１の端子がユニバーサルシリアルバスの電力線に連結される、請求項３９に記載の前記電子システム。
  41. 受信レギュレータ及びスイッチドキャパシタレギュレータを備える電圧レギュレータを用いて第１の電圧信号を第２の電圧信号に変換する方法であって、
    前記受信レギュレータ内のインダクタの第１の端子で、前記第１の電圧信号を受信することと、
    前記インダクタの第２の端子で、前記第１の電圧信号の少なくとも一部に基づいて中間電圧信号を提供することと、
    前記インダクタの前記第２の端子を前記ステップダウンレギュレータの複数の入力端子のうちの１つに連結して、前記複数の入力端子のうちの前記１つに前記中間電圧信号を提供することと、
    前記複数の入力端子のうちの前記１つで、前記ステップダウンレギュレータを用いて前記中間電圧信号を前記第２の電圧信号に変換することと、を含む、前記方法。
  42. 前記複数の入力端子のうちの１つが接地に連結される、請求項４１の前記方法。
  43. 第１のスイッチを介して第１の持続時間、前記インダクタの前記第２の端子を前記複数の入力端子のうちの第１の入力端子に連結することと、第２のスイッチを介して第２の持続時間、前記インダクタの前記第２の端子を前記複数の入力端子のうちの第２の入力端子に連結することと、をさらに含む、請求項４１の前記方法。
  44. 前記第１の持続時間と前記第２の持続時間の比率を制御して前記第２の電圧信号を制御することをさらに含む、請求項４１の前記方法。
  45. 前記電圧レギュレータが最初に起動されたときに、シャントスイッチを用いて前記インダクタの前記第１の端子及び前記第２の端子を短絡して突入電流を低減させることをさらに含む、請求項４１の前記方法。
  46. 前記電圧レギュレータが最初に起動されたときに、シャントレギュレータを用いて前記インダクタの前記第２の端子の電圧を上昇させて突入電流を低減させることをさらに含む、請求項４１の前記方法。
  47. 前記電圧レギュレータ内の前記スイッチドキャパシタレギュレータの前記出力端子が入力電圧源に連結され、前記受信レギュレータ内の前記インダクタの前記第１の端子が前記電圧レギュレータの目標負荷に連結されて、前記電圧レギュレータを逆方向に動作させる、請求項４１の前記方法。
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