JP4427566B2

JP4427566B2 - 半導体装置

Info

Publication number: JP4427566B2
Application number: JP2007174026A
Authority: JP
Inventors: 誠半下石
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-07-02
Filing date: 2007-07-02
Publication date: 2010-03-10
Anticipated expiration: 2020-09-27
Also published as: JP2007258757A

Description

本発明は、ＭＯＳ容量素子を利用した半導体装置に関し、より詳細には、フィルタ、オペアンプ、バイパスコンデンサ、スイッチキャパシタ回路等に一定容量のコンデンサとして利用する半導体装置に関する。

従来より、ＭＯＳ容量素子を利用する半導体装置が知られている。ＭＯＳ容量素子としては、ＣＭＯＳ集積回路のゲート・ウェル間容量をコンデンサとして利用するものや、集積回路のＭＯＳトランジスタのゲート・ソース（又はドレイン）間容量をコンデンサとして利用するものが知られている。ＣＭＯＳ集積回路のゲート・ウェル間容量をコンデンサとして利用する場合、ゲート及びウェルの電位によるウェル内空乏層の変化に伴い、その容量値が変動するといった不都合な特性を有することが知られている。同様に、集積回路のＭＯＳトランジスタのゲート・ソース（又はドレイン）間容量をコンデンサとして利用する場合、ゲート及び、ソース（又はドレイン）の電位による空乏層の変化と反転層の形成に伴い、その容量値が変動するといった不都合な特性を有することが知られている。

従来、これら不都合な特性を改善するため、図９の（ａ）に示すように２つのＭＯＳ容量素子を逆並列に接続することで、入力電位の変化に対する容量値の変動を少なくした半導体装置が提案されている（例えば、特許文献１参照。）。図９の（ｂ）は、（ａ）に示す構成の半導体装置の示す入力電圧に対する容量値の変化を表す特性図である。
特開平４−３７０９６５号公報

しかし、本装置では、バイアス電圧ＶＳ近傍で容量値が大きく変化してしまう。このため、入力信号が上記バイアス電圧ＶＳを跨いで振幅する場合には、出力波形が歪んでしまうといった問題を有していた。

そこで、本発明は、入力信号の電位の変動に対して、より安定した容量値を示すコンデンサとして利用可能な半導体装置を提供することを目的とする。

本発明の第１の半導体装置は、第１及び第２の接続端子を備えるＭＯＳ容量素子の第１接続端子に、上記ＭＯＳ容量素子と同じＭＯＳ容量素子の第２接続端子を接続した回路を２つ同じ向きに並列に接続し、上記２つの回路を並列に接続する２つの箇所に負荷が接続されており、当該２つの箇所の電位はバイアス電圧の中心に設定し、上記並列接続される各回路内で２つのＭＯＳ容量素子を接続する接点のうち一方を信号入力端子とし、他方を信号出力端子とするコンデンサを有することを特徴とする。

また、本発明の第２の半導体装置は、第１の半導体装置において、上記ＭＯＳ容量素子として、ゲート電極に接続される端子を第１接続端子、ソース又はドレイン電極に接続される端子を第２接続端子とするＭＯＳトランジスタを使用することを特徴とする。

本発明の半導体装置は、入力信号の変動（電位変動、及び、周波数変動）に対して容量が安定しているため、通常のコンデンサとして種々の回路に利用することができる。また、ＭＯＳ容量素子を利用するため、特別なコンデンサ形成用のプロセスの追加を不用とし、通常の半導体装置の製造工程において製造することができる。

（１）実施の形態
図１は、本発明の半導体装置１００の構成を示す図である。半導体装置１００は、ＭＯＳ容量素子であるＭＯＳ容量１０１とＭＯＳ容量１０２を同一方向に直列に接続した回路に、同じくＭＯＳ容量素子であるＭＯＳ容量１０３とＭＯＳ容量１０４を同一方向に直列に接続した回路を並列に接続し、ＭＯＳ容量１０１とＭＯＳ容量１０３の接続部Ｐ１、及び、ＭＯＳ容量１０２とＭＯＳ容量１０４の接続部Ｐ２に、それぞれ他端の接地されたインピーダンスＺ１，Ｚ２の負荷１０５，１０６を接続したものであり、上記ＭＯＳ容量１０１とＭＯＳ容量１０２との接点１０７より延びる端子を信号入力端子とし、上記ＭＯＳ容量１０３とＭＯＳ容量１０４との接点１０８より延びる端子を信号出力端子とする。

なお、上記負荷１０５，１０６としては、抵抗の他、トランジスタを抵抗として用いても良い。トランジスタを抵抗として用いることで、半導体装置１００の小型化を図ることができる。また、トランジスタを抵抗として用いる場合、ゲート電圧を変化させることによりインピーダンスＺ１，Ｚ２の値を制御することができる。これにより、複数の抵抗を切り換えて用いる場合に比べて装置の大幅な小型化を図ることができる。

図２は、ＭＯＳ容量素子として用いるＭＯＳ容量１０１の構成を示す図である。当該ＭＯＳ容量１０１は、いわゆるＮウェル容量であり、Ｐ型Ｓｉ基板１１０上にＮウェル層１１１を形成し、当該Ｎウェル層１１１の表面にＮ＋拡散層１１２，１１３を形成し、更にこれらの上部に所定の酸化膜を介してゲート１１６を形成したものである。信号入力端又は出力端として、Ｎ＋拡散層１１２，１１３に接続した端子１１４とゲート１１６に接続した端子１１５を設ける。なお、ＭＯＳ容量１０２，１０３，１０４は、上記ＭＯＳ容量１０１と同じ構成である。

ここで、ＭＯＳ容量１０２，１０３，１０４の各構成物を、上記ＭＯＳ容量１０１の対応する構成物の参照番号を用いて表せば、半導体装置１００の構成は、ＭＯＳ容量１０１の端子１１４とＭＯＳ容量１０２の端子１１６とが接続され、ＭＯＳ容量１０３の端子１１４とＭＯＳ容量１０４の端子１１６とが接続され、ＭＯＳ容量１０１の端子１１６とＭＯＳ容量１０３の端子１１６とが互いに負荷１０５に接続され、ＭＯＳ容量１０２の端子１１４とＭＯＳ容量１０４の端子１１４とが互いに負荷１０６に接続されていると表すことができる。

図３は、ＭＯＳ容量１０１の入力電圧の変化に対する容量値の変化を表す図である。図３の（ａ）に示すように、ＭＯＳ容量１０１のゲート端子１１５に印加する電圧をＶＧと表し、ソース及びドレインを接続してなる端子１１４に印加する電圧をＶＳと表す。この場合において、図３の（ｂ）の特性図は、ＶＳを一定にしてＶＧを変化させた場合における容量値の変化を表し、図３の（ｃ）の特性図は、ＶＧを一定にしてＶＳを変化させた場合における容量値の変化を表す。他のＭＯＳ容量１０２，１０３，１０４の入力電圧依存特性も同じである。

図４は、上記特性のＭＯＳ容量１０１とＭＯＳ容量１０２を直列に接続した場合の入力電圧の変化に対する容量値の変化を表す図である。図４の（ａ）に示すように、ＭＯＳ容量１０１とＭＯＳ容量１０２を直列に順接続した場合であって、ＭＯＳ容量１０１のゲート端子１１５に印加する電圧をＶＧと表し、ＭＯＳ容量１０２のソース及びドレインを接続してなる端子（ＭＯＳ容量１０１の端子１１４に相当する）に印加する電圧をＶＳと表し、ＭＯＳ容量１０１と１０２の接続点における電圧をＶＭと表す。この場合において、図４の（ｂ）の特性図は、ＶＳ＜ＶＧと設定してＶＭを変化させた場合における容量値の変化を表す。当該特性図より理解されるように、入力電圧ＶＭの基準電圧をバイアス電圧ＶＧとＶＳの中心に設定すれば、当該中心近傍で安定した容量値を得ることができる。

また、特性図より理解されるように、ＶＭがバイアス電圧ＶＧ，ＶＳ近傍の値になった場合、容量値が同じ様に歪む。当該特性により、当該回路に入力される信号の最大値と最小値で出力値が異なるという不都合が解消される。

図１に示すように、半導体装置１００は、ＭＯＳ容量１０１とＭＯＳ容量１０２を直列に接続した回路に、ＭＯＳ容量１０３とＭＯＳ容量１０４を直列に接続した回路を並列に接続するものである。当該構成を採用することで、当該半導体装置１００は、入力信号及び出力信号の変動に対して安定した容量値を示すことができる。これにより、当該半導体装置１００を、容量の安定した容量素子として、種々の回路に組み込むことができる。例えば、図５に示すハイパスフィルタの他、オペアンプ、オペアンプを用いた積分器、及び、スイッチトキャパシタを用いた積分器等を構成する容量として利用することができる。

また、上記構成の半導体装置１００は、特別なプロセスやマスクを用いることなく、トランジスタの製造工程と一緒に形成することができるため、生産性効率が良いといった利点を有する。

（２）変形例
上記半導体装置１００は、ＭＯＳ容量素子としてＭＯＳトランジスタを用いても正常に機能する。図６は、Ｐ型Ｓｉ基板１２０上に形成されるＭＯＳトランジスタ１５０の構成、及び、当該トランジスタ１５０をＭＯＳ容量素子として利用する場合の配線を示す図である。Ｐチャンネル型ＭＯＳトランジスタ１５０は、Ｐ型Ｓｉ基板１２０上にＮウェル層１２１を形成し、当該Ｎウェル層１２１表面にソース及びドレインとしてＮ＋拡散層１２２，１２３を形成し、更に、これらの上部に酸化膜を介してゲート１２５を形成したものである。上記構成のＭＯＳトランジスタ１５０に、信号入力端又は出力端としてソース及びドレインに接続した端子１２６とゲート１２５に接続した端子１２７を設け、半導体装置１００のＭＯＳ容量１０１，１０２，１０３，１０４の代わりに利用する。

図７は、Ｐチャンネル型ＭＯＳトランジスタ１５０をＭＯＳ容量素子として利用する場合の入力信号に対する容量値の変化を表す図である。図７の（ａ）に示すように、ＭＯＳトランジスタ１５０の端子１２７に印加される電圧をＶＧ、端子１２６に印加される電圧をＶＳと表す。この場合において、図７の（ｂ）に示す特性図は、ＶＳを一定にし、ＶＧを変化させた場合の容量値の変化を表し、（ｃ）に示す特性図は、ＶＧを一定にし、ＶＳを変化させた場合の容量値の変化を表す。

図８は、ＭＯＳ容量として図７に示す特性を示すＭＯＳトランジスタ１５０と、当該ＭＯＳトランジスタ１５０と同じ構成のＭＯＳトランジスタ１５１とを直列に接続した場合の入力電圧に対する容量値の変化を表す。図８の（ａ）に示すように、ＭＯＳトランジスタ１５０の端子１２７に印加される電圧をＶＧと表し、ＭＯＳトランジスタ１５１の上記トランジスタ１５０の端子１２６に対応する端子に印加される電圧をＶＳと表し、ＭＯＳトランジスタ１５０とＭＯＳトランジスタ１５１との接続点に印加される電圧をＶＭと表す。この場合において、図８の（ｂ）の特性図は、ＶＳ＜ＶＧと設定し、ＶＭを変化させた場合における容量値の変化を表す。当該特性図より理解されるように、入力電圧ＶＭの基準電圧をバイアス電圧ＶＧとＶＳの中心に設定すれば、当該中心近傍で安定した容量値を得ることができる。また、バイアス電圧ＶＧ，ＶＳ近傍では、容量値が同様に歪む。これにより、当該回路に入力される信号の最大値と最小値で出力値が異なるという不都合を解消することができる。

また、上記半導体装置１００は、ＭＯＳ容量素子としてＮ形Ｓｉ基板上に設けたＭＯＳ容量、又は、Ｐウェル内Ｎチャンネル型ＭＯＳトランジスタを利用しても正常に機能する。

ＭＯＳ容量素子を利用した本発明の半導体装置の回路図である。Ｐ型基板上に形成されたＭＯＳ容量の構成を示す図である。ＭＯＳ容量の容量特性を示す図である。２つのＭＯＳ容量を順方向に直列接続した場合の容量特性を示す図である。本発明の半導体装置を容量デバイスとして利用するハイパスフィルタの回路図である。Ｐチャンネル型ＭＯＳトランジスタを利用するＭＯＳ容量の構成を示す図である。ＭＯＳトランジスタを利用するＭＯＳ容量の容量特性を示す図である。ＭＯＳトランジスタを利用する２つのＭＯＳ容量を２つ順方向に直列接続した場合の容量特性を示す図である。（ａ）は、従来のＭＯＳ容量の構成を表し、（ｂ）は、入力電圧に対する容量値の変化を表す。

符号の説明

１００半導体装置
１０１，１０２，１０３，１０４ＭＯＳ容量
１０５，１０６負荷
１１４，１１５，１２６，１２７端子
１５０，１５１ＭＯＳトランジスタ

Claims

第１及び第２の接続端子を備えるＭＯＳ容量素子の第１接続端子に、上記ＭＯＳ容量素子と同じＭＯＳ容量素子の第２接続端子を接続した回路を２つ同じ向きに並列に接続し、上記２つの回路を並列に接続する２つの箇所に負荷が接続されており、当該２つの箇所の電位はバイアス電圧の中心に設定し、上記並列接続される各回路内で２つのＭＯＳ容量素子を接続する接点のうち一方を信号入力端子とし、他方を信号出力端子とするコンデンサを有することを特徴とする半導体装置。
上記ＭＯＳ容量素子として、ゲート電極に接続される端子を第１接続端子、ソース又はドレイン電極に接続される端子を第２接続端子とするＭＯＳトランジスタを使用する請求項１に記載の半導体装置。