JP4427566B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の半導体装置100の構成を示す図である。半導体装置100は、MOS容量素子であるMOS容量101とMOS容量102を同一方向に直列に接続した回路に、同じくMOS容量素子であるMOS容量103とMOS容量104を同一方向に直列に接続した回路を並列に接続し、MOS容量101とMOS容量103の接続部P1、及び、MOS容量102とMOS容量104の接続部P2に、それぞれ他端の接地されたインピーダンスZ1,Z2の負荷105,106を接続したものであり、上記MOS容量101とMOS容量102との接点107より延びる端子を信号入力端子とし、上記MOS容量103とMOS容量104との接点108より延びる端子を信号出力端子とする。
上記半導体装置100は、MOS容量素子としてMOSトランジスタを用いても正常に機能する。図6は、P型Si基板120上に形成されるMOSトランジスタ150の構成、及び、当該トランジスタ150をMOS容量素子として利用する場合の配線を示す図である。Pチャンネル型MOSトランジスタ150は、P型Si基板120上にNウェル層121を形成し、当該Nウェル層121表面にソース及びドレインとしてN+拡散層122,123を形成し、更に、これらの上部に酸化膜を介してゲート125を形成したものである。上記構成のMOSトランジスタ150に、信号入力端又は出力端としてソース及びドレインに接続した端子126とゲート125に接続した端子127を設け、半導体装置100のMOS容量101,102,103,104の代わりに利用する。
101,102,103,104 MOS容量
105,106 負荷
114,115,126,127 端子
150,151 MOSトランジスタ
Claims (2)
- 第1及び第2の接続端子を備えるMOS容量素子の第1接続端子に、上記MOS容量素子と同じMOS容量素子の第2接続端子を接続した回路を2つ同じ向きに並列に接続し、上記2つの回路を並列に接続する2つの箇所に負荷が接続されており、当該2つの箇所の電位はバイアス電圧の中心に設定し、上記並列接続される各回路内で2つのMOS容量素子を接続する接点のうち一方を信号入力端子とし、他方を信号出力端子とするコンデンサを有することを特徴とする半導体装置。
- 上記MOS容量素子として、ゲート電極に接続される端子を第1接続端子、ソース又はドレイン電極に接続される端子を第2接続端子とするMOSトランジスタを使用する請求項1に記載の半導体装置。
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