JP2006148320A - スイッチドキャパシタフィルタ - Google Patents
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Abstract
【課題】 帰還容量を小さくしたときや、工程誤差等がある場合でも、フィールドスルーノイズを極力低減する。
【解決手段】 本発明のスイッチドキャパシタフィルタは、オペアンプ2と、オペアンプ2の反転入力端子とオペアンプ2の出力端子との間に設けられた帰還容量素子8と、オペアンプ2の反転入力端子とオペアンプ2の出力端子との間に設けられたスイッチングトランジスタ9とを備え、更に、オペアンプ2の反転入力端子に2個以上のノイズ補償用トランジスタ14〜18を接続するように構成したものである。この構成の場合、2個以上のノイズ補償用トランジスタの各サイズを適宜調整することにより、フィールドスルーノイズを十分低減することができる。
【選択図】 図1
【解決手段】 本発明のスイッチドキャパシタフィルタは、オペアンプ2と、オペアンプ2の反転入力端子とオペアンプ2の出力端子との間に設けられた帰還容量素子8と、オペアンプ2の反転入力端子とオペアンプ2の出力端子との間に設けられたスイッチングトランジスタ9とを備え、更に、オペアンプ2の反転入力端子に2個以上のノイズ補償用トランジスタ14〜18を接続するように構成したものである。この構成の場合、2個以上のノイズ補償用トランジスタの各サイズを適宜調整することにより、フィールドスルーノイズを十分低減することができる。
【選択図】 図1
Description
本発明は、スイッチドキャパシタ技術を使用してフィルタを構成したスイッチドキャパシタフィルタに関する。
スイッチドキャパシタフィルタに関する従来技術の一例として、特許文献1に示された構成がある。この構成においては、オペアンプの反転入力端子とオペアンプの出力端子との間に帰還容量素子を接続し、オペアンプの反転入力端子とオペアンプの出力端子との間にスイッチングトランジスタを接続し、更に、オペアンプの反転入力端子にノイズ補償用トランジスタを接続している。
上記構成の場合、スイッチングトランジスタの寄生容量に起因して発生するフィールドスルーノイズを、ノイズ補償用トランジスタにより低減するようにしている。ノイズ補償用トランジスタは、スイッチングトランジスタと同じ型及び同じ形状(即ち、同じサイズ)のトランジスタである。そして、ノイズ補償用トランジスタには、スイッチングトランジスタに入力する信号と逆位相の信号を入力させるようにしており、これにより、フィールドスルーノイズをキャンセルしている。
特開平8−204509号公報
近年、ICのチップシュリンク化(チップ小形化)が行われているため、スイッチドキャパシタの帰還容量(即ち、積分容量)を小さくする傾向にある。そして、積分容量を小さくすると、スイッチングトランジスタの寄生容量の影響が大きく出るようになり、同じ型及び同じ形状のノイズ補償用トランジスタを接続しただけでは、フィールドスルーノイズを完全にはキャンセルできないという問題点が発生した。
また、半導体チップを製造するときの工程誤差や、スイッチングトランジスタ(MOSトランジスタで構成している)を構成するPMOS及びNMOSの性能差などにより、フィールドスルーノイズを完全にはキャンセルすることができないという問題点があった。
そこで、本発明の目的は、帰還容量を小さくしたときや、工程誤差等がある場合でも、フィールドスルーノイズを十分に低減することができるスイッチドキャパシタフィルタを提供するにある。
本発明のスイッチドキャパシタフィルタは、オペアンプと、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられた帰還容量素子と、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられたスイッチングトランジスタと、前記オペアンプの反転入力端子に接続されたノイズ補償用トランジスタとを備えてなるものにおいて、前記ノイズ補償用トランジスタを2個以上接続するように構成したところに特徴を有する。この構成においては、ノイズ補償用トランジスタを2個以上接続したので、これら2個以上のノイズ補償用トランジスタの各サイズを適宜調整することにより、帰還容量を小さくしたときや、工程誤差等がある場合でも、フィールドスルーノイズを十分低減することができる。
また、上記構成の場合、前記2個以上のノイズ補償用トランジスタとして、前記スイッチングトランジスタと同じサイズの大トランジスタと、前記スイッチングトランジスタよりもサイズが小さい小トランジスタを備えるように構成することが好ましい。更に、前記2個以上のノイズ補償用トランジスタとして、前記大トランジスタを3個、前記小トランジスタを2個備えるように構成することがより一層好ましい。
更にまた、前記2個以上のノイズ補償用トランジスタのうちの少なくとも1つに、前記スイッチングトランジスタに入力する信号と逆位相の信号を入力させると共に、前記2個以上のノイズ補償用トランジスタのうちの少なくとも1つに、前記スイッチングトランジスタに入力する信号と同位相の信号を入力させるように構成することも良い構成である。
以下、本発明の一実施例について、図1を参照しながら説明する。まず、図1は、本実施例のスイッチドキャパシタフィルタの最終段の電気回路図である。この図1に示すように、スイッチドキャパシタフィルタ1は、オペアンプ2を備えており、このオペアンプ2の非反転入力端子2aには基準電圧端子Vrefが接続されている。オペアンプ2の反転入力端子2bには、MOSトランジスタ3、キャパシタ4及びMOSトランジスタ5が直列に接続されている。
ここで、MOSトランジスタ3、5は、それぞれPMOSとNMOSで構成されている。尚、これ以降の説明で出てくるMOSトランジスタも、上記MOSトランジスタ3、5と同様に、PMOSとNMOSで構成されている。また、上記MOSトランジスタ5を、本実施例においては、MOSスイッチと呼んでも良い。更に、MOSトランジスタ3、5のNMOSゲートには、パルス信号Φ1が与えられていると共に、PMOSゲートには、上記パルス信号Φ1と180度位相がずれた、即ち、逆位相のパルス信号Φ1B(図1においては、Φ1の上に横棒(バー)を書いて示す)が与えられている。
そして、オペアンプ2の非反転入力端子2aと、MOSトランジスタ3及びキャパシタ4の中間接続点との間には、MOSトランジスタ6が接続され、オペアンプ2の非反転入力端子2aと、キャパシタ4及びMOSトランジスタ5の中間接続点との間には、MOSトランジスタ7が接続されている。これらMOSトランジスタ6、7のNMOSゲートには、パルス信号Φ2が与えられていると共に、PMOSゲートには、パルス信号Φ2と180度位相がずれた、即ち、逆位相のパルス信号Φ2B(図1においては、Φ2の上に横棒(バー)を書いて示す)が与えられている。
また、オペアンプ2の反転入力端子2bとオペアンプ2の出力端子2cとの間には、キャパシタ(帰還容量素子)8が接続されている。そして、オペアンプ2の反転入力端子2bとオペアンプ2の出力端子2cとの間には、MOSトランジスタ(スイッチングトランジスタ)9、キャパシタ10及びMOSトランジスタ11が直列に接続されている。ここで、上記MOSトランジスタ9を、本実施例においては、アナログスイッチと呼んでも良い。
更に、MOSトランジスタ9、11のNMOSゲートには、パルス信号Φ1が与えられていると共に、PMOSゲートには、パルス信号Φ1と180度位相がずれたパルス信号Φ1Bが与えられている。
そして、MOSトランジスタ9のうちのオペアンプ2の反転入力端子2b側の端子と、キャパシタ8のうちのオペアンプ2の反転入力端子2b側の端子と、MOSトランジスタ5のうちのオペアンプ2の反転入力端子2b側の端子とが共通に接続した点を、NODE1と呼ぶように定義する。
尚、オペアンプ2の非反転入力端子2aと、MOSトランジスタ9及びキャパシタ10の中間接続点との間には、MOSトランジスタ12が接続され、オペアンプ2の非反転入力端子2aと、キャパシタ10及びMOSトランジスタ11の中間接続点との間には、MOSトランジスタ13が接続されている。これらMOSトランジスタ12、13のNMOSゲートには、パルス信号Φ2が与えられていると共に、PMOSゲートには、パルス信号Φ2と180度位相がずれたパルス信号Φ2Bが与えられている。
さて、上記NODE1(即ち、オペアンプ2の反転入力端子2b)には、例えば5個のMOSトランジスタ(ノイズ補償用トランジスタ)14〜18が接続されている。各MOSトランジスタ14〜18は、ソース端子及びドレイン端子が短絡されている。5個のMOSトランジスタ14〜18のうち、3個のMOSトランジスタ14、15、16は、前記MOSトランジスタ(スイッチングトランジスタ)5と同じサイズのトランジスタ、即ち、大トランジスタで構成されている。
そして、残りの2個のMOSトランジスタ17、18は、前記MOSトランジスタ(スイッチングトランジスタ)5よりもサイズが小さいトランジスタ、即ち、小トランジスタで構成されている。更に、上記5個のMOSトランジスタ14〜18のNMOSゲートには、パルス信号Φ1Bが与えられていると共に、PMOSゲートには、パルス信号Φ1が与えられている。
この構成の場合、上記5個のMOSトランジスタ14〜18のNMOSゲート及びPMOSゲートに入力されるパルス信号の位相と、前記MOSトランジスタ5、9のNMOSゲート及びPMOSゲートに入力されるパルス信号の位相は、逆位相となる(180度位相がずれる)ように構成されている。このように、逆位相のパルス信号を入力する理由は、MOSトランジスタ5、9において発生するフィールドスルーノイズを、MOSトランジスタ14〜18によって打ち消す(キャンセルする)ためである。
ここで、MOSトランジスタ5、9、即ち、MOSスイッチ5とアナログスイッチ9において発生するフィールドスルーノイズについて説明する。上記MOSトランジスタ5、9がオン状態からオフ状態に切り替わる際に、オン状態のときに溜まっていた電荷がNODE1に移動する。このため、MOSトランジスタ5、9がオフすることにより、スイッチ(MOSトランジスタ5、9)の電荷量だけ余分の電荷が入ることになる。これがフィールドスルーノイズである。
そして、上記構成の場合、MOSトランジスタ5、9は、電荷の符号が異なるPMOSとNMOSから構成されているので、ある程度余分な電荷を打ち消すことができ、フィールドスルーノイズを低減することができる。
さて、フィールドスルーノイズVnoiseは、一般的に次の式で表わされる。
Vnoise=(Ce/Cf)*V
ここで、Ceは、MOSトランジスタ5、9の寄生容量、Cfは積分容量(帰還容量、即ち、キャパシタ10の容量)である。尚、図1において、MOSトランジスタ5、9の寄生容量を、Ce1、Ce2で示している。
Vnoise=(Ce/Cf)*V
ここで、Ceは、MOSトランジスタ5、9の寄生容量、Cfは積分容量(帰還容量、即ち、キャパシタ10の容量)である。尚、図1において、MOSトランジスタ5、9の寄生容量を、Ce1、Ce2で示している。
上記式から、積分容量Cfを小さくすると、積分容量Cfに対する寄生容量Ceの割合が高くなるために、フィールドスルーノイズが大きくなることがわかる。そして、チップシュリンクによりキャパシタ10の面積を小さくしなければならず、よって積分容量Cfが小さくなる傾向にあるため、従来においては考慮する必要がなかった工程誤差やPMOS、NMOSの性能差などにより、フィールドスルーノイズが大きくなることが十分考えられる。
これに対して、本実施例においては、5個のMOSトランジスタ(ノイズ補償用トランジスタ)14〜18をNODE1に接続し、これらMOSトランジスタ14〜18に、前記MOSトランジスタ5、9とは逆位相のパルス信号を与えるように構成した。この構成によれば、MOSトランジスタ5、9で発生する余分な電荷をキャンセルすることができ、フィールドスルーノイズをより一層打ち消す(キャンセル)ことができる。
ここで、5個のMOSトランジスタ14〜18を全てNODE1に接続する必要はなく、これらの中から、フィールドスルーノイズがキャンセルされるように、適宜選択して接続するように構成することが好ましい。例えば、フィールドスルーノイズを実測しながら、大トランジスタを2個、小トランジスタを1個接続したり、或いは、大トランジスタを1個、小トランジスタを2個接続したりして、調整することが好ましい。
尚、5個のMOSトランジスタ14〜18のNODE1への接続、非接続は、半導体プロセスで行う必要があるので、チップを試作しながら調整すれば良い。
特に、本実施例の場合、ノイズ補償用トランジスタとして、サイズの異なる大トランジスタ(MOSトランジスタ14〜16)と小トランジスタ(MOSトランジスタ17、18)を備えるように構成したので、前記工程誤差等によるフィールドスルーノイズを、微調整しながらキャンセル(打ち消す)することができる。具体的には、大トランジスタの打ち消しのレベルに比べて、小トランジスタの打ち消しのレベルを例えば1/3程度に設定すれば、調整の分解能をかなり高くすることができ、フィールドスルーノイズをほぼ完全に打ち消すことができる。
例えば、大トランジスタを1個接続しても、フィールドスルーノイズの打ち消しが少し足りないような場合には、小トランジスタを1個追加するように接続すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。また、大トランジスタ及び小トランジスタを各1個接続しても、フィールドスルーノイズの打ち消しが少し足りないような場合には、小トランジスタを1個追加するように接続すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。
また、大トランジスタを1個及び小トランジスタを2個接続しても、フィールドスルーノイズの打ち消しが少し足りないような場合には、2個の小トランジスタを非接続にすると共に、大トランジスタを2個接続するように構成すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。このように、大トランジスタ及び小トランジスタを適宜組み合わせて接続すれば、フィールドスルーノイズを打ち消すことができる。
一方、上記実施例においては、5個のノイズ補償用トランジスタ(MOSトランジスタ14〜18)に入力する全てのパルス信号の位相を、スイッチングトランジスタ(MOSトランジスタ9)に入力するパルス信号の位相と逆位相となるように構成したが、これに限られるものではなく、5個のノイズ補償用トランジスタ(MOSトランジスタ14〜18)のうちの少なく1個のノイズ補償用トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ(MOSトランジスタ9)に入力するパルス信号の位相と同位相となるように構成しても良い。
具体的には、大トランジスタを2個接続すると、フィールドスルーノイズの打ち消しが少し大きすぎるような場合には、小トランジスタを1個追加接続すると共に、この小トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ(MOSトランジスタ9)に入力するパルス信号の位相と同位相となるように構成すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。
また、大トランジスタを1個接続しても、フィールドスルーノイズの打ち消しが少し大きすぎるような場合には、小トランジスタを1個追加接続すると共に、この小トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ(MOSトランジスタ9)に入力するパルス信号の位相と同位相となるように構成すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。
このように、大トランジスタ及び小トランジスタを適宜組み合わせて接続すると共に、少なくとも1個の小トランジスタまたは大トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ(MOSトランジスタ9)に入力するパルス信号の位相と同位相となるように構成(ただし、残りのノイズ補償用トランジスタに入力するパルス信号の位相は逆位相に設定)すれば、フィールドスルーノイズを効果的にキャンセルすることができる。
尚、上記実施例においては、ノイズ補償用トランジスタとして5個のMOSトランジスタ14〜18を設けたが、これに限られるものではなく、4個以下または6個以上設けるように構成しても良い。また、5個のノイズ補償用トランジスタの中の、大トランジスタと小トランジスタの配設個数は、3:2に限られるものではなく、適宜変更しても良い。更に、ノイズ補償用トランジスタを4個以下または6個以上設けるように構成した場合も、大トランジスタと小トランジスタの配設個数は適宜決めれば良い。
更にまた、調整の分解能を高くするために、大トランジスタ、小トランジスタのほかに、中トランジスタを設けるように構成しても良い。
図面中、1はスイッチドキャパシタフィルタ、2はオペアンプ、3はMOSトランジスタ、4はキャパシタ、5、6、7はMOSトランジスタ、8はキャパシタ(帰還容量素子)、9はMOSトランジスタ(スイッチングトランジスタ)、10はキャパシタ、11、12、13はMOSトランジスタ、14〜18はMOSトランジスタ(ノイズ補償用トランジスタ)を示す。
Claims (4)
- オペアンプと、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられた帰還容量素子と、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられたスイッチングトランジスタと、前記オペアンプの反転入力端子に接続されたノイズ補償用トランジスタとを備えてなるスイッチドキャパシタフィルタにおいて、
前記ノイズ補償用トランジスタを2個以上接続するように構成したことを特徴とするスイッチドキャパシタフィルタ。 - 前記2個以上のノイズ補償用トランジスタは、前記スイッチングトランジスタと同じサイズの大トランジスタと、前記スイッチングトランジスタよりもサイズが小さい小トランジスタとを備えていることを特徴とする請求項1記載のスイッチドキャパシタフィルタ。
- 前記2個以上のノイズ補償用トランジスタとして、前記大トランジスタを3個、前記小トランジスタを2個備えていることを特徴とする請求項2記載のスイッチドキャパシタフィルタ。
- 前記2個以上のノイズ補償用トランジスタのうちの少なくとも1つに、前記スイッチングトランジスタに入力する信号と逆位相の信号を入力させると共に、前記2個以上のノイズ補償用トランジスタのうちの少なくとも1つに、前記スイッチングトランジスタに入力する信号と同位相の信号を入力させるように構成したことを特徴とする請求項2または3記載のスイッチドキャパシタフィルタ。
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WO2012170582A3 (en) * | 2011-06-06 | 2013-03-28 | Qualcomm Incorporated | Switched-capacitor dc blocking amplifier |
JP2014036416A (ja) * | 2012-08-10 | 2014-02-24 | Canon Inc | 固体撮像装置 |
US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
US11263944B2 (en) | 2019-09-18 | 2022-03-01 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
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