JP6661496B2 - 電源回路 - Google Patents

Description

本発明による実施形態は、電源回路に関する。

従来から、電子機器を構成する多くのデバイスに適切な電源電圧を供給するために、スイッチングレギュレータまたはリニアレギュレータを含む電源回路が用いられる。リニアレギュレータは、アンプの電源電圧の変動やアンプに入力される基準電圧の変動（以下、ノイズともいう）を受けた場合、そのようなノイズを低減する性能が求められる。リニアレギュレータのノイズの除去性能を示す指標として、ＰＳＲＲ（Power Supply ripple Rejection Ratio）特性が知られている。ＰＳＲＲ特性は、電源電圧または基準電圧の変動値と出力電圧の変動値との比で表される。ＰＳＲＲが高いほど電源電圧または基準電圧の変動（ノイズ）に対する出力電圧の変動値は小さくなり、ノイズへの耐性が高くなる。ＰＳＲＲ特性を高めるには、リニアレギュレータの基準電圧源に安定化電源を挿入したり、開ループの周波数特性を調節したり、あるいは、利得を増大する手法が考えられている。しかし、これらの手法では、リニアレギュレータの回路面積が大きくなり、あるいは、消費電流が増加するという問題が発生する。

特開２０１３−１９７８５８号公報

回路面積の増大および消費電流の増大を抑制しつつ、ＰＳＲＲ特性を向上させることができる電源回路を提供する。

本実施形態による電源回路は、電源入力部からの電力を受けて、第１入力部と第２入力部との電圧差に応じた第１電圧を出力する増幅回路を備える。基準電圧回路は、第１入力部へ基準電圧を供給する。帰還回路は、第１電圧に応じた帰還電圧を前記第２入力部へ入力する。容量素子は、電源入力部と第１入力部との間に設けられている。増幅回路の電源電圧変動除去比（ＰＳＲＲの逆数（１／ＰＳＲＲ）は容量素子を設けない場合に比べ０に近い。

第１実施形態によるリニアレギュレータの構成の一例を示す回路図。 ＭＩＳキャパシタの構成の一例を示す断面図。 配線容量の構成の一例を示す図。 ノイズの波形を示すグラフ。 第１実施形態によるリニアレギュレータ１のＰＳＲＲ特性を示すグラフ。 第２実施形態によるリニアレギュレータの構成の一例を示す回路図。 ノイズの波形を示すグラフ。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
携帯端末等の電子機器を構成するデバイス（例えば、マイコン、センサ、ドライバ等）には、それぞれ適切な電圧で電力（直流電力）を供給する必要がある。電源電圧を所望の電圧に変換するために、スイッチングレギュレータおよび／またはリニアレギュレータ等の電源回路が用いられる。

スイッチングレギュレータは、電力変換効率が良いため、電源電圧を降圧したときに電力損失が少ない。一方、スイッチングレギュレータは、半導体スイッチング素子のスイッチングにより電源電圧にリップル（電圧変動、以下ノイズともいう）を生じさせる場合がある。

リニアレギュレータは、入力電圧と出力電圧との電圧差を熱として放出するため、電力変換効率においてスイッチングレギュレータに劣る場合がある。一方、リニアレギュレータは、スイッチングによるリップルを電源電圧に生じさせないので、ノイズの少ない電力を供給することができる。

従って、電源回路は、電源に近い上流側からスイッチングレギュレータおよびリニアレギュレータの順に接続する場合がある。この場合、電源電圧は、まずスイッチングレギュレータによって効率良く降圧され、その後、リニアレギュレータにおいて各デバイス（負荷）に適したノイズの少ない電源電圧に変換される。これにより、電源回路は、良好な電力変換効率でノイズの少ない電力を負荷に供給することができる。

尚、電源電圧への入力電圧または電源回路からの出力電圧が小さい場合、あるいは、電源回路からの出力電流が少ない場合、スイッチングレギュレータを介すことなく、リニアレギュレータのみで電力を変換してもよい。この場合、供給電力自体が低いため、電力変換効率はあまり問題にならないからである。

このようなリニアレギュレータは、スイッチングレギュレータからの電力あるいは電源からの電力に含まれているノイズを低減する能力が求められる。尚、スイッチングレギュレータからの電力（または電圧）あるいは電源からの電力（または電圧）も、リニアレギュレータにとってはいずれも電源電力（または電源電圧）であるので、以下、まとめて電源電力（または電源電圧）ともいう。電圧に含まれるノイズを除去する能力は、電源電圧変動除去比（ＰＳＲＲ (Power Supply ripple Rejection Ratio)）で表される。ＰＳＲＲは、電源電圧の変動値と出力電圧の変動値との比で表される。ＰＳＲＲが高いほど、電源電圧の変動（ノイズ）に対して出力電圧の変動が小さくなり、ノイズ除去性能が高くなる。即ち、ＰＳＲＲが高いリニアレギュレータは、電源ノイズへの耐性が高いと言うことができる。

図１は、第１実施形態によるリニアレギュレータの構成の一例を示す回路図である。リニアレギュレータ１は、増幅回路ＡＭＰと、基準電圧回路ＲＥＦと、帰還回路ＦＢと、第１容量素子Ｃ_ＢＰとを備えている。

増幅回路ＡＭＰは、第１入力部ＩＮ１と、第２入力部ＩＮ２と、電源入力部ＩＮ_ＰＯＷと、出力部ＯＵＴとを備えている。増幅回路ＡＭＰは、電源入力部ＩＮ_ＰＯＷから電源電力を受けて、第１入力部ＩＮ１と第２入力部ＩＮ２との電圧差に応じた出力電圧（第１電圧）Ｖｏを出力部ＯＵＴから出力する。第１入力部ＩＮ１は、基準電圧回路ＲＥＦから基準電圧Ｖ_Ｐを入力し、第２入力部ＩＮ２は、帰還回路ＦＢから帰還電圧Ｖ_Ｎを入力する。これにより、増幅回路ＡＭＰは、帰還電圧Ｖ_Ｎを基準電圧Ｖ_Ｐに等しくするように出力電圧Ｖｏを調節し、調節された出力電圧Ｖｏを維持するように機能する。増幅回路ＡＭＰは、例えば、半導体基板上に設けられたトランジスタを用いた差動増幅回路でよい。尚、Ｚ_ＡＭＰは、増幅回路ＡＭＰの出力インピーダンスである。

基準電圧回路ＲＥＦは、電源電圧および温度に依存しない電圧Ｖ_ＤＣを生成する回路である。基準電圧回路ＲＥＦは、増幅回路ＡＭＰの第１入力部ＩＮ１に接続されており、基準電圧Ｖ_Ｐを第１入力部ＩＮ１へ入力する。基準電圧回路ＲＥＦは、出力インピーダンスＺ_ＤＣを有するので、生成された電圧Ｖ_ＤＣを基準電圧Ｖ_Ｐとして第１入力部ＩＮ１へ入力する。基準電圧回路ＲＥＦは、例えば、バンドギャップ型電源回路等でよい。

帰還回路ＦＢは、出力部ＯＵＴと第２入力部ＩＮ２との間に接続されており、出力電圧に応じた帰還電圧を第２入力部ＩＮ２へ帰還させる。帰還回路ＦＢは、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２を含む。第１および第２抵抗素子Ｒ１、Ｒ２は、出力部ＯＵＴと低電圧源ＧＮＤとの間に直列接続されている。第１抵抗素子Ｒ１は、低電圧源ＧＮＤとノードＮＤとの間に接続されており、第２抵抗素子Ｒ２は、ノードＮＤと出力部ＯＵＴとの間に接続されている。ノードＮＤは、第２入力部ＩＮ２に電気的に接続されており、出力電圧Ｖｏを第１および第２抵抗素子Ｒ１、Ｒ２で分圧した帰還電圧Ｖ_Ｎを第２入力部ＩＮ２へ帰還させる。第１および第２抵抗素子Ｒ１、Ｒ２は、例えば、配線抵抗、拡散層抵抗等でよい。低電圧源ＧＮＤは、電源入力部ＩＮ_ＰＯＷへの入力電圧Ｖ_ＰＯＷよりも低い電圧源であればよく、例えば、接地電圧源（グランド）でよい。

第１容量素子Ｃ_ＢＰは、電源入力部ＩＮ_ＰＯＷと第１入力部ＩＮ１との間に接続されている。第１容量素子Ｃ_ＢＰは、寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯによって増幅回路ＡＭＰの出力電圧Ｖｏに現れるノイズを抑制し、増幅回路ＡＭＰの電源電圧変動除去比（ＰＳＲＲ）を向上させるためにバラスト容量として設けられている。第１容量素子Ｃ_ＢＰは、例えば、ＭＩＳ（Metal Insulator Semiconductor）キャパシタであってもよく、あるいは、配線容量であってもよい。

図２は、ＭＩＳキャパシタの構成の一例を示す断面図である。第１容量素子Ｃ_ＢＰとしてＭＩＳキャパシタを用いる場合、第１容量素子Ｃ_ＢＰは、基板１０と、ゲート絶縁膜（第１絶縁膜）２０と、ゲート電極３０とを備える。基板１０は、例えば、シリコン基板等の半導体基板であり、不純物を導入することによって導電体となっている。ゲート絶縁膜２０は、基板１０上に設けられており、例えば、シリコン酸化膜等の絶縁膜でよい。ゲート電極３０は、ゲート絶縁膜２０上に設けられており、例えば、ポリシリコン、金属等の導電性材料でよい。第１電極としての基板１０は、第１入力部ＩＮ１に電気的に接続される。第２電極としてのゲート電極３０は、電源入力部ＩＮ_ＰＯＷに電気的に接続されている。これにより、第１容量素子Ｃ_ＢＰは、電源入力部ＩＮ_ＰＯＷと第１入力部ＩＮ１との間の容量として機能する。第１容量素子Ｃ_ＢＰの容量は、ゲート絶縁膜２０の厚み、および／または、ゲート電極３０と基板１０との対向面積で調節すればよい。尚、ゲート絶縁膜２０は、同一基板１０上に設けられたＭＩＳＦＥＴのゲート絶縁膜と同一材料でよい。また、ゲート電極３０は、同一基板１０上に設けられたＭＩＳＦＥＴのゲート電極と同一材料でよい。

図３（Ａ）および図３（Ｂ）は、配線容量の構成の一例を示す図である。第１容量素子Ｃ_ＢＰとして配線容量を用いる場合、第１容量素子Ｃ_ＢＰは、電力配線４０と、第１配線５０と、絶縁膜（第２絶縁膜）６０とを備える。電力配線４０は、電源入力部ＩＮ_ＰＯＷから増幅回路ＡＭＰまでの配線である。例えば、電力配線４０は、電源またはスイッチングレギュレータ（図示せず）から入力電力（電源電力）を受けるリニアレギュレータ１の電源端子と増幅回路ＡＭＰの電源端子との間の配線でよい。第１配線５０は、基準電圧回路ＲＥＦと第１入力部ＩＮ１との間の配線である。電力配線４０および第１配線５０は、例えば、ポリシリコン、金属等の導電性材料である。絶縁膜６０は、電力配線４０と第１配線５０との間に設けられており、電力配線４０と第１配線５０とを電気的に絶縁している。絶縁膜６０は、例えば、シリコン酸化膜等の絶縁膜でよい。電力配線４０および第１配線５０は、互いに略平行に延伸している。これにより、電力配線４０、第１配線５０および絶縁膜６０は、電源入力部ＩＮ_ＰＯＷと第１入力部ＩＮ１との間の容量として機能する。第１容量素子Ｃ_ＢＰの容量は、電力配線４０と第１配線５０との間の距離（絶縁膜６０の厚み）、または、互いに略平行に延伸する電力配線４０および第１配線５０の長さで調節すればよい。

電力配線４０および第１配線５０は、図３（Ａ）に示すように、直線状に略平行に延伸していてもよく、あるいは、図３（Ｂ）に示すように、ジグザグ状に蛇行して、略平行に延伸していてもよい。

尚、図３（Ａ）および図３（Ｂ）に示す電力配線４０、第１配線５０および絶縁膜６０は、増幅回路ＡＭＰの設けられた基板１０の表面に対して略平行方向（横方向）に並んで配列されていてもよく、あるいは、基板１０の表面に対して略垂直方向（縦方向）に積層されていてもよい。即ち、電力配線４０および第１配線５０は、同一レイヤ内に設けられた配線であってもよく、あるいは、積層された配線であってもよい。第１容量素子Ｃ_ＢＰの容量については後述する。

以上の構成により、本実施形態によるリニアレギュレータ１は、出力部ＯＵＴからほぼ一定の出力電圧Ｖｏを負荷（図示せず）へ出力するように機能する。

ここで、寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯについて説明する。

寄生容量Ｃ_ＳＮは、電源入力部ＩＮ_ＰＯＷと第２入力部ＩＮ２との間の寄生容量であり、例えば、増幅回路ＡＭＰを構成するトランジスタの電極間容量や配線間容量を含む。入力電圧Ｖ_ＰＯＷのノイズは、寄生容量Ｃ_ＳＮおよび第２抵抗素子Ｒ２を介して出力電圧Ｖｏに現れる（混入する）場合がある。

寄生容量Ｃ_ＳＰは、電源入力部ＩＮ_ＰＯＷと第１入力部ＩＮ１との間の寄生容量であり、例えば、増幅回路ＡＭＰを構成するトランジスタの電極間容量や配線間容量を含む。入力電圧Ｖ_ＰＯＷのノイズは、寄生容量Ｃ_ＳＰおよび基準電圧回路ＲＥＦの出力インピーダンスＺ_ＤＣによって分圧されて基準電圧Ｖ_Ｐに混入する場合がある。この場合、入力電圧Ｖ_ＰＯＷのノイズが出力電圧Ｖｏに現れる。

寄生容量Ｃ_ＳＯは、電源入力部ＩＮ_ＰＯＷと出力部ＯＵＴとの間の寄生容量であり、例えば、増幅回路ＡＭＰを構成するトランジスタの電極間容量や配線間容量を含む。入力電圧Ｖ_ＰＯＷのノイズは、寄生容量Ｃ_ＳＯおよび増幅回路ＡＭＰ自身の出力インピーダンスＺ_ＡＭＰによって分圧されて出力電圧Ｖｏに現れる（混入する）場合がある。

このように入力電圧Ｖ_ＰＯＷのノイズは、寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯを介して出力電圧Ｖｏに現れる場合がある。このようなノイズの混入は、リニアレギュレータのノイズ除去特性（即ち、ＰＳＲＲ）を悪化させる原因となる。

出力電圧Ｖｏに現れる電源ノイズは、寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯに由来するノイズの重ね合わせになる。寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯを介して伝達するノイズの位相は、入力電圧Ｖ_ＰＯＷのノイズの位相から９０度進んでいる。

図４（Ａ）〜図４（Ｅ）はノイズの波形を示すグラフである。縦軸はノイズ成分（電圧）の大きさを示し、横軸は位相（時間）を示す。図４（Ａ）は、入力電圧Ｖ_ＰＯＷのノイズを示す。図４（Ｂ）は、寄生容量Ｃ_ＳＰを介して伝達された出力部ＯＵＴにおけるノイズを示す。図４（Ｃ）は、寄生容量Ｃ_ＳＮを介して伝達された第２入力部ＩＮ２および出力部ＯＵＴにおけるノイズを示す。図４（Ｃ）の破線が第２入力部ＩＮ２におけるノイズを示し、実線が出力部ＯＵＴにおけるノイズを示す。図４（Ｄ）は、寄生容量Ｃ_ＳＯを介して伝達された出力部ＯＵＴにおけるノイズを示す。図４（Ｅ）は、第１容量素子Ｃ_ＢＰを介して伝達された出力部ＯＵＴにおけるノイズ（バラスト用ノイズ）を示している。尚、図４（Ａ）〜図４（Ｅ）のノイズの波形は、便宜的に理解し易いように描いたものであり、実際のノイズの波形とは異なる場合がある。

入力電圧Ｖ_ＰＯＷのノイズの位相は、容量（Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯ、Ｃ_ＢＰ）を介して伝達されると９０度進む。しかし、ノイズが図１の第２入力部ＩＮ２のように反転入力端子に入力される場合、図４（Ｃ）で示すように、ノイズの位相は、出力部ＯＵＴにおいて１８０度反転する。即ち、入力電圧Ｖ_ＰＯＷのノイズの位相は、寄生容量Ｃ_ＳＮによって９０度進み、さらに、増幅回路ＡＭＰの反転入力（第２入力部ＩＮ２）から１８０度反転して出力部ＯＵＴに伝達される。

一方、図４（Ｂ）に示すように、第１入力部ＩＮ１におけるノイズの位相は、出力部ＯＵＴにおいて反転しない。即ち、入力電圧Ｖ_ＰＯＷのノイズの位相は、寄生容量Ｃ_ＳＰによって９０度進んだ状態で出力部ＯＵＴに伝達される。また、図４（Ｄ）に示すように、寄生容量Ｃ_ＳＯを介して出力電圧Ｖｏに伝達するノイズの位相も、寄生容量Ｃ_ＳＯによって９０度進んだ状態で出力部ＯＵＴに伝達される。

このように、寄生容量Ｃ_ＳＮに依るノイズの位相は、寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに依るノイズの位相に対して反転している。寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯによって出力電圧Ｖｏに混入するノイズは、図４（Ｂ）の曲線、図４（Ｄ）の曲線、および、図４（Ｃ）の実線曲線の和となるので、寄生容量Ｃ_ＳＮに依るノイズと寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに依るノイズとは互いに打ち消し合うように作用する。

通常、寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯは、意図的に設けられているものではなく、期せずして発生してしまう容量である。従って、寄生容量Ｃ_ＳＮに依るノイズの絶対値が寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに依るノイズの絶対値と等しくなって、出力電圧Ｖｏのノイズが無くなることは偶然であり極希である。

そこで、本実施形態では、第１容量素子Ｃ_ＢＰをバラスト容量として意図的に設け、寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯによって出力電圧Ｖｏに混入するノイズを抑制する。例えば、寄生容量Ｃ_ＳＮによるノイズが寄生容量Ｃ_ＳＰ、Ｃ_ＳＯによるノイズよりも絶対値として大きい場合、図１に示すように、第１容量素子Ｃ_ＢＰを電源入力部ＩＮ_ＰＯＷと第１入力部ＩＮ１との間に接続し寄生容量Ｃ_ＳＰに対して並列に設ける。これにより、図４（Ｅ）に示すバラスト用ノイズ成分が出力電圧Ｖｏにさらに付加され、出力電圧Ｖｏに混入するノイズの総和が絶対値として抑制される。

例えば、寄生容量Ｃ_ＳＰおよび第１容量素子Ｃ_ＢＰによって出力電圧Ｖｏに混入するノイズ成分をＮＶ_ＯＰとすると、ＮＶ_ＯＰは、式１で表される。
ＮＶ_ＯＰ＝（１＋Ｒ_２／Ｒ_１）×ＮＶ_Ｐ （式１）
尚、寄生容量Ｃ_ＳＰおよび第１容量素子Ｃ_ＢＰによって第１入力部ＩＮ１に混入するノイズ成分をＮＶ_Ｐとする。また、増幅回路ＡＭＰにおいて、帰還電圧Ｖ_Ｎは、基準電圧Ｖ_Ｐに等しくなっているものとする。

ＮＶ_Ｐは式２で表される。
ＮＶ_Ｐ＝｛Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊω（Ｃ_ＳＰ＋Ｃ_ＢＰ）））｝×Ｖ_ＰＯＷ
（式２）
尚、ｊは複素数である。ωは２πｆである。ｆはノイズの周波数である。

式１および式２より、式３が成立する。
ＮＶ_ＯＰ＝（１＋Ｒ_２／Ｒ_１）×［｛Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊω（Ｃ_ＳＰ＋Ｃ_ＢＰ）））｝×Ｖ_ＰＯＷ］ （式３）
尚、ＮＶ_ＯＰの位相は、寄生容量Ｃ_ＳＰおよび第１容量素子Ｃ_ＢＰによってＶ_ＰＯＷよりも９０度進んでいる。

寄生容量Ｃ_ＳＮよって第２入力部ＩＮ２から出力電圧Ｖｏに混入するノイズ成分をＮＶ_ＯＮとすると、ＮＶ_ＯＮは、式４で表される。
ＮＶ_ＯＮ＝−Ｒ_２／（１／（ｊωＣ_ＳＮ））×Ｖ_ＰＯＷ （式４）
尚、ＮＶ_ＯＮの位相は、上述の通り、Ｖ_ＰＯＷよりも９０度遅れた状態（ＮＶ_ＯＰの位相に対して反転状態）となる。即ち、Ｖ_ＰＯＷが正電圧である場合、ＮＶ_ＯＮは負電圧成分となる。

寄生容量Ｃ_ＳＯよって増幅回路ＡＭＰ自体から出力電圧Ｖｏに混入するノイズ成分をＮＶ_ＯＯとすると、ＮＶ_ＯＯは、式５で表される。
ＮＶ_ＯＯ＝｛Ｚ_ＡＭＰ／（Ｚ_ＡＭＰ＋１／（ｊωＣ_ＳＯ））｝×Ｖ_ＰＯＷ （式５）
尚、ＮＶ_ＯＯの位相は、Ｖ_ＰＯＷよりも９０度進んでいる。Ｖ_ＰＯＷが正電圧である場合、ＮＶ_ＯＯは正電圧成分となる。

寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯおよび第１容量素子Ｃ_ＢＰにより出力電圧Ｖｏに現れるノイズ成分ＮＶ_Ｏ（ＮＶ_ＯＰ＋ＮＶ_ＯＮ＋ＮＶ_ＯＯ）は式６で表される。
ＮＶ_Ｏ＝｛（１＋Ｒ_２／Ｒ_１）Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊω（Ｃ_ＳＰ＋Ｃ_ＢＰ）））−Ｒ_２／（１／（ｊωＣ_ＳＮ））＋Ｚ_ＡＭＰ／（Ｚ_ＡＭＰ＋（１／ｊωＣ_ＳＯ））｝×Ｖ_ＰＯＷ （式６）
このノイズ成分ＮＶ_Ｏをゼロに近づけるためには、式６の右辺を絶対値としてゼロに近づければよい。ＰＳＲＲの逆数（１／ＰＳＲＲ）は、式７で表される。
１／ＰＳＲＲ＝∂ＮＶ_Ｏ／∂Ｖ_ＰＯＷ＝｛（１＋Ｒ_２／Ｒ_１）Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊω（Ｃ_ＳＰ＋Ｃ_ＢＰ）））−Ｒ_２／（１／（ｊωＣ_ＳＮ））＋Ｚ_ＡＭＰ／（Ｚ_ＡＭＰ＋（１／ｊωＣ_ＳＯ））｝ （式７）
式７の右辺を絶対値としてゼロに近づけることによって、高いＰＳＲＲ特性を得ることができる。

ここで、第１容量素子Ｃ_ＢＰが設けられていない場合、式７の右辺を絶対値としてゼロに近づけるためには、例えば、Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯ、Ｚ_ＤＣ、Ｚ_ＡＭＰのいずれか１つあるいは複数をゼロに近づける手法がある。しかし、このような手法では、上述のように、回路面積の増大あるいは消費電流の増大を招くおそれがある。

そこで、本実施形態では、式７の正成分（入力電圧Ｖ_ＰＯＷと同一極性のノイズ成分）と負成分（入力電圧Ｖ_ＰＯＷと逆極性のノイズ成分）とが等しくなるように、第１容量素子Ｃ_ＢＰをバラスト容量として設けている。

式７の右辺のうち寄生容量Ｃ_ＳＰ、Ｃ_ＳＯおよび第１容量素子Ｃ_ＢＰに関する第１項および第３項は正成分であり、寄生容量Ｃ_ＳＮに関する第２項が負成分である。ここで、第１実施形態では、第１容量素子Ｃ_ＢＰが設けられていない場合に、ＰＳＲＲの逆数（１／ＰＳＲＲ）が０より小さいものとする。この場合、寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに関する正成分が、寄生容量Ｃ_ＳＮに関する負成分よりも小さい。従って、寄生容量Ｃ_ＳＰに対して並列に第１容量素子Ｃ_ＢＰを設けることによって、実質的に正成分を増大させる。これにより、第１容量素子Ｃ_ＢＰが設けられていない場合と比べて、本実施形態によるリニアレギュレータ１は、ＰＳＲＲの逆数（１／ＰＳＲＲ）の絶対値を０に近付けることができる。

このように、本実施形態によるリニアレギュレータ１は、電源入力部ＩＮ_ＰＯＷと第１入力部ＩＮ１との間に第１容量素子Ｃ_ＢＰを接続することによって、寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯによって出力電圧Ｖｏに混入するノイズをゼロに近づける（ほぼキャンセルする）ことができる。これにより、リニアレギュレータ１のＰＳＲＲ特性が向上する。

図５は、第１実施形態によるリニアレギュレータ１のＰＳＲＲ特性を示すグラフである。このグラフの縦軸は、ＰＳＲＲ（ｄＢ）を示す。横軸は、出力電圧Ｖｏに混入する電源ノイズの周波数（Ｈｚ）を示す。

ラインＬ０は、第１容量素子Ｃ_ＢＰを設けていないリニアレギュレータのＰＳＲＲ特性を示す。ラインＬ１は、本実施形態による第１容量素子Ｃ_ＢＰを備えたリニアレギュレータのＰＳＲＲ特性を示す。

例えば、１０^３Ｈｚの電源ノイズについて参照すると、ラインＬ１のＰＳＲＲは、ラインＬ０のＰＳＲＲよりも約１２ｄＢほど高い。従って、本実施形態のように第１容量素子Ｃ_ＢＰを設けることによって、ＰＳＲＲ特性が大幅に改善することが分かる。

１／ＰＳＲＲの絶対値を０に近づけるような第１容量素子Ｃ_ＢＰの容量は、ＰＳＲＲ特性の実測値、統計値、あるいは、シミュレーションによって設定可能である。第１容量素子Ｃ_ＢＰの容量は、電源ノイズの正成分と負成分とのバランスを取るために設定されるので、非常に小さい容量でよい。例えば、図５のシミュレーションで設定された第１容量素子Ｃ_ＢＰの容量は、約２０ｆＦ程度であり、リニアレギュレータ１のレイアウト面積を左程増大させず、エリアペナルティが小さい。従って、本実施形態によるリニアレギュレータ１は、良好なＰＳＲＲ特性有し、チップサイズを増大させること無く、低コストで製造することができる。また、本実施形態によるリニアレギュレータ１は、出力インピーダンスＺ_ＡＭＰ、Ｚ_ＤＣも変更していないので、消費電流の増大も抑制することができる。

（第２実施形態）
図６は、第２実施形態によるリニアレギュレータの構成の一例を示す回路図である。第２実施形態によるリニアレギュレータ１は、第２容量素子Ｃ_ＢＮを備えている。第２容量素子Ｃ_ＢＮは、電源入力部ＩＮ_ＰＯＷと第２入力部ＩＮ２との間に接続されている。第２容量素子Ｃ_ＢＮは、寄生容量Ｃ_ＳＮ、Ｃ_ＳＰ、Ｃ_ＳＯによって増幅回路ＡＭＰの出力電圧Ｖｏに現れるノイズを抑制し、増幅回路ＡＭＰの電源電圧変動除去比（ＰＳＲＲ）を向上させるためにバラスト容量として設けられている。第２容量素子Ｃ_ＢＮは、第１容量素子Ｃ_ＢＰと同様に、例えば、図２または図３に示すＭＩＳキャパシタ、あるいは、配線容量でよい。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

図７（Ａ）〜図７（Ｅ）はノイズの波形を示すグラフである。図７（Ａ）は、入力電圧Ｖ_ＰＯＷのノイズを示す。図７（Ｂ）は、寄生容量Ｃ_ＳＰを介して伝達された出力部ＯＵＴにおけるノイズを示す。図７（Ｃ）は、寄生容量Ｃ_ＳＮを介して伝達された第２入力部ＩＮ２および出力部ＯＵＴにおけるノイズを示す。図７（Ｃ）の破線が第２入力部ＩＮ２におけるノイズを示し、実線が出力部ＯＵＴにおけるノイズを示す。図７（Ｄ）は、寄生容量Ｃ_ＳＯを介して伝達された出力部ＯＵＴにおけるノイズを示す。図７（Ｅ）は、第２容量素子Ｃ_ＢＮを介して伝達された第２入力部ＩＮ２および出力部ＯＵＴにおけるノイズ（バラスト用ノイズ）を示している。図７（Ｅ）の破線が第２入力部ＩＮ２におけるノイズを示し、実線が出力部ＯＵＴにおけるノイズを示す。尚、図７（Ａ）〜図７（Ｅ）のノイズの波形は、便宜的に理解し易いように描いたものであり、実際のノイズの波形とは異なる場合がある。

図４（Ａ）〜図４（Ｅ）を参照して説明したように、寄生容量Ｃ_ＳＮに依るノイズの位相は、寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに依るノイズの位相に対して１８０度反転している。寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯによって出力電圧Ｖｏに混入するノイズは、図７（Ｂ）の曲線、図７（Ｄ）の曲線、および、図７（Ｃ）の実線曲線の和となるので、寄生容量Ｃ_ＳＮに依るノイズと寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに依るノイズとは互いに打ち消し合うように作用する。

上述のように、寄生容量Ｃ_ＳＮに依るノイズの絶対値が寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに依るノイズの絶対値と等しくなって、出力電圧Ｖｏのノイズが無くなることは偶然であり極希である。

そこで、第２実施形態では、第２容量素子Ｃ_ＢＮをバラスト容量として意図的に設け、寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯによって出力電圧Ｖｏに混入するノイズを抑制する。例えば、寄生容量Ｃ_ＳＮによって出力電圧Ｖｏに混入するノイズが寄生容量Ｃ_ＳＰ、Ｃ_ＳＯによって出力電圧Ｖｏに混入するノイズよりも絶対値として小さい場合、図６に示すように、第２容量素子Ｃ_ＢＮを電源入力部ＩＮ_ＰＯＷと第２入力部ＩＮ２との間に接続し寄生容量Ｃ_ＳＮに対して並列に設ける。これにより、図７（Ｅ）の実線で示すバラスト用ノイズ成分が出力電圧Ｖｏにさらに付加され、出力電圧Ｖｏに混入するノイズの総和が絶対値として抑制される。

例えば、第２実施形態では、ＮＶ_Ｐは式８で表される。
ＮＶ_Ｐ＝｛Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊωＣ_ＳＰ））｝×Ｖ_ＰＯＷ （式８）
式１および式８より、式９が成立する。
ＮＶ_ＯＰ＝（１＋Ｒ_２／Ｒ_１）×［｛Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊωＣ_ＳＰ））｝×Ｖ_ＰＯＷ］ （式９）
尚、ＮＶ_ＯＰの位相は、寄生容量Ｃ_ＳＰによってＶ_ＰＯＷよりも９０度進んでいる。

寄生容量Ｃ_ＳＮおよび第２容量素子Ｃ_ＢＮによって第２入力部ＩＮ２から出力電圧Ｖｏに混入するノイズ成分をＮＶ_ＯＮとすると、ＮＶ_ＯＮは、式１０で表される。
ＮＶ_ＯＮ＝−Ｒ_２／（１／（ｊω（Ｃ_ＳＮ＋Ｃ_ＢＮ）））×Ｖ_ＰＯＷ （式１０）
尚、ＮＶ_ＯＮの位相は、上述の通り、Ｖ_ＰＯＷよりも９０度遅れた状態（ＮＶ_ＯＰの位相に対して反転状態）となる。即ち、Ｖ_ＰＯＷが正電圧である場合、ＮＶ_ＯＮは負電圧成分となる。

寄生容量Ｃ_ＳＯよって増幅回路ＡＭＰ自体から出力電圧Ｖｏに混入するノイズ成分ＮＶ_ＯＯは、上述の式５と同じである。
尚、ＮＶ_ＯＯの位相は、Ｖ_ＰＯＷよりも９０度進んでいる。Ｖ_ＰＯＷが正電圧である場合、ＮＶ_ＯＯは正電圧成分となる。

寄生容量Ｃ_ＳＰ、Ｃ_ＳＮ、Ｃ_ＳＯおよび第２容量素子Ｃ_ＢＮにより出力電圧Ｖｏに現れるノイズ成分ＮＶ_Ｏ（ＮＶ_ＯＰ＋ＮＶ_ＯＮ＋ＮＶ_ＯＯ）は式１１で表される。
ＮＶ_Ｏ＝｛（１＋Ｒ_２／Ｒ_１）Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊωＣ_ＳＰ））−Ｒ_２／（１／（ｊω（Ｃ_ＳＮ＋Ｃ_ＢＮ）））＋Ｚ_ＡＭＰ／（Ｚ_ＡＭＰ＋（１／ｊωＣ_ＳＯ））｝×Ｖ_ＰＯＷ （式１１）
ノイズ成分ＮＶ_Ｏをゼロに近づけるためには、式１１の右辺を絶対値としてゼロに近づければよい。第２実施形態では、ＰＳＲＲの逆数（１／ＰＳＲＲ）は、式１２で表される。
１／ＰＳＲＲ＝｛（１＋Ｒ_２／Ｒ_１）Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊωＣ_ＳＰ））−Ｒ_２／（１／（ｊω（Ｃ_ＳＮ＋Ｃ_ＢＮ）））＋Ｚ_ＡＭＰ／（Ｚ_ＡＭＰ＋（１／ｊωＣ_ＳＯ））｝
（式１２）
式１２の右辺を絶対値としてゼロに近づけることによって、高いＰＳＲＲ特性を得ることができる。

第２実施形態では、式１２の正成分（入力電圧Ｖ_ＰＯＷと同一極性のノイズ成分）と負成分（入力電圧Ｖ_ＰＯＷと逆極性のノイズ成分）とが等しくなるように、第２容量素子Ｃ_ＢＮをバラスト容量として設けている。

式１２の右辺のうち寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに関する第１項および第３項は正成分であり、寄生容量Ｃ_ＳＮおよび第２容量素子Ｃ_ＢＮに関する第２項が負成分である。ここで、第２実施形態では、第２容量素子Ｃ_ＢＮが設けられていない場合に、ＰＳＲＲの逆数（１／ＰＳＲＲ）が０より大きいものとする。この場合、寄生容量Ｃ_ＳＮに関する負成分が、寄生容量Ｃ_ＳＰ、Ｃ_ＳＯに関する正成分よりも小さい。従って、寄生容量Ｃ_ＳＮに対して並列に第２容量素子Ｃ_ＢＮを設けることによって、実質的に負成分を増大させる。これにより、第２容量素子Ｃ_ＢＮが設けられていない場合と比べて、第２実施形態によるリニアレギュレータ１は、ＰＳＲＲの逆数（１／ＰＳＲＲ）の絶対値を０に近付けることができる。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。

第１実施形態および第２実施形態は組み合わせてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・リニアレギュレータ、ＡＭＰ・・・増幅回路、ＲＥＦ・・・基準電圧回路、ＦＢ・・・帰還回路、Ｃ_ＢＰ・・・第１容量素子、ＩＮ１・・・第１入力部、ＩＮ２・・・第２入力部、ＩＮ_ＰＯＷ・・・電源入力部、ＯＵＴ・・・出力部

Claims (4)

1. 電源入力部からの電力を受けて、第１入力部と第２入力部との電圧差に応じた第１電圧を出力する増幅回路と、
   前記第１入力部へ基準電圧を供給する基準電圧回路と、
   前記第１電圧に応じた帰還電圧を前記第２入力部へ入力する帰還回路と、
   前記電源入力部と前記第１入力部との間に設けられた容量素子とを備え、
   前記増幅回路の電源電圧変動除去比（ＰＳＲＲ（Power Supply Rejection Ratio））の逆数（１／ＰＳＲＲ）が、前記容量素子を設けない場合に比べ０に近い電源回路。
2. 前記帰還回路は、前記電源入力部への入力電圧よりも低い低電圧源に接続可能な低電圧部と前記増幅回路の出力との間に直列接続された第１抵抗素子および第２抵抗素子を含み、前記第１抵抗素子と前記第２抵抗素子との間のノードを前記第２入力部に接続し、
   前記増幅回路の電源電圧変動除去比の逆数（１／ＰＳＲＲ）は、
   （１＋Ｒ_２／Ｒ_１）×Ｚ_ＤＣ／（Ｚ_ＤＣ＋１／（ｊω（Ｃ_ＳＰ＋Ｃ_ＢＰ）））−Ｒ_２／（１／（ｊωＣ_ＳＮ））＋Ｚ_ＡＭＰ／（Ｚ_ＡＭＰ＋１／（ｊωＣ_ＳＯ）） （式）
   （ここで、Ｒ_１、Ｒ_２は前記第１および第２抵抗素子の抵抗値、Ｚ_ＤＣは前記基準電圧回路の出力インピーダンス、Ｚ_ＡＭＰは前記増幅回路の出力インピーダンス、Ｃ_ＳＰは前記増幅回路の前記電源入力部と前記第１入力部との間の寄生容量、Ｃ_ＢＰは前記容量素子の容量、Ｃ_ＳＮは前記増幅回路の前記電源入力部と前記第２入力部との間の寄生容量、Ｃ_ＳＯは前記増幅回路の前記電源入力部と前記増幅回路の出力との間の寄生容量、ωは、前記入力電圧のノイズ周波数、ｊは複素数）
   上記式で表される、請求項１に記載の電源回路。
3. 前記容量素子は、
   前記増幅回路に用いられるトランジスタのゲート絶縁膜と同じ材料の第１絶縁膜と、
   前記第１絶縁膜の下に設けられた第１電極と、
   前記第１絶縁膜上に設けられた第２電極とを含む、請求項１または請求項２に記載の電源回路。
4. 前記容量素子は、
   前記電源入力部と前記増幅回路との間の電力配線と、
   前記基準電圧回路と前記第１入力部との間の第１配線と、
   前記電力配線と前記第１配線との間の絶縁膜とを含む、請求項１または請求項２に記載の電源回路。

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