JP5857680B2 - 位相補償回路および半導体集積回路 - Google Patents

Description

本発明は、入力電圧から一定の出力電圧を生成して出力する電源回路の位相補償回路およびその位相補償回路を備えた半導体集積回路に関する。

リニアレギュレータやスイッチングレギュレータなど、出力電圧を一定の目標値に制御する安定化電源回路において、位相補償回路を設けることにより回路の安定性を確保する手法が広く用いられている（例えば、特許文献１の図７や特許文献２の図８参照）。この場合、位相補償回路は、出力電圧の制御を行う誤差増幅器の内部ノードと、出力電圧を出力するための出力ノードとの間に設けられる。

特開２００３−０５８２６０号公報 特開２００６−１０９４２１号公報

上記位相補償回路は、出力電圧に相当する耐圧を有する容量素子（キャパシタ）を必要とする。従って、出力電圧の目標値を高く設定するほど、その容量素子の耐圧を高めなければならない。一般的なモノリシックプロセスにおいて、容量の耐圧を高くするためには、電極間の酸化膜を厚くする必要があるが、酸化膜を厚くすると単位面積当たりの容量値が小さくなる。すなわち、上記位相補償回路を半導体集積回路（ＩＣ）化する際、容量素子の耐圧を高くするほど回路面積が増加してしまう。なお、容量素子としてディスクリートの部品を用いる場合についても、耐圧が高くなるに従い部品体格が大きくなるため、同様の問題が生じる。

このような問題の対策として、能動素子を用いて位相補償回路を構成する容量素子の見かけ上の容量値を増倍する手法が提案されている（例えば、特許文献１の図１や特許文献２の図１参照）。しかし、上記手法においては、少なくとも容量として見える周波数以上の周波数帯域を持つ増幅回路が必要となる。そのため、上記手法を採用した場合、回路構成が複雑化するとともに、消費電流が大きくなるという問題が生じる。

本発明は上記事情に鑑みてなされたものであり、その目的は、電源回路における出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく電源回路の位相補償を行うことができる位相補償回路およびその位相補償回路を備えた半導体集積回路を提供することにある。

請求項１に記載の手段によれば、電源入力端子を通じて与えられる入力電圧から一定の出力電圧を生成するとともに電源出力端子を通じて出力電圧を出力する電源回路の位相補償回路である。電源回路は、主トランジスタおよび誤差増幅器を備えた構成である。主トランジスタは、電源入力端子から電源出力端子への電力供給を制御するためのものである。誤差増幅器は、出力電圧に応じた検出電圧と、出力電圧の目標値に対応した基準電圧とに基づいて、出力電圧が目標値に一致するように主トランジスタの駆動を制御する。

位相補償回路は、レベルシフト回路と、キャパシタとを備えている。レベルシフト回路は、出力電圧を入力し、その出力電圧を直流的に接地電位側に所定レベルだけシフトしたシフト電圧を出力する。キャパシタは、レベルシフト回路の出力端子と、誤差増幅器を構成する増幅回路のうちの少なくとも一つの増幅回路の入力端子との間の経路に介在する。このような構成により、レベルシフト回路から出力されるシフト電圧がキャパシタを通じて誤差増幅器を構成する増幅回路の入力端子に与えられる。上記シフト電圧は、出力電圧を直流的にシフトした電圧であり、交流成分だけ見れば出力電圧と同等である。つまり、出力電圧の交流成分は、キャパシタを通じて増幅回路の入力端子にフィードバックされる。従って、上記構成の位相補償回路によって、電源回路の位相補償が行われ、その安定性が向上する。

また、キャパシタの各端子間には、出力電圧を接地電位側に所定レベルだけシフトした電圧と、増幅回路の入力端子の電圧とが印加される。つまり、本手段のキャパシタは、従来の位相補償回路を構成するキャパシタに比べると、出力電圧を所定レベルだけシフトした分だけ、その端子間に印加される電圧が低くなる。そのため、本手段によれば、電源回路における出力電圧の目標値よりも低い耐圧のキャパシタを用いて電源回路の位相補償を行うことができる。従って、本手段の位相補償回路は、電源回路における出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく電源回路の位相補償を行うことができる。

請求項２に記載の手段によれば、キャパシタは、レベルシフト回路の出力端子と、接地電位を基準として増幅動作する増幅回路の入力端子との間の経路に介在する。このような構成によれば、キャパシタの増幅回路側の端子には、接地電位に近い電圧が印加される。そのため、レベルシフト回路により出力電圧が所定レベルだけシフトされることにより、キャパシタの端子間に印加される電圧が低減する効果が確実に得られる。

請求項３に記載の手段によれば、スイッチングレギュレータ形式の電源回路（例えば、降圧型スイッチングレギュレータ、昇圧型スイッチングレギュレータなど）における出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく、その電源回路の位相補償を行うことができる。

請求項４に記載の手段によれば、リニアレギュレータ形式の電源回路（例えば、シリーズレギュレータ、シャントレギュレータなど）における出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく、その電源回路の位相補償を行うことができる。

請求項５に記載の手段によれば、レベルシフト回路は、ツェナーダイオードおよび抵抗を備えている。ツェナーダイオードは、電源回路の電源出力端子および接地電位を持つグランド線の間に逆方向に介在する。抵抗は、ツェナーダイオードのアノードおよびグランド線の間に介在する。そして、ツェナーダイオードのアノードからシフト電圧が出力される。このように、ツェナーダイオードおよび抵抗を用いてレベルシフト回路を構成することにより、位相補償回路の構成を簡素化することができる。また、レベルシフト回路によりシフトされる電圧値（所定レベル）は、ツェナーダイオードのツェナー電圧に概ね等しくなる。そのため、レベルシフト回路によりシフトされる電圧値を、使用するツェナーダイオードのツェナー電圧によって容易に設定することが可能となる。

請求項６に記載の手段によれば、レベルシフト回路は、ダイオードおよび抵抗を備えている。ダイオードは、電源回路の電源出力端子および接地電位を持つグランド線の間に順方向に介在する。抵抗は、ダイオードのカソードおよびグランド線の間に介在する。そして、ダイオードのカソードからシフト電圧が出力される。このように、ダイオードおよび抵抗を用いてレベルシフト回路を構成することにより、位相補償回路の構成を簡素化することができる。また、レベルシフト回路によりシフトされる電圧値（所定レベル）は、ダイオードの順方向電圧に概ね等しくなる。そのため、レベルシフト回路によりシフトされる電圧値を、使用するダイオードの個数によって容易に設定することができる。

位相補償回路を半導体集積回路として構成する場合、配線パターンと半導体基板との間に形成される容量、または配線パターンと配線パターンとの間に形成される容量により位相補償回路のキャパシタを構成すると次のような問題が生じる。すなわち、キャパシタの半導体基板側の電極と接地電位との間には、ｐ−ｎ接合による寄生容量が存在する。寄生容量が付随するキャパシタの電極が高インピーダンスのノードに接続されると、その接続されたノードが、低い周波数より接地電位とみなされて位相補償の効果が低減するおそれがある。このような問題の対策として、請求項７に記載の手段を採用するとよい。請求項７に記載の手段によれば、キャパシタの配線パターン側の電極が、上記増幅回路の入力端子に接続される。電源出力端子のインピーダンスは、外部に設けられる平滑用の容量素子の作用により非常に低い。そして、電源出力端子とレベルシフト回路の出力端子との間は、交流的に短絡状態であるとみなすことができる。そのため、キャパシタの配線パターン側の電極が接続されるノード（レベルシフト回路の出力端子）のインピーダンスは、非常に低いと考えられる。従って、本手段の構成によれば、キャパシタによる位相補償の作用に対する寄生容量の影響を低減することができる。

第１の実施形態を示すもので、シリーズレギュレータ形式の電源回路の構成を概略的に示す図 電源回路を集積化する場合のキャパシタの一構成例を示す図 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 第４の実施形態を示す図１相当図 第５の実施形態を示す図１相当図 第６の実施形態を示すもので、シャントレギュレータ形式の電源回路の構成を概略的に示す図 第７の実施形態を示すもので、降圧型スイッチングレギュレータ形式の電源回路の構成を概略的に示す図 第８の実施形態を示すもので、昇圧型スイッチングレギュレータ形式の電顕回路の構成を概略的に示す図 レベルシフト回路の変形例を示す図

（第１の実施形態）
以下、本発明の第１の実施形態について図１および図２を参照しながら説明する。
図１は、出力電圧が一定の目標値となるようにフィードバック制御する電源回路の概略的な構成を示している。図１に示す電源回路１は、シリーズレギュレータ形式であり、主トランジスタＴ１、基準電圧生成回路２、電圧検出回路３、誤差増幅器４および位相補償回路５を備えている。電源回路１の各構成要素は半導体集積回路（ＩＣ）として構成されている。なお、電源回路１の各構成要素のうち主トランジスタＴ１を除くものを半導体集積回路として構成してもよい。電源回路１には、外部の直流電源６から電源入力端子Ｐ１およびグランド端子Ｐ２を介して電源電圧ＶＢ（入力電圧に相当）が供給される。電源電圧ＶＢの定常値は、例えば＋１２Ｖ程度である。電源入力端子Ｐ１およびグランド端子Ｐ２は、電源回路１の内部において電源線７およびグランド線８に接続されている。

主トランジスタＴ１は、Ｐチャネル型のパワーＭＯＳＦＥＴであり、そのソースは電源線７に接続されており、そのドレインは電源出力端子Ｐ３に接続されている。すなわち、主トランジスタＴ１は、電源入力端子Ｐ１から電源出力端子Ｐ３に至る電力供給経路に介在する。電源回路１は、主トランジスタＴ１を介して、電源電圧ＶＢを所定の出力電圧に降圧して電源出力端子Ｐ３およびグランド端子Ｐ４を通じて供給先の負荷回路（図示せず）に対し出力する。グランド端子Ｐ４は、電源回路１の内部においてグランド線８に接続されている。電源出力端子Ｐ３およびグランド端子Ｐ４の間には、キャパシタＣ１が接続されている。キャパシタＣ１は、出力電圧Ｖoutの変動を抑えるための平滑容量であり、電源回路１の外部に設けられる。

基準電圧生成回路２は、例えばバンドギャップ基準電圧回路であり、出力電圧Ｖoutの目標値（例えば＋５Ｖ）を指令するための基準電圧Ｖref（例えば＋１．２Ｖ）を生成する。基準電圧生成回路２から出力される基準電圧Ｖrefは、誤差増幅器４の反転入力端子に与えられている。

電圧検出回路３は、抵抗Ｒ１、Ｒ２の直列回路により構成されている。その直列回路は、主トランジスタＴ１のドレインおよびグランド線８の間に接続されている。抵抗Ｒ１および抵抗Ｒ２の相互接続点Ｎ１の電圧、つまり出力電圧Ｖoutを抵抗Ｒ１および抵抗Ｒ２により分圧して得られる検出電圧Ｖdetは、誤差増幅器４の非反転入力端子に与えられている。抵抗Ｒ１および抵抗Ｒ２の各抵抗値は、出力電圧Ｖoutが目標値のときに検出電圧Ｖdetが基準電圧Ｖrefと一致するような値に設定されている。

誤差増幅器４は、電源線７およびグランド線８を通じて電源電圧ＶＢの供給を受けて動作する。誤差増幅器４は、検出電圧Ｖdetと基準電圧Ｖrefとの差に応じた誤差増幅信号Ｓｄを主トランジスタＴ１のゲートに出力する。従って、主トランジスタＴ１の駆動は、誤差増幅信号Ｓｄにより制御される。すなわち、誤差増幅器４は、検出電圧Ｖdetおよび基準電圧Ｖrefに基づいて、出力電圧Ｖoutが目標値となるように主トランジスタＴ１の駆動をフィードバック制御する。

位相補償回路５は、電源回路１が全ての動作領域において負帰還動作となるように周波数特性を補償する（位相補償を行う）。位相補償回路５は、レベルシフト回路９および位相補償部１０を備えている。レベルシフト回路９は、出力電圧Ｖoutを入力し、その出力電圧Ｖoutを直流的に接地電位（グランド線８の電位＝０Ｖ）側に所定レベルだけシフトしたシフト電圧Ｖｓを出力するものであり、ツェナーダイオードＤ１および抵抗Ｒ３を備えている。

ツェナーダイオードＤ１は、上記所定レベルに対応したツェナー電圧Ｖｚを持つ。ツェナーダイオードＤ１のカソードは、電源出力端子Ｐ３に接続されている。ツェナーダイオードＤ１のアノードは、抵抗Ｒ３を介してグランド線８に接続されている。すなわち、ツェナーダイオードＤ１は、電源出力端子Ｐ３およびグランド線８の間に逆方向に介在する。抵抗Ｒ３は、ツェナーダイオードＤ１に流れる電流を制限するためのものである。抵抗Ｒ３の抵抗値は、降伏動作を行うために必要な電流をツェナーダイオードＤ１に流せるような値に設定されている。このような構成により、ツェナーダイオードＤ１および抵抗Ｒ３の相互接続であるノードＮ２（ツェナーダイオードＤ１のアノード）からシフト電圧Ｖｓが出力される。

位相補償部１０は、位相補償用の容量であるキャパシタＣ２から構成される。キャパシタＣ２の一方の端子（電極ａ）は誤差増幅器４の非反転入力端子に接続され、キャパシタＣ２の他方の端子（電極ｂ）はノードＮ２に接続されている。すなわち、キャパシタＣ２は、ノードＮ２と、誤差増幅器４を構成する増幅回路（図示略）のうち入力段の増幅回路（差動増幅回路）の入力端子との間に介在している。キャパシタＣ２の他方の端子ｂおよびグランド線８の間には、後述する寄生容量Ｃ３が存在する。上記構成の位相補償回路５が設けられることにより、発振が防止され、フィードバック制御の安定化が図られる。

図２は半導体集積回路上に形成されるキャパシタの一構成例を示している。図２において、（ａ）概略的な構成を示す断面図であり、（ｂ）は等価回路図である。図２（ａ）に示すように、キャパシタＣ２は、半導体基板１１（p-substrate）と、配線パターン１２（ｐｏｌｙ−Ｓｉ）との間に形成される容量である。半導体基板１１および配線パターン１２の間（電極間）には酸化膜１３（ＳｉＯ₂）が介在している。配線パターン１２は、キャパシタＣ２の一方の端子ａに接続されている。半導体基板１１は、キャパシタＣ２の他方の端子ｂに接続されている。また、図２（ａ）および（ｂ）に示すように、キャパシタＣ２の他方の端子ｂと接地電位が与えられるグランド線８との間には、ｐ−ｎ接合（逆バイアス）による寄生容量Ｃ３が存在する。

次に、上記構成の作用および効果について説明する。
電源回路１において、誤差増幅器４は、検出電圧Ｖdetおよび基準電圧Ｖrefに基づいて主トランジスタＴ１の駆動を制御する。具体的には、誤差増幅器４は、検出電圧Ｖdetが基準電圧Ｖrefを上回る期間（出力電圧Ｖoutが目標値よりも高い期間）にあってはＨレベル（例えば電源線７の電位＝＋１２Ｖ）の誤差増幅信号Ｓｄを出力する。これにより、主トランジスタＴ１がオフして出力電圧Ｖoutが低下する。

また、誤差増幅器４は、検出電圧Ｖdetが基準電圧Ｖrefを下回る期間（出力電圧Ｖoutが目標値よりも低い期間）にあってはＬレベル（例えばグランド線８の電位＝０Ｖ）の誤差増幅信号Ｓｄを出力する。これにより、主トランジスタＴ１がオンして出力電圧Ｖoutが上昇する。このように、誤差増幅器４により主トランジスタＴ１の駆動が制御される結果、出力電圧Ｖoutが目標値の＋５Ｖに制御される。

このような定電圧制御が行われる際、位相補償回路５により電源回路１の位相補償が行われる。すなわち、レベルシフト回路９から出力されるシフト電圧Ｖｓが位相補償部１０を構成するキャパシタＣ２を通じて誤差増幅器４の非反転入力端子に与えられる。シフト電圧Ｖｓは、出力電圧Ｖoutを直流的にシフトした電圧であり、交流成分だけ見れば出力電圧Ｖoutと同等である。つまり、出力電圧Ｖoutの交流成分は、キャパシタＣ２を通じて誤差増幅器４の非反転入力端子にフィードバックされる。従って、上記構成の位相補償回路５によって、電源回路１の位相補償が行われ、その安定性が向上する。

キャパシタＣ２の各端子間には、出力電圧Ｖoutを接地電位側に所定レベルだけシフトした電圧と、誤差増幅器４の非反転入力端子の電圧との差に相当する電圧が印加される。つまり、キャパシタＣ２の端子間に印加される電圧は、従来の位相補償回路を構成するキャパシタの端子間に印加される電圧に比べると、レベルシフト回路９において出力電圧Ｖoutがシフトされた分だけ低くなる。そのため、位相補償部１０を構成するキャパシタＣ２として、電源回路１における出力電圧Ｖoutの目標値よりも低い耐圧のものを用いることができる。また、レベルシフト回路９が設けられることにより、ツェナーダイオードＤ１に流す電流の分だけ電源回路１における消費電流が増加するものの、その電流は比較的小さい。従って、本実施形態の位相補償回路５は、出力電圧Ｖoutの目標値が比較的高い電源回路（いわゆる高電圧出力の電源回路）に適用する場合でも、回路面積および消費電流の大幅な増加を招くことなく、その電源回路の位相補償を行うことができる。

ツェナーダイオードＤ１および抵抗Ｒ３を用いてレベルシフト回路９を構成したので、位相補償回路５の構成を簡素化することができる。また、レベルシフト回路９によりシフトされる電圧値（所定レベル）は、ツェナーダイオードＤ１のツェナー電圧Ｖｚに概ね等しくなる。そのため、レベルシフト回路９によりシフトされる電圧値を、使用するツェナーダイオードＤ１のツェナー電圧Ｖｚによって容易に設定することが可能となる。

位相補償回路５を半導体集積回路として構成する場合、寄生容量Ｃ３が付随するキャパシタＣ２の他方の端子ｂは、低インピーダンスのノードに接続することが望ましい。なぜなら、このような端子ｂを高インピーダンスのノードに接続した場合、その接続したノードが、低い周波数より接地電位とみなされて位相補償の効果が低減するおそれがあるためである。本実施形態では、このような点を考慮し、キャパシタＣ２の一方の端子ａを誤差増幅器４の非反転入力端子に接続するとともに、キャパシタＣ２の他方の端子ｂをノードＮ２に接続している。電源出力端子Ｐ３のインピーダンスは、外部に設けられたキャパシタＣ１の作用により非常に低い。そして、電源出力端子Ｐ３とノードＮ２との間は、交流的に短絡状態であるとみなすことができる。そのため、キャパシタＣ２の他方の端子ｂが接続されるノードＮ２のインピーダンスは、非常に低いと考えられる。従って、本実施形態の構成によれば、キャパシタＣ２による位相補償の作用に対する寄生容量Ｃ３の影響を低減することができる。

（第２の実施形態）
以下、第１の実施形態に対し、位相補償用のキャパシタの接続位置を変更した第２の実施形態について図３を参照しながら上記実施形態と異なる点を主体に説明する。
図３は、本実施形態の電源回路の概略的な構成を示すものである。ただし、図３では、位相補償用のキャパシタに付随する寄生容量および電源回路の外部に設けられる平滑用のキャパシタの図示を省略している。

図３に示す電源回路２１が備える誤差増幅器２２は、図１に示した誤差増幅器４と同等のものである。ただし、図３では、誤差増幅器２２の出力段を構成する増幅回路２３を詳細に図示している。増幅回路２３は、グランド線８の電位（接地電位）を基準として増幅動作する。増幅回路２３は、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴ２１と、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴ２２とを備えている。

トランジスタＴ２１のゲートには、前段の増幅回路（図示せず）からの出力信号が与えられる。トランジスタＴ２１のソースは、グランド線８に接続されている。トランジスタＴ２１のドレインは、トランジスタＴ２２を介して電源線７に接続されている。トランジスタＴ２２のドレインは、主トランジスタＴ１のドレインに接続されている。トランジスタＴ２２のソースは、電源線７に接続されている。トランジスタＴ２２のゲートは、主トランジスタＴ１のゲートに接続されている。トランジスタＴ２２のゲートおよびドレインは、共通接続されている。このような構成により、トランジスタＴ２２のゲートが誤差増幅器２２の誤差増幅信号Ｓｄの出力端子となる。

位相補償回路２４は、位相補償部２５およびレベルシフト回路９を備えている。位相補償部２５は、図１に示した位相補償部１０に対し、位相補償用のキャパシタＣ２の接続位置が変更されている。すなわち、位相補償部２５のキャパシタＣ２は、ノードＮ２と、誤差増幅器２２の増幅回路２３を構成するトランジスタＴ２１のゲートとの間に接続されている。すなわち、キャパシタＣ２は、レベルシフト回路９の出力端子であるノードＮ２と、接地電位を基準として増幅動作する増幅回路２３の入力端子との間の経路に介在している。

このように、位相補償用のキャパシタＣ２の接続位置を変更した本実施形態の構成によっても、電源回路２１の位相補償が行われ、その安定性が向上する。また、キャパシタＣ２の各端子間には、出力電圧Ｖoutを接地電位側に所定レベルだけシフトした電圧と、増幅回路２３の入力端子の電圧との差に相当する電圧が印加される。つまり、キャパシタＣ２の端子間に印加される電圧は、従来の位相補償回路を構成するキャパシタの端子間に印加される電圧に比べると、レベルシフト回路９において出力電圧Ｖoutがシフトされた分だけ低くなる。従って、本実施形態の構成によっても、第１の実施形態と同様の作用および効果が得られる。

また、本実施形態の構成によれば、キャパシタＣ２の増幅回路２３側の端子には、接地電位（０Ｖ）からトランジスタＴ２１のゲート・ソース間電圧までの範囲の電圧、つまり接地電圧に近い電圧が印加される。そのため、本実施形態によれば、レベルシフト回路９により出力電圧Ｖoutが接地電位側に所定レベルだけシフトされることにより、キャパシタＣ２の端子間に印加される電圧が低減する効果が確実に得られる。さらに、本実施形態の位相補償部２５は、接地電位を基準として出力される出力電圧Ｖoutの交流成分を、接地電位を基準として増幅動作する増幅回路２３の入力端子にフィードバックする構成となっている。そのため、本実施形態によれば、位相補償の作用を十分に得ることができる。

（第３〜第５の実施形態）
以下、第１の実施形態に対し、主トランジスタを変更した第３〜第５の実施形態について図４〜図６を参照しながら上記各実施形態と異なる点を主体に説明する。
図４〜図６は、それぞれ第３〜第５の実施形態の電源回路の概略的な構成を示すものである。ただし、図４〜図６では、位相補償用のキャパシタに付随する寄生容量および電源回路の外部に設けられる平滑用のキャパシタの図示を省略している。

図４は、第３の実施形態を示す図１相当図である。図４に示す電源回路３１は、ＮＭＯＳ出力のシリーズレギュレータ形式の電源回路である。すなわち、主トランジスタＴ３１は、Ｎチャネル型のパワーＭＯＳＦＥＴであり、そのドレインは電源線７に接続されており、そのソースは電源出力端子Ｐ３に接続されている。誤差増幅器４の非反転入力端子には、基準電圧Ｖrefが与えられている。誤差増幅器４の反転入力端子には、検出電圧Ｖdetが与えられている。キャパシタＣ２は、ノードＮ２と、誤差増幅器４の反転入力端子との間に接続されている。

図５は、第４の実施形態を示す図１相当図である。図５に示す電源回路４１は、ＮＰＮ出力のシリーズレギュレータ形式の電源回路である。すなわち、主トランジスタＴ４１は、ＮＰＮ形のバイポーラトランジスタであり、そのコレクタは電源線７に接続されており、そのエミッタは電源出力端子Ｐ３に接続されている。主トランジスタＴ４１のベースには、誤差増幅信号Ｓｄが与えられる。誤差増幅器４の非反転入力端子には、基準電圧Ｖrefが与えられている。誤差増幅器４の反転入力端子には、検出電圧Ｖdetが与えられている。キャパシタＣ２は、ノードＮ２と、誤差増幅器４の反転入力端子との間に接続されている。

図６は、第５の実施形態を示す図１相当図である。図６に示す電源回路５１は、ＰＮＰ出力のシリーズレギュレータ形式の電源回路である。すなわち、主トランジスタＴ５１は、ＰＮＰ形のバイポーラトランジスタであり、そのエミッタは電源線７に接続されており、そのコレクタは電源出力端子Ｐ３に接続されている。主トランジスタＴ５１のベースには、誤差増幅信号Ｓｄが与えられる。

上記したＮＭＯＳ出力、ＮＰＮ出力およびＰＮＰ出力のシリーズレギュレータ形式の各電源回路３１、４１、５１についても、第１の実施形態と同様の作用および効果が得られる。すなわち、本発明の位相補償回路は、主トランジスタの種類に関係なく、シリーズレギュレータ形式の電源回路全般に適用することができる。

（第６の実施形態）
以下、第１の実施形態に対し、電源回路の形式を変更した第６の実施形態について図７を参照しながら上記各実施形態と異なる点を主体に説明する。
図７は、本実施形態の電源回路の概略的な構成を示している。図７に示す電源回路６１は、シャントレギュレータ形式であり、抵抗Ｒ６１、主トランジスタＴ６１、基準電圧生成回路２、電圧検出回路３、誤差増幅器４および位相補償回路５を備えている。

主トランジスタＴ６１は、ＮＰＮ形のバイポーラトランジスタであり、そのコレクタは電源出力端子Ｐ３に接続されており、そのエミッタはグランド線８に接続されている。主トランジスタＴ６１のベースには、誤差増幅信号Ｓｄが与えられている。抵抗Ｒ６１は、電源入力端子Ｐ１および電源出力端子Ｐ３の間に接続されている。

基準電圧生成回路２から出力される基準電圧Ｖrefは、誤差増幅器４の反転入力端子に与えられている。電圧検出回路３から出力される検出電圧Ｖdetは、誤差増幅器４の非反転入力端子に与えられている。位相補償回路５のキャパシタＣ２は、ノードＮ２と、誤差増幅器４の非反転入力端子との間に接続されている。なお、図７では、キャパシタＣ２に付随する寄生容量の図示を省略している。

誤差増幅器４は、検出電圧Ｖdetおよび基準電圧Ｖrefに基づいて、出力電圧Ｖoutが目標値となるように主トランジスタＴ６１の駆動を制御する。具体的には、誤差増幅器４は、検出電圧Ｖdetが基準電圧Ｖrefを上回る期間（出力電圧Ｖoutが目標値よりも高い期間）にあってはＨレベルの誤差増幅信号Ｓｄを出力する。これにより、主トランジスタＴ６１がオンして出力電圧Ｖoutが低下する。

また、誤差増幅器４は、検出電圧Ｖdetが基準電圧Ｖrefを下回る期間（出力電圧Ｖoutが目標値よりも低い期間）にあってはＬレベルの誤差増幅信号Ｓｄを出力する。これにより、主トランジスタＴ６１がオフして出力電圧Ｖoutが上昇する。このように、誤差増幅器４により主トランジスタＴ６１の駆動が制御される結果、出力電圧Ｖoutが目標値に制御される。

上記したシャントレギュレータ形式の電源回路６１についても、第１の実施形態と同様の作用および効果が得られる。なお、電源回路６１としては、主トランジスタＴ６１としてＮＰＮ形のバイポーラトランジスタを採用した構成に限らず、例えばパワーＭＯＳＦＥＴやＰＮＰ形のバイポーラトランジスタなど、他のトランジスタを採用した構成であってもよい。すなわち、本発明の位相補償回路は、リニアレギュレータ形式の電源回路（シリーズレギュレータおよびシャントレギュレータ）全般に適用することができる。

（第７の実施形態）
以下、第１の実施形態に対し、電源回路の形式を変更した第７の実施形態について図８を参照しながら上記各実施形態と異なる点を主体に説明する。
図８は、本実施形態の電源回路の概略的な構成を示している。図８に示す電源回路７１は、降圧型のスイッチングレギュレータ形式であり、主トランジスタＴ７１、基準電圧生成回路２、電圧検出回路３、誤差増幅器４、制御回路７２、還流用のダイオードＤ７１、インダクタＬ７１、平滑用のキャパシタＣ７１および位相補償回路５を備えている。電源回路７１の各構成要素のうち、ダイオードＤ７１、インダクタＬ７１およびキャパシタＣ７１を除くものは半導体集積回路７３として構成されている。

主トランジスタＴ７１は、Ｐチャネル型のパワーＭＯＳＦＥＴであり、そのソースは電源線７に接続されており、そのドレインはインダクタＬ７１を通じて電源出力端子Ｐ３に接続されている。主トランジスタＴ７１のゲートには、制御回路７２から出力されるゲート駆動信号Ｓｇが与えられる。ダイオードＤ７１は、主トランジスタＴ７１のドレインとグランド線８との間に、グランド線８側をアノードとして接続されている。キャパシタＣ７１は、電源出力端子Ｐ３およびグランド端子Ｐ４の間に接続されている。

基準電圧生成回路２から出力される基準電圧Ｖrefは、誤差増幅器４の非反転入力端子に与えられている。電圧検出回路３から出力される検出電圧Ｖdetは、誤差増幅器４の反転入力端子に与えられている。位相補償回路５のキャパシタＣ２は、ノードＮ２と、誤差増幅器４の反転入力端子との間に接続されている。なお、図８では、キャパシタＣ２に付随する寄生容量の図示を省略している。

誤差増幅器４は、検出電圧Ｖdetと基準電圧Ｖrefとの差に応じた誤差増幅信号Ｓｄを制御回路７２に出力する。制御回路７２は、誤差増幅信号Ｓｄに基づいて、出力電圧Ｖoutが目標値となるように主トランジスタＴ７１の駆動を制御する。具体的には、制御回路７２は、誤差増幅信号Ｓｄに基づいて、出力するゲート駆動信号Ｓｇのデューティ比または周波数を可変することにより、出力電圧Ｖoutが一定の値（目標値）となるようにフィードバック制御を行う。

上記した降圧型スイッチングレギュレータ形式の電源回路７１についても、第１の実施形態と同様の作用および効果が得られる。なお、電源回路７１としては、主トランジスタＴ７１としてＰチャネル型のパワーＭＯＳＦＥＴを採用した構成に限らず、例えばＮチャネル型のパワーＭＯＳＦＥＴやバイポーラトランジスタなど、他のトランジスタを採用した構成であってもよい。すなわち、本発明の位相補償回路は、降圧型スイッチングレギュレータ形式の電源回路全般に適用することができる。

（第８の実施形態）
以下、第１の実施形態に対し、電源回路の形式を変更した第８の実施形態について図９を参照しながら上記各実施形態と異なる点を主体に説明する。
図９は、本実施形態の電源回路の概略的な構成を示している。図９に示す電源回路８１は、昇圧型のスイッチングレギュレータ形式であり、主トランジスタＴ８１、基準電圧生成回路２、電圧検出回路３、誤差増幅器４、制御回路８２、還流用のダイオードＤ８１、インダクタＬ８１、平滑用のキャパシタＣ８１および位相補償回路５を備えている。電源回路８１の各構成要素のうち、主トランジスタＴ８１、ダイオードＤ８１、インダクタＬ８１およびキャパシタＣ８１を除くものは半導体集積回路８３として構成されている。

主トランジスタＴ８１は、Ｎチャネル型のパワーＭＯＳＦＥＴであり、そのドレインはインダクタＬ８１を通じて電源線７に接続されており、そのソースはグランド線８に接続されている。主トランジスタＴ８１のゲートには、制御回路８２から出力されるゲート駆動信号Ｓｇが与えられる。ダイオードＤ８１は、主トランジスタＴ８１のドレインと電源出力端子Ｐ３との間に、主トランジスタＴ８１のドレイン側をアノードとして接続されている。キャパシタＣ８１は、電源出力端子Ｐ３およびグランド端子Ｐ４の間に接続されている。

基準電圧生成回路２から出力される基準電圧Ｖrefは、誤差増幅器４の非反転入力端子に与えられている。電圧検出回路３から出力される検出電圧Ｖdetは、誤差増幅器４の反転入力端子に与えられている。位相補償回路５のキャパシタＣ２は、ノードＮ２と、誤差増幅器４の反転入力端子との間に接続されている。なお、図９では、キャパシタＣ２に付随する寄生容量の図示を省略している。

誤差増幅器４は、検出電圧Ｖdetと基準電圧Ｖrefとの差に応じた誤差増幅信号Ｓｄを制御回路８２に出力する。制御回路８２は、誤差増幅信号Ｓｄに基づいて、出力電圧Ｖoutが目標値となるように主トランジスタＴ８１の駆動を制御する。具体的には、制御回路８２は、誤差増幅信号Ｓｄに基づいて、出力するゲート駆動信号Ｓｇのデューティ比または周波数を可変することにより、出力電圧Ｖoutが一定の値（目標値）となるようにフィードバック制御を行う。

上記した昇圧型スイッチングレギュレータ形式の電源回路８１についても、第１の実施形態と同様の作用および効果が得られる。なお、電源回路８１としては、主トランジスタＴ８１としてＮチャネル型のパワーＭＯＳＦＥＴを採用した構成に限らず、例えばＮＰＮ形のバイポーラトランジスタなど、他のトランジスタを採用した構成であってもよい。すなわち、本発明の位相補償回路は、昇圧型スイッチングレギュレータ形式の電源回路全般に適用することができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
レベルシフト回路としては、出力電圧Ｖoutを入力し、その出力電圧Ｖoutを直流的に接地電位側に所定レベルだけシフトしたシフト電圧Ｖｓを出力する構成であればよい。例えば、図１０に示すようなレベルシフト回路を採用することができる。図１０（ａ）に示すレベルシフト回路は、ダイオードＤａおよび抵抗Ｒ３を備えている。ダイオードＤａのアノードは電源出力端子Ｐ３に接続され、ダイオードＤａのカソードは抵抗Ｒ３を介してグランド線８に接続される。すなわち、ダイオードＤａは、電源出力端子Ｐ３およびグランド線８の間に順方向に介在する。このような構成により、ダイオードＤａおよび抵抗Ｒ３の相互接続であるノードＮ２（ダイオードＤａのカソード）からシフト電圧Ｖｓが出力される。図１０（ａ）に示すレベルシフト回路における所定レベルは、ダイオードＤａの順方向電圧ＶＦに等しくなる。なお、図１０（ａ）に示すレベルシフト回路は、２つ以上のダイオードＤａを直列接続した構成としてもよい。例えば、３つのダイオードＤａを直列接続した構成を図１０（ａ’）に示す。その場合、上記所定レベルは、順方向電圧ＶＦに対し、使用するダイオードの個数を乗じた電圧に等しくなる。

図１０（ｂ）に示すレベルシフト回路は、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｂおよび抵抗Ｒ３を備えている。トランジスタＴｂは、飽和結線されたものであり、ドレイン・ゲート間が接続されている。トランジスタＴｂのドレインは電源出力端子Ｐ３に接続され、トランジスタＴｂのソースは抵抗Ｒ３を介してグランド線８に接続される。このような構成により、トランジスタＴｂのソースおよび抵抗Ｒ３の相互接続点であるノードＮ２からシフト電圧Ｖｓが出力される。図１０（ｂ）に示すレベルシフト回路における所定レベルは、トランジスタＴｂのしきい値電圧に等しくなる。なお、図１０（ｂ）に示すレベルシフト回路は、２つ以上の飽和結線されたトランジスタＴｂを直列接続した構成としてもよい。例えば、３つのトランジスタＴｂを直列接続した構成を図１０（ｂ’）に示す。その場合、上記所定レベルは、しきい値電圧に対し、使用するトランジスタの個数を乗じた電圧に等しくなる。また、トランジスタＴｂとして、Ｐチャネル型ＭＯＳＦＥＴやバイポーラトランジスタを用いた構成としてもよい。

図１０（ｃ）に示すレベルシフト回路は、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｃおよび抵抗Ｒ３を備えている。トランジスタＴｃは、寄生ダイオードＤｃを備えている。トランジスタＴｃは、ソース・ゲート間が接続されている。トランジスタＴｃのソースは電源出力端子Ｐ３に接続され、トランジスタＴｃのドレインは抵抗Ｒ３を介してグランド線８に接続される。このような構成により、トランジスタＴｃのドレインおよび抵抗Ｒ３の相互接続点であるノードＮ２からシフト電圧Ｖｓが出力される。図１０（ｃ）に示すレベルシフト回路における所定レベルは、トランジスタＴｃの寄生ダイオードＤｃの順方向電圧ＶＦに等しくなる。なお、図１０（ｃ）に示すレベルシフト回路は、２つ以上のトランジスタＴｃを直列接続した構成としてもよい。例えば、３つのトランジスタＴｃを直列接続した構成を図１０（ｃ’）に示す。その場合、上記所定レベルは、順方向電圧ＶＦに対し、使用するトランジスタの個数を乗じた電圧に等しくなる。また、トランジスタＴｃとして、Ｐチャネル型ＭＯＳＦＥＴを用いた構成としてもよい。

レベルシフト回路９において、ツェナーダイオードＤ１は、電源出力端子Ｐ３およびグランド線８の間に逆方向に介在すればよい。従って、ツェナーダイオードＤ１のカソードおよび電源出力端子Ｐ３の間や、ツェナーダイオードＤ１のアノードおよびノードＮ２の間など、ツェナーダイオードＤ１に対して直列に抵抗素子が挿入された構成であってもよい。その場合、レベルシフト回路９によりシフトされる電圧値（所定レベル）は、ツェナーダイオードＤ１のツェナー電圧Ｖｚに対し、上記抵抗素子による電圧降下分を加えた電圧に等しくなる。

図１０（ａ）に示したレベルシフト回路において、ダイオードＤａは、電源出力端子Ｐ３およびグランド線８の間に順方向に介在すればよい。従って、ダイオードＤａのアノードおよび電源出力端子Ｐ３の間や、ダイオードＤａのカソードおよびノードＮ２の間など、ダイオードＤａに対して直列に抵抗素子が挿入された構成であってもよい。その場合、レベルシフト回路によりシフトされる電圧値（所定レベル）は、ダイオードＤａの順方向電圧ＶＦに対し、上記抵抗素子による電圧降下分を加えた電圧に等しくなる。なお、ダイオードＤａの代わりに飽和結線されたトランジスタＴｂを用いたレベルシフト回路（図１０（ｂ））および寄生ダイオードＤｃを用いたレベルシフト回路（図１０（ｃ））についても、図１０（ａ）に示したレベルシフト回路の上記変形例と同様の変形が可能である。

位相補償部１０としては、少なくとも一つのキャパシタ（容量素子）を含む構成であればよい。すなわち、位相補償部１０としては、複数のキャパシタを直列接続した構成、複数のキャパシタを並列接続した構成、少なくとも１つのキャパシタと少なくとも１つの抵抗素子との直列回路による構成、上記構成を任意に組み合わせた構成などを採用することができる。

位相補償用のキャパシタＣ２の接続位置は、上記各実施形態において示したものに限らずともよい。すなわち、位相補償用のキャパシタＣ２は、レベルシフト回路９の出力端子であるノードＮ２と、誤差増幅器４を構成する増幅回路のうちの少なくとも一つの増幅回路の入力端子との間の経路に介在すればよい。例えば、図１に示した接続位置（ノードＮ２と誤差増幅器４の非反転入力端子との間）と、図３に示した接続位置（ノードＮ２と増幅回路２３の入力端子との間）との両方の接続位置にキャパシタＣ２を設ける構成であってもよい。

位相補償回路を半導体集積回路として構成する際、キャパシタＣ２は、例えば配線パターン（ｐｏｌｙ−Ｓｉ）と配線パターン（ｐｏｌｙ−Ｓｉ）との間に形成される容量により構成してもよい。この場合、誤差増幅器を構成する増幅回路の入力端子には、２つの配線パターン側の電極のうち、いずれかが接続されることになる。そして、キャパシタＣ２の各電極のいずれにも図１に示すような寄生容量Ｃ３が存在しない。従って、上記構成によれば、キャパシタＣ２による位相補償の作用を良好に得ることができる。

上記各実施形態では、本発明の位相補償回路を備えた電源回路を集積化する構成を例に説明を行ったが、本発明の位相補償回路、および、その位相補償回路を備えた電源回路は、ディスクリート部品により構成することも可能である。その場合にも、回路面積および消費電流の大幅な増加を招くことなく、出力電圧Ｖoutの目標値が比較的高い電源回路の位相補償を行うことができるという効果が得られる。

図面中、１、２１、３１、４１、５１、６１、７１、８１は電源回路、４、２２は誤差増幅器、５、２４は位相補償回路、８はグランド線、９はレベルシフト回路、１１は半導体基板、１２は配線パターン、２３は増幅回路、Ｃ２はキャパシタ、Ｄ１はツェナーダイオード、Ｄａ、Ｄｃはダイオード、Ｐ１は電源入力端子、Ｐ３は電源出力端子、Ｒ３は抵抗、Ｔ１、Ｔ３１、Ｔ４１、Ｔ５１、Ｔ６１、Ｔ７１、Ｔ８１は主トランジスタを示す。

Claims (7)

1. 電源入力端子を通じて与えられる入力電圧から一定の出力電圧を生成するとともに電源出力端子を通じて前記出力電圧を出力する電源回路の位相補償回路であって、
   前記電源回路は、前記電源入力端子から前記電源出力端子への電力供給を制御するための主トランジスタと、前記出力電圧に応じた検出電圧および前記出力電圧の目標値に対応した基準電圧に基づいて前記出力電圧が前記目標値に一致するように前記主トランジスタの駆動を制御する誤差増幅器とを備えた構成であり、
   前記出力電圧を入力し、その出力電圧を直流的に接地電位側に所定レベルだけシフトしたシフト電圧を出力するレベルシフト回路と、
   前記レベルシフト回路の出力端子と、前記誤差増幅器を構成する増幅回路のうちの少なくとも一つの増幅回路の入力端子との間の経路に介在するキャパシタと、
   を備えていることを特徴とする位相補償回路。
2. 前記キャパシタは、前記レベルシフト回路の出力端子と、接地電位を基準として増幅動作する前記増幅回路の入力端子との間の経路に介在することを特徴とする請求項１に記載の位相補償回路。
3. 前記電源回路は、スイッチングレギュレータであることを特徴とする請求項１または２に記載の位相補償回路。
4. 前記電源回路は、リニアレギュレータであることを特徴とする請求項１または２に記載の位相補償回路。
5. 前記レベルシフト回路は、
   前記電源回路の前記電源出力端子および接地電位を持つグランド線の間に逆方向に介在するツェナーダイオードと、
   前記ツェナーダイオードのアノードおよび前記グランド線の間に介在する抵抗と、
   を備え、
   前記ツェナーダイオードのアノードから前記シフト電圧が出力されることを特徴とする請求項１〜４のいずれか一つに記載の位相補償回路。
6. 前記レベルシフト回路は、
   前記電源回路の前記電源出力端子および接地電位を持つグランド線の間に順方向に介在するダイオードと、
   前記ダイオードのカソードおよび前記グランド線の間に介在する抵抗と、
   を備え、
   前記ダイオードのカソードから前記シフト電圧が出力されることを特徴とする請求項１〜４のいずれか一つに記載の位相補償回路。
7. 請求項１〜６のいずれか一つに記載の位相補償回路を備えた半導体集積回路であって、
   前記キャパシタは、配線パターンと半導体基板との間に形成される容量、または、配線パターンと配線パターンとの間に形成される容量からなり、
   前記キャパシタの前記配線パターン側の電極が前記増幅回路の入力端子に接続されることを特徴とする半導体集積回路。

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