JP5962788B2

JP5962788B2 - 半導体集積回路

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Publication number: JP5962788B2
Application number: JP2015012915A
Authority: JP
Inventors: 健人三島; 富幸永井
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2015-01-27
Filing date: 2015-01-27
Publication date: 2016-08-03
Anticipated expiration: 2030-08-23
Also published as: JP2015111711A

Description

本発明は、入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する一対のトランジスタと、前記カレントミラーの出力電流に応じて基準電圧を出力する出力トランジスタとを備える半導体集積回路に関する。

図１は、スイッチング電源の一例である降圧スイッチングレギュレータ１００の構成図である。降圧スイッチングレギュレータ１００は、一対の電源入力端子２，３に接続された外部電源１から供給される入力電圧ＶＢを降圧して、出力端子１０から出力される出力電圧ＶＯＵＴを所定の目標電圧にレギュレートするＤＣ−ＤＣコンバータである。降圧スイッチングレギュレータ１００は、入力電圧ＶＢを平滑する入力コンデンサ４と、ハイサイドの駆動トランジスタ２４とローサイドの駆動トランジスタ２５が形成された半導体集積回路２０と、駆動トランジスタ２４と駆動トランジスタ２５との接続点に一端が接続され出力端子１０に他端が接続されたインダクタ６と、インダクタ６に蓄積されたエネルギーが供給されて出力電圧ＶＯＵＴを平滑する出力コンデンサ９とを備える。駆動トランジスタ２４等の半導体スイッチング素子の具体例として、ＭＯＳＦＥＴ、バイポーラトランジスタが挙げられる。

半導体集積回路２０のＰＷＭ駆動回路２３は、周知の通り、発振器２２から出力される周期信号とエラーアンプ２６から出力される誤差増幅信号とに基づいて、インダクタ６を駆動する駆動トランジスタ２４，２５を同期整流方式でＰＷＭ駆動することによって、グランド端子２９基準で電源端子２７から供給される入力電圧ＶＢを所定の目標電圧に降圧調整された出力電圧ＶＯＵＴを出力端子１０から出力させる。エラーアンプ２６は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢとの差分を増幅する。基準電圧ＶＲＥＦは、入力電圧ＶＢに基づいて基準電圧生成回路２１によって生成され、基準電圧端子２８に接続されたコンデンサ５によって平滑される。帰還電圧ＶＦＢは、出力電圧ＶＯＵＴが抵抗７，８によって分圧されて帰還端子３１から入力される電圧である。

図２は、駆動トランジスタ２５等が形成された半導体集積回路２０の構造を示した断面図である。Ｐ型半導体基板４１の表面にｎ型ウェル４２が形成されている。ｎ型ウェル４２内には、ｎ^＋型のソース領域４４及びｎ^＋型のドレイン領域４７が形成されている。ソース領域４４とドレイン領域４７との間には、ゲート酸化膜４５が形成されている。つまり、図２に示した半導体集積回路２０には、ソース領域４４に設けられたソース電極と、ドレイン領域４７に設けられたドレイン電極５３と、ゲート酸化膜４５に設けられたゲート電極５２とを有する、ＮチャネルＭＯＳＦＥＴが形成されている。

このＮチャネルＭＯＳＦＥＴが図１に示したローサイドの駆動トランジスタ２５であるとすると、ソース領域４４はグランドに接続され、ドレイン電極５３は図１に示したスイッチ端子３０に接続されている。つまり、ドレイン電極５３は、駆動トランジスタ２４と駆動トランジスタ２５との接続点に相当する。

このような構成の場合、ハイサイドの駆動トランジスタ２４がターンオフする際に、ドレイン電極５３の電位ＶＤＢは、図３に示されるように瞬間的に負電位に低下することになる。これにより、ｎ^＋型のドレイン領域４７をエミッタとし、Ｐ型半導体基板４１をベースとし、駆動トランジスタ２４と同一の半導体集積回路２０のＰ型半導体基板４１上に形成される他素子のｎ^＋領域４９をコレクタとした、ＮＰＮ型バイポーラトランジスタとして形成される寄生素子５６が、当該他の素子のｎ^＋領域４９からＰ型半導体基板４１側に電流を引っ張る動作をする。

ところが、寄生素子５６のこのような動作によって、ｎ^＋領域４９に設けられたドレイン電極５４の電位ＶＤＡも図３に示されるように低下するため、ｎ^＋領域４９を使用する他の素子及び当該他の素子を含む他の回路が誤動作するおそれがある。このような誤動作を防止する手段として、寄生素子の動作を抑制するために、ガードリングを設ける技術が知られている（例えば、特許文献１を参照）。

特開２００１−７７６８２号公報特開平１１−６５６９０号公報特開２００６−３１３４３８号公報

このように、半導体集積回路の内部に形成される寄生素子の動作は、その半導体集積回路に形成される他の回路の動作を不安定にさせる要因になり得る。例えば、動作が不安定になり得る回路として、基準電圧生成回路が挙げられる。

図４は、基準電圧生成回路２１Ａの回路図である。基準電圧生成回路２１Ａは、図１に示した基準電圧生成回路２１の一例であって、その回路構成は例えば特許文献２，３に開示されたものである。基準電圧生成回路２１Ａは、入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する一対のトランジスタ（６３，６５）と、このカレントミラーの出力電流に応じて基準電圧ＶＲＥＦを生成する出力トランジスタ６７とを備えている。このカレントミラーが、トランジスタ６３のコレクタ電流に対してＮ倍のコレクタ電流をトランジスタ６５が流すように構成されている場合、トランジスタ６３のコレクタ領域をコレクタとする寄生トランジスタ６８に流れる電流がＩとすると、トランジスタ６５のコレクタ領域をコレクタとする寄生トランジスタ６９に流れる電流はＮ×Ｉとなる。このメカニズムについて、図５に従って説明する。

図５は、入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する一対のトランジスタ（６３，６５）が形成された従来の半導体集積回路の構造を示した断面及び上面視図である。図５は、トランジスタ６３のコレクタ電流に対して２倍（すなわち、Ｎ＝２）のコレクタ電流をトランジスタ６５が流すように構成されている場合を示している。ドレイン電極５３に接続されるトランジスタ（例えば、図１に示したハイサイドの駆動トランジスタ２４）の動作によって、ドレイン電極５３の電位ＶＤＢが負電位に低下すると、ＮＰＮ型バイポーラトランジスタとして形成される寄生素子９４が動作することによって寄生パス電流が流れる。つまり、トランジスタ６３のｎ^＋型のコレクタ領域８５、Ｐ型半導体基板８１、ｎ^＋型のドレイン領域４７の経路で、電流値Ｉの寄生パス電流が流れたとすると、トランジスタ６５のコレクタ領域８２と８８とを合わせた総面積はトランジスタ６３のコレクタ領域８５の面積の２倍なので、トランジスタ６５のコレクタ領域８２，８８、Ｐ型半導体基板８１、ドレイン領域４７の経路で、電流値（２×Ｉ）の寄生パス電流が流れる。

したがって、このような寄生パス電流が流れることによって、トランジスタ６３，６５によって構成されるカレントミラーの動作電流のバランスが崩れるため、図４に示される出力トランジスタ６７によって生成される基準電圧ＶＲＥＦが、所定の目標値（設計値）に対してずれてしまう。

このような基準電圧生成回路の不安定動作は、基準電圧生成回路によって生成される基準電圧ＶＲＥＦを利用するスイッチング電源の不安定動作（例えば、出力電圧ＶＯＵＴのずれ）を引き起こすおそれがあり、更にはそのスイッチング電源によって生成された出力電圧ＶＯＵＴを利用する制御システムの不安定動作（例えば、出力電圧ＶＯＵＴを異常と検出）をも引き起こすおそれがある。

そこで、本発明は、寄生素子の動作を起因とする不安定動作を防ぐことができる、基準電圧を生成する回路を有する半導体集積回路の提供を目的とする。

上記目的を達成するため、本発明に係る半導体集積回路は、
入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する第１のトランジスタ及び第２のトランジスタと、
前記カレントミラーの出力電流に応じて基準電圧を生成する出力トランジスタと、
Ｐ型半導体の表面に形成されたｎ型領域を有するＮチャネル型のＭＯＳＦＥＴからなるスイッチング素子と、
を備え、
前記第１のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第１のコレクタ領域と、
前記第１のコレクタ領域内に形成されたＰ型の第１のベース領域と、
前記第１のベース領域内に形成されたｎ型の第１のエミッタ領域とを有し、
前記第２のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第２のコレクタ領域と、
前記第２のコレクタ領域内に形成されたＰ型の第２のベース領域と、
前記第２のベース領域内に形成されたｎ型の第２のエミッタ領域とを有し、
前記スイッチング素子の前記ｎ型領域が前記スイッチング素子の動作により負電位に低下すると、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第１のコレクタ領域をコレクタとする第１の寄生トランジスタが動作して、前記第１のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第１の寄生パス電流が流れるとともに、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第２のコレクタ領域をコレクタとする第２の寄生トランジスタが動作して、前記第２のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第２の寄生パス電流が流れる、半導体集積回路であって、
前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が小さい方のトランジスタのコレクタ領域の総面積と前記電流値が大きい方のトランジスタのコレクタ領域の総面積とが等しくなるように構成され、前記第１の寄生パス電流と前記第２の寄生パス電流とを同じ電流値にすることを特徴とするものである。
また、上記目的を達成するため、本発明に係る半導体集積回路は、
入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する第１のトランジスタ及び第２のトランジスタと、
前記カレントミラーの出力電流に応じて基準電圧を生成する出力トランジスタと、
Ｐ型半導体の表面に形成されたｎ型領域を有するＮチャネル型のＭＯＳＦＥＴからなるスイッチング素子と、
を備え、
前記第１のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第１のコレクタ領域と、
前記第１のコレクタ領域内に形成されたＰ型の第１のベース領域と、
前記第１のベース領域内に形成されたｎ型の第１のエミッタ領域とを有し、
前記第２のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第２のコレクタ領域と、
前記第２のコレクタ領域内に形成されたＰ型の第２のベース領域と、
前記第２のベース領域内に形成されたｎ型の第２のエミッタ領域とを有し、
前記スイッチング素子の前記ｎ型領域が前記スイッチング素子の動作により負電位に低下すると、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第１のコレクタ領域をコレクタとする第１の寄生トランジスタが動作して、前記第１のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第１の寄生パス電流が流れるとともに、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第２のコレクタ領域をコレクタとする第２の寄生トランジスタが動作して、前記第２のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第２の寄生パス電流が流れる、半導体集積回路であって、
ベース領域とエミッタ領域とコレクタ領域とが互いに短絡され且つ該コレクタ領域が前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が小さい方のトランジスタのコレクタ領域に短絡された第３のトランジスタを備え、
前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が小さい方のトランジスタのコレクタ領域と前記第３のトランジスタのコレクタ領域とを合わせた領域の総面積と、前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が大きい方のトランジスタのコレクタ領域の総面積とが等しくなるように構成され、前記第１の寄生パス電流と前記第２の寄生パス電流とを同じ電流値にすることを特徴とするものである。

本発明によれば、寄生素子の動作を起因とする不安定動作を防ぐことができる。

スイッチング電源の一例である降圧スイッチングレギュレータ１００の構成図である。駆動トランジスタ２５等が形成された半導体集積回路２０の構造を示した断面図である。駆動トランジスタ２４のスイッチング時の波形図である。基準電圧生成回路２１Ａの回路図である。従来の半導体集積回路の構造を示した断面及び上面視図である。本発明の第１の実施形態の半導体集積回路の構造を示した断面及び上面視図である。基準電圧生成回路２１Ｂの回路図である。本発明の第２の実施形態の半導体集積回路の構造を示した断面及び上面視図である。負荷電流ＩＬと基準電圧ＶＲＥＦとの関係を示した図である。スイッチング電源の一例である昇圧スイッチングレギュレータ２００の構成図である。スイッチングレギュレータ１００（又は、２００）によって生成された出力電圧ＶＯＵＴを利用する制御装置３００を有する制御システム４００の構成図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

実施例１の基準電圧生成回路の回路構成は、図４に示した基準電圧生成回路２１Ａと同じである。トランジスタ６３のコレクタとベースは、共通接続されると共に、抵抗６２を介して定電流源６１の下流側に接続されている。トランジスタ６３のエミッタは、接地されている。トランジスタ６５のコレクタは、トランジスタ６７のベースに接続されると共に、抵抗６４を介して定電流源６１の下流側に接続されている。トランジスタ６５のエミッタは、抵抗６６を介して接地されている。トランジスタ６７のコレクタは、定電流源６１の下流側に接続され、トランジスタ６７のエミッタは接地されている。定電流源６１の上流側は、入力電圧ＶＢに接続されている。この回路構成によって、トランジスタ６７のコレクタに一定の基準電圧ＶＲＥＦが生成される。

一対のトランジスタ（６３，６５）によって構成されるカレントミラーの入出力比特性は、１：Ｎ（Ｎは、１を除く正数）である。すなわち、入力側のトランジスタ６３のコレクタ電流（カレントミラーの入力電流）と出力側のトランジスタ６５のコレクタ電流（カレントミラーの出力電流）の電流比は、１：Ｎである。

図６は、Ｎ＝２の場合を示している。トランジスタ６３，６５のそれぞれは、一つのトランジスタ要素から構成されてもよいし、並列に接続された複数のトランジスタ要素から構成されてもよい。図６の場合、トランジスタ６３は、一つのトランジスタ要素から構成され、トランジスタ６５は、並列に接続された２つのトランジスタ要素から構成されている。トランジスタ６５のエミッタ領域８４と９０とを合わせた総面積は、トランジスタ６３のエミッタ領域８７の面積のＮ倍（すなわち、図６の場合、２倍）になるように形成されているため、入力側のトランジスタ６３のコレクタ電流（カレントミラーの入力電流）と出力側のトランジスタ６５のコレクタ電流（カレントミラーの出力電流）の電流比は、１：２である。

図６の場合、各トランジスタ要素のトランジスタとしての特性が同じになるように形成されている。例えば、図６に示されるように、各トランジスタ要素のｎ^＋型のエミッタ領域８４，８７，９０の面積は互いに等しくなるように形成されている。また、各トランジスタ要素のＰ型のベース領域８３，８６，８９の面積は互いに等しくなるように形成されている。

また、一対のトランジスタ（６３，６５）のうちコレクタ電流が小さい方のトランジスタ６３側のコレクタ領域８５Ａの面積と一対のトランジスタ（６３，６５）のうちコレクタ電流が大きい方のトランジスタ６５側のコレクタ領域８２と８８とを合わせた総面積とが等しくなるように構成されている。このような構成であれば、ドレイン電極５３の電位ＶＤＢが負電位に低下することにより、ＮＰＮ型バイポーラトランジスタとして形成される寄生素子９４が動作しても、トランジスタ６３，６５によって構成されるカレントミラーの動作電流のバランスが崩れないので、寄生素子９４の動作を起因とする不安定動作を防ぐことができる。

なぜならば、ドレイン電極５３の電位ＶＤＢが負電位に低下することにより、トランジスタ６５のコレクタ領域８２，８８、Ｐ型半導体基板８１、ドレイン領域４７の経路で、電流値（２×Ｉ）の寄生パス電流が流れるとしても、トランジスタ６５のコレクタ領域８２と８８とを合わせた総面積はトランジスタ６３のコレクタ領域８５Ａの面積と同じなので、トランジスタ６３のｎ^＋型のコレクタ領域８５Ａ、Ｐ型半導体基板８１、ｎ^＋型のドレイン領域４７の経路で、（２×Ｉ）の同じ電流値の寄生パス電流が流れるからである。

つまり、カレントミラーを構成する一対のトランジスタにおいて、一方のトランジスタ（第１のトランジスタ）のコレクタ電流の電流値と他方のトランジスタ（第２のトランジスタ）のコレクタ電流の電流値との比が１：Ｎの場合であって、且つ、第２のトランジスタを構成する複数のトランジスタ要素のコレクタ領域の面積が互いに同じである場合、第１のトランジスタ側のコレクタ領域の総面積を、第２のトランジスタを構成する一のトランジスタ要素のコレクタ領域の面積をＮ倍したものに等しくなるように構成するとよい。これにより、第１のトランジスタ側に流れる寄生パス電流と第２のトランジスタ側に流れる寄生パス電流が同じ電流値（Ｎ×Ｉ）になるため、第１のトランジスタと第２のトランジスタとによって構成されるカレントミラーに流れる動作電流のバランスが崩れないので、寄生素子９４の動作を起因とする不安定動作を防ぐことができる。

図７は、実施例２の基準電圧生成回路２１Ｂの回路構成を示した図である。図４と同様の構成については、その説明を省略する。一対のトランジスタ（６３，６５）によって構成されるカレントミラーの入出力比特性は、１：Ｎ（Ｎは、１を除く正数）である。図７は、図４の回路構成に対して、（Ｎ−１）個のトランジスタ７０が追加された回路構成を示している。（Ｎ−１）個のトランジスタ７０のそれぞれのコレクタがトランジスタ６３のコレクタに接続されている。また、各トランジスタ７０が動作しないように、ベースとエミッタとコレクタとが互いに短絡されている。

このように構成されていることにより、トランジスタ６５のコレクタ領域をコレクタとする寄生トランジスタ７２に流れる電流がＮ×Ｉとすると、トランジスタ６３のコレクタ領域をコレクタとする寄生トランジスタ７１に流れる電流もＮ×Ｉとなる。なぜならば、トランジスタ７０の（Ｎ−１）個のコレクタ領域とトランジスタ６３の１個のコレクタ領域とを合わせたＮ個のコレクタ領域の総面積が、トランジスタ６５のＮ個のコレクタ領域の総面積に等しいからである。

図８は、Ｎ＝２の場合を示している。図６と同様の構成については、その説明を省略する。一対のトランジスタ（６３，６５）のうちコレクタ電流が小さい方のトランジスタ６３側のコレクタ領域８５と９５とを合わせた総面積と一対のトランジスタ（６３，６５）のうちコレクタ電流が大きい方のトランジスタ６５側のコレクタ領域８２と８８とを合わせた総面積とが等しくなるように構成されている。

このように構成であれば、実施例１と同様に、トランジスタ６５のコレクタ領域８２と８８とを合わせた総面積はトランジスタ６３のコレクタ領域８５と９５とを合わせた総面積とが同じなので、ドレイン電極５３の電位ＶＤＢが負電位に低下することにより、ＮＰＮ型バイポーラトランジスタとして形成される寄生素子９４が動作しても、（２×Ｉ）の同じ電流値の寄生パス電流がトランジスタ６３，６５によって構成されるカレントミラーの入力側と出力側の両方に流れるため、当該カレントミラーの動作電流のバランスが崩れず、寄生素子９４の動作を起因とする不安定動作を防ぐことができる。

図９は、従来の図５の構成と本発明の実施例である図８の構成の２つの場合について、図１の降圧スイッチングレギュレータ１００の出力端子１０に流れる負荷電流ＩＬと基準電圧ＶＲＥＦとの関係を示した図である。負荷電流ＩＬが増加するにつれてドレイン電極５３の電位ＶＤＢの負側への低下分が大きくなるので、基準電圧生成回路が不安定動作を起こしやすい。その結果、図５の構成では、負荷電流ＩＬが大きい領域で基準電圧ＶＲＥＦの持ち上がりが生じていたが、図８の構成では、そのような持ち上がりの発生を抑え、一定の基準電圧ＶＲＥＦが生成されることを維持することができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、図１において、駆動トランジスタ２５をダイオード１１に置き換え、又は駆動トランジスタ２４と駆動トランジスタ２５との接続点とインダクタ６との間にダイオード１１を追加して、ダイオード整流方式（非同期整流方式）で、インダクタ６を駆動する場合もある。また、Ｎチャネル型又はＮＰＮ型の駆動トランジスタ２４をＰチャネル型又はＰＮＰ型の駆動トランジスタに置き換えると共に駆動トランジスタ２５を削除して、ダイオード整流方式（非同期整流方式）で、インダクタ６を駆動する場合もある。

また、本発明の実施形態として、降圧スイッチングレギュレータ１００を図１に例示したが、昇圧スイッチングレギュレータでもよい。図１０は、昇圧スイッチングレギュレータ２００の構成図である。昇圧スイッチングレギュレータ２００の場合、インダクタ６を駆動する駆動トランジスタ２５のソース電極が接続されるグランドの電位が変動しやすいため、グランド電位を基準に生成される基準電圧ＶＲＥＦにずれが生じやすい。本発明は、このずれを効果的に抑えることができる。

また、基準電圧ＶＲＥＦを利用するスイッチング電源によって生成された出力電圧ＶＯＵＴを利用する制御装置を有する制御システムの不安定動作を防ぐことができる。図１１は、スイッチングレギュレータ１００（又は、２００）によって生成された出力電圧ＶＯＵＴを利用する制御装置３００を有する制御システム４００の構成図である。出力端子ＶＯＴは、制御装置３００の入力端子１２に入力される。

制御システム４００は、スイッチングレギュレータ１００（又は、２００）と、制御装置３００とを備える。制御装置３００は、出力電圧ＶＯＵＴの異常を検出する異常検出部３１０と、出力電圧ＶＯＵＴが電源電圧として入力される制御部３２０とを備える。制御装置３００がマイクロコンピュータの場合、制御部３２０の具体例として中央演算処理装置が挙げられる。上述の構成であれば、寄生素子の動作により出力電圧ＶＯＵＴが不安定にならないため、寄生素子の動作が実際に発生してもその動作を起因として異常検出部３１０が出力電圧ＶＯＵＴを異常と検出することを防ぐことができる。また、寄生素子の動作により出力電圧ＶＯＵＴが不安定にならないため、制御部３２０に不安定な出力電圧ＶＯＵＴが入力されることを防ぐことができる。

６インダクタ（誘導素子）
９出力コンデンサ（容量素子）
２０半導体集積回路
２４，２５駆動トランジスタ
４１，８１Ｐ型半導体基板
５６，６８，６９，７１，７２，９４寄生ＮＰＮ型バイポーラトランジスタ
１００降圧スイッチングレギュレータ
２００昇圧スイッチングレギュレータ
３００制御装置
４００制御システム

Claims

入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する第１のトランジスタ及び第２のトランジスタと、
前記カレントミラーの出力電流に応じて基準電圧を生成する出力トランジスタと、
Ｐ型半導体の表面に形成されたｎ型領域を有するＮチャネル型のＭＯＳＦＥＴからなるスイッチング素子と、
を備え、
前記第１のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第１のコレクタ領域と、
前記第１のコレクタ領域内に形成されたＰ型の第１のベース領域と、
前記第１のベース領域内に形成されたｎ型の第１のエミッタ領域とを有し、
前記第２のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第２のコレクタ領域と、
前記第２のコレクタ領域内に形成されたＰ型の第２のベース領域と、
前記第２のベース領域内に形成されたｎ型の第２のエミッタ領域とを有し、
前記スイッチング素子の前記ｎ型領域が前記スイッチング素子の動作により負電位に低下すると、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第１のコレクタ領域をコレクタとする第１の寄生トランジスタが動作して、前記第１のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第１の寄生パス電流が流れるとともに、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第２のコレクタ領域をコレクタとする第２の寄生トランジスタが動作して、前記第２のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第２の寄生パス電流が流れる、半導体集積回路であって、
前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が小さい方のトランジスタのコレクタ領域の総面積と前記電流値が大きい方のトランジスタのコレクタ領域の総面積とが等しくなるように構成され、前記第１の寄生パス電流と前記第２の寄生パス電流とを同じ電流値にすることを特徴とする、半導体集積回路。
入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する第１のトランジスタ及び第２のトランジスタと、
前記カレントミラーの出力電流に応じて基準電圧を生成する出力トランジスタと、
Ｐ型半導体の表面に形成されたｎ型領域を有するＮチャネル型のＭＯＳＦＥＴからなるスイッチング素子と、
を備え、
前記第１のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第１のコレクタ領域と、
前記第１のコレクタ領域内に形成されたＰ型の第１のベース領域と、
前記第１のベース領域内に形成されたｎ型の第１のエミッタ領域とを有し、
前記第２のトランジスタは、
前記Ｐ型半導体の表面に形成されたｎ型の第２のコレクタ領域と、
前記第２のコレクタ領域内に形成されたＰ型の第２のベース領域と、
前記第２のベース領域内に形成されたｎ型の第２のエミッタ領域とを有し、
前記スイッチング素子の前記ｎ型領域が前記スイッチング素子の動作により負電位に低下すると、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第１のコレクタ領域をコレクタとする第１の寄生トランジスタが動作して、前記第１のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第１の寄生パス電流が流れるとともに、
前記ｎ型領域をエミッタ、前記Ｐ型半導体をベース、前記第２のコレクタ領域をコレクタとする第２の寄生トランジスタが動作して、前記第２のコレクタ領域、前記Ｐ型半導体、前記ｎ型領域の経路で、第２の寄生パス電流が流れる、半導体集積回路であって、
ベース領域とエミッタ領域とコレクタ領域とが互いに短絡され且つ該コレクタ領域が前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が小さい方のトランジスタのコレクタ領域に短絡された第３のトランジスタを備え、
前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が小さい方のトランジスタのコレクタ領域と前記第３のトランジスタのコレクタ領域とを合わせた領域の総面積と、前記第１のトランジスタと前記第２のトランジスタのうち前記電流値が大きい方のトランジスタのコレクタ領域の総面積とが等しくなるように構成され、前記第１の寄生パス電流と前記第２の寄生パス電流とを同じ電流値にすることを特徴とする、半導体集積回路。
前記第１のトランジスタのエミッタ領域の総面積と前記第２のトランジスタのエミッタ領域の総面積とが異なる、請求項１又は２に記載の半導体集積回路。