JP4938439B2 - スイッチング制御回路 - Google Patents

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Description

本発明は、スイッチング制御回路に関する。
様々な電子機器において、入力電圧から目的レベルの出力電圧を生成する電圧生成回路が用いられている。以下、図７、図８を参照しつつ、例えば降圧型の電圧生成回路１００について説明する。電圧生成回路１００は、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１０１、ダイオード１０２、インダクタ１０３、コンデンサ１０４を含んで構成される。Ｐ型ＭＯＳＦＥＴ１０１のソース電極には入力電圧Ｖinが印加される。そして、Ｐ型ＭＯＳＦＥＴ１０１がオンすると、インダクタ１０３に略入力電圧Ｖinが印加され、コンデンサ１０４が充電されて出力電圧Ｖoutが上昇する。また、Ｐ型ＭＯＳＦＥＴ１０１がオフすると、インダクタ１０３に蓄積されたエネルギーによって、ダイオード１０２、インダクタ１０３、コンデンサ１０４により構成されるループを電流が流れ、コンデンサ１０４が放電されて出力電圧Ｖoutが下降する。このように、電圧生成回路１００は、適宜のタイミングでＰ型ＭＯＳＦＥＴ１０１をオン及びオフすることにより、出力電圧Ｖoutが目的レベルとなるように制御される。
そして、Ｐ型ＭＯＳＦＥＴ１０１のスイッチングを制御するために、電圧生成回路１００は上記構成に加えて、スイッチング制御回路１０５、抵抗１０６、１０７を含んで構成される。また、スイッチング制御回路１０５は、誤差増幅回路１１１、電源１１２、比較回路１１３、三角波生成器１１４、切替回路１２４、Ｐ型ＭＯＳＦＥＴ１１５、Ｎ型ＭＯＳＦＥＴ１１６を含んで構成される。
誤差増幅回路１１１は、一方の極性（＋）の入力端子（以下、＋入力端子という）に電源１１２からの目的レベルに応じた基準電圧Ｖref１が印加され、他方の極性（−）の入力端子（以下、−入力端子という）に出力電圧Ｖoutを抵抗１０６、１０７の抵抗比で分圧した帰還電圧Ｖaが印加される。誤差増幅回路１１１は、基準電圧Ｖref１と帰還電圧Ｖaとの誤差を増幅した誤差電圧Ｖb（図８Ｖb）を出力する。比較回路１１３は、＋入力端子に誤差電圧Ｖbが印加され、−入力端子に三角波生成器１１４にて生成される所定周波数で変化する三角波状の電圧Ｖt（図８Ｖt）が印加される。比較回路１１３は、誤差電圧Ｖbが電圧Ｖtよりも高い期間Ｈレベルの電圧Ｖcを出力し、誤差電圧Ｖbが電圧Ｖtよりも低い期間Ｌレベルの電圧Ｖcを出力する（図８Ｖc）。尚、Ｈレベルとは、Ｎ型ＭＯＳＦＥＴ１１６をオンさせるのに十分な電圧であり、Ｐ型ＭＯＳＦＥＴ１１５をオフさせるのに十分な電圧である。また、Ｌレベルとは、Ｐ型ＭＯＳＦＥＴ１１５をオンさせるのに十分な電圧であり、Ｎ型ＭＯＳＦＥＴ１１６をオフさせるのに十分な電圧である。切替回路１２４は、後述の比較回路１２１がＨレベルの電圧Ｖeを出力する期間、比較回路１１３側に切替わる。このため、Ｈレベルの電圧Ｖcに基づいて、Ｐ型ＭＯＳＦＥＴ１１５がオフ、Ｎ型ＭＯＳＦＥＴ１１６がオンし、Ｐ型ＭＯＳＦＥＴ１０１がオンして、出力電圧Ｖoutが上昇する。一方、Ｌレベルの電圧Ｖcに基づいて、Ｐ型ＭＯＳＦＥＴ１１５がオン、Ｎ型ＭＯＳＦＥＴ１１６がオフし、Ｐ型ＭＯＳＦＥＴ１０１がオフして、出力電圧Ｖoutが下降する。つまり、帰還電圧Ｖaと基準電圧Ｖref１の誤差が大きくなるにつれて誤差電圧Ｖbが上昇し、比較回路１１３がＨレベルの電圧Ｖcを出力する期間が長くなり、出力電圧Ｖoutが上昇する。また、帰還電圧Ｖaと基準電圧Ｖref１の誤差が小さくなるにつれて誤差電圧Ｖbが下降し、比較回路１１３がＬレベルの電圧Ｖcを出力する期間が長くなり、出力電圧Ｖoutが下降する。このように、スイッチング制御回路１０５においては、帰還電圧Ｖaが基準電圧Ｖref１と一致するように、比較回路１１３の出力電圧Ｖcが所謂ＰＷＭ（Phase Width Modulation）制御されている。
ところで、出力電圧Ｖoutが印加される電源ライン１０９に対する埃や半田の付着等に起因して、電源ライン１０９が短絡し出力電圧Ｖoutが例えば接地レベルとなる場合がある。この場合、基準電圧Ｖref１と帰還電圧Ｖaとの誤差が大きくなりＰ型ＭＯＳＦＥＴ１０１のオン状態が継続され、Ｐ型ＭＯＳＦＥＴ１０１、インダクタ１０３、コンデンサ１０４に電流が供給され続けることになる。この結果、Ｐ型ＭＯＳＦＥＴ１０１等の破壊を招く虞があった。そこで、電圧生成回路１００は、電源ライン１０９が短絡された場合、Ｐ型ＭＯＳＦＥＴ１０１をオフとするために、コンデンサ１０８を備える。更に、スイッチング制御回路１０５は、比較回路１１７、電源１１８、Ｎ型ＭＯＳＦＥＴ１１９、電流源１２０、比較回路１２１、電源１２２、ラッチ回路１２３を備える。
比較回路１１７は、＋入力端子に基準電圧Ｖref２（図８Ｖref２）が印加され、−入力端子に誤差電圧Ｖbが印加される。基準電圧Ｖref２は、電源ライン１０９が短絡される場合の誤差電圧Ｖb（図８ｔ１０５〜ｔ１０６間）よりも低い電圧であって、出力電圧Ｖoutが目的レベルである場合の誤差電圧Ｖb（例えばｔ１０１までの直線状の誤差電圧Ｖb）よりも高い電圧である。尚、図８ｔ１０１〜ｔ１０２間、ｔ１０３〜ｔ１０４間に示す誤差電圧Ｖbは、電源ライン１０９、抵抗１０６、１０７等や抵抗１０６と抵抗１０７の接続点から誤差増幅回路１１１の−入力端子までの接続ラインにノイズが重畳された場合や、コンデンサ１０８の充電電圧が基準電圧Ｖref３に達するまでの期間Ｔ（図８ｔ１０５〜ｔ１０６間）よりも短い期間で電源ライン１０９の短絡状態が解除された場合（以下、ノイズ等の発生という）の誤差電圧Ｖbを示すものである。比較回路１１７は、誤差電圧Ｖbが基準電圧Ｖref２よりも低い期間Ｈレベルを出力し、誤差電圧Ｖbが基準電圧Ｖref２よりも高い期間Ｌレベルを出力する。尚、Ｈレベルとは、Ｎ型ＭＯＳＦＥＴ１１９をオンさせるのに十分な電圧であり、Ｌレベルとは、Ｎ型ＭＯＳＦＥＴ１１９をオフさせるのに十分な電圧である。つまり、比較回路１１７は、電源ライン１０９の短絡及びノイズ等の発生に起因して誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間、Ｌレベルを出力する。そして、Ｌレベルに基づいてＮ型ＭＯＳＦＥＴ１１９がオフすることにより、電流源１２０からの電流がコンデンサ１０８へと供給されて、コンデンサ１０８が充電される。比較回路１２１は、＋入力端子に基準電圧Ｖref３（図８Ｖref３）が印加され、−入力端子に接続ライン１１０の電圧Ｖd（図８電圧Ｖd）が印加される。尚、接続ライン１１０には、コンデンサ１０８の充電電圧が印加される。また、基準電圧Ｖref３は、例えばコンデンサ１０８が満充電である際の充電電圧よりも所定レベル低い電圧である。比較回路１２１は、−入力端子に印加される電圧Ｖdが基準電圧Ｖref３よりも低い期間Ｈレベルの電圧Ｖeを出力し、−入力端子に印加される電圧Ｖdが基準電圧Ｖref３よりも高い期間Ｌレベルの電圧Ｖeを出力する（図８Ｖe）。ここで、図８に示すｔ１０１〜ｔ１０２間やｔ１０３〜ｔ１０４間のように、ノイズ等の発生に起因して誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間が、コンデンサ１０８の充電電圧が基準電圧Ｖref３に達するまでの期間Ｔよりも短い場合、比較回路１２１の出力は、Ｈレベルの電圧Ｖeのままとなる。そして、Ｈレベルの電圧Ｖeに基づいて、ラッチ回路１２３がＨレベルを出力することにより、切替回路１２４の比較回路１１３側への切替え状態が保持される。つまり、誤差電圧Ｖbがノイズ等の発生に起因して一時的に基準電圧Ｖref２よりも高くなる場合であっても、比較回路１１３の出力電圧Ｖcに基づいてＰ型ＭＯＳＦＥＴ１０１のオン及びオフが制御される。一方、ｔ１０５〜ｔ１０６間のように、電源ライン１０９の短絡に起因して誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間が、コンデンサ１０８の充電電圧が基準電圧Ｖref３に達するまでの期間Ｔに達する場合、比較回路１２１の出力は、Ｌレベルの電圧Ｖeとなる。そして、Ｌレベルの電圧Ｖeに基づいて、ラッチ回路１２３がＬレベルをラッチして出力することにより、切替回路１２４がラッチ回路１２３側に切替わる。このため、切替回路１２４を介したＬレベルに基づいて、Ｐ型ＭＯＳＦＥＴ１１５がオン、Ｎ型ＭＯＳＦＥＴ１１６がオフし、Ｐ型ＭＯＳＦＥＴ１０１がオフ状態に保持されることなる。この結果、Ｐ型ＭＯＳＦＥＴ１０１を介したインダクタ１０３、コンデンサ１０４への電流の供給が遮断され、Ｐ型ＭＯＳＦＥＴ１０１等の破壊が防止されることとなる。つまり、誤差電圧Ｖbが基準電圧Ｖref２より高い期間が、コンデンサ１０８の充電電圧が基準電圧Ｖref３に達する期間Ｔまで継続されたとき、ラッチ回路１２３がＬレベルをラッチして、Ｐ型ＭＯＳＦＥＴ１０１がオフ状態に保持される。
特開２００２−１７１７４９号公報
しかしながら、接続ライン１１０やコンデンサ１０８に対し、図９ｔ１０７に示すような電圧Ｖdを基準電圧Ｖref３よりも高くするノイズが発生した場合、比較回路１２１がＬレベルの電圧Ｖeを出力し、Ｐ型ＭＯＳＦＥＴ１０１がオフ状態に保持されることとなる。つまり、従来の電圧生成回路１００では、電源ライン１０９等への一時的なノイズ等の発生に対してはコンデンサ１０８、比較回路１２１等を備えることにより、Ｐ型ＭＯＳＦＥＴ１０１がオフ状態に保持されることを防止しているが、当該コンデンサ１０８や接続ライン１１０への一時的なノイズの発生に対しては、Ｐ型ＭＯＳＦＥＴ１０１がオフ状態に保持されることの防止措置が施されていなかった。この結果、基準電圧Ｖref３よりも高い電圧Ｖdが比較回路１２１の−入力端子に印加された場合、電源ライン１０９が短絡されていないにも関わらずＰ型ＭＯＳＦＥＴ１０１がオフ状態に保持され、入力電圧Ｖinから目的レベルの出力電圧Ｖoutを生成出来なくなる虞があった。そこで、本発明は、前記課題を解決することが可能なスイッチング制御回路を提供することを目的とする。
前記課題を解決するための発明は、入力電圧が印加されるトランジスタをオン及びオフすることにより、前記入力電圧から目的レベルの出力電圧を生成する電圧生成回路の、前記トランジスタのオン及びオフを制御するスイッチング制御回路であって、前記出力電圧に応じた電圧と、前記目的レベルに応じた第１基準電圧と、の誤差を増幅した誤差電圧を出力する誤差増幅回路と、前記誤差電圧と、所定周波数で変化する第２基準電圧と、を比較して、前記トランジスタをオン及びオフさせるための第１制御電圧を出力する第１比較回路と、コンデンサを充放電する充放電回路と、前記誤差電圧と、第３基準電圧と、を比較して、前記誤差電圧が前記第３基準電圧よりも高いときに前記コンデンサを充電させるための電圧を前記充放電回路に出力し、前記誤差電圧が前記第３基準電圧よりも低いときに前記コンデンサを放電させるための電圧を前記充放電回路に出力する第２比較回路と、前記コンデンサの充電電圧と、前記コンデンサの容量に応じた第４基準電圧と、を比較する第３比較回路と、前記コンデンサの充電電圧が前記第４基準電圧よりも高いときの前記第３比較回路の比較結果が所定期間継続したとき、前記第１制御電圧に関わらず前記トランジスタをオフさせるための第２制御電圧を出力する制御回路と、を備えた、ことを特徴とする。
本発明によれば、例えばノイズの発生に関わらず、入力電圧から目的レベルの出力電圧を生成させることができる。
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝電圧生成回路１の構成＝＝＝
以下、図１、図２を参照しつつ、本発明に係るスイッチング制御回路６を適用した電圧生成回路１の構成について説明する。図１は、本発明に係るスイッチング制御回路６を備える電圧生成回路１の構成の一例を示す図である。図２は、図１に示すラッチ回路２８の構成の一例を示す図である。尚、スイッチング制御回路６は、集積回路（ＩＣ（Integrated Circuit））であるものとして説明する。
＜＜電圧生成回路１の構成＞＞
電圧生成回路１は、Ｐ型ＭＯＳＦＥＴ２（トランジスタ）、ダイオード３、インダクタ４、コンデンサ５、スイッチング制御回路６、抵抗７、８、コンデンサ９を備える。
Ｐ型ＭＯＳＦＥＴ２は、ゲート電極がスイッチング制御回路６のＡ端子と接続され、ソース電極に入力電圧Ｖinが印加され、ドレイン電極がインダクタ４の一端及びダイオード３のカソードと接続される。Ｐ型ＭＯＳＦＥＴ２は、Ａ端子を介したゲート電極に、Ｌレベルが印加されることによりオンし、Ｈレベルが印加されることによりオフする。
ダイオード３は、アノードが接地される。インダクタ４は、他端がコンデンサ５の一端及び抵抗７の一端と接続される。コンデンサ５の他端は接地される。尚、インダクタ４の他端とコンデンサ５の一端との接続点が介在する電源ライン５０の電圧、即ちコンデンサ５の充電電圧が出力電圧Ｖoutとなる。
抵抗７、８は、電源ライン５０と接地との間に直列接続される。抵抗７と抵抗８との接続点は、スイッチング制御回路６のＢ端子と接続される。このため、スイッチング制御回路６のＢ端子には、出力電圧Ｖoutを抵抗７、８の抵抗比で分圧した帰還電圧Ｖaが印加される。
コンデンサ９は、一端がスイッチング制御回路６のＣ端子と接続され、他端が接地される。コンデンサ９は、後述する電源２３が発生する基準電圧Ｖref３の基となる容量を有する。
＜＜スイッチング制御回路６の構成＞＞
スイッチング制御回路６は、誤差増幅回路１１、電源１２、比較回路１３（第１比較回路）、三角波生成器１４、切替回路１５、Ｐ型ＭＯＳＦＥＴ１６、Ｎ型ＭＯＳＦＥＴ１７、比較回路１８（第２比較回路）、電源１９、Ｎ型ＭＯＳＦＥＴ２０、電流源２１、比較回路２２（第３比較回路）、電源２３、Ｄ−ＦＦ（Delay Flip Flop）回路２４、２５、三角波変換回路２６（生成回路）、インバータ２７、ラッチ回路２８（保持回路）、Ａ〜Ｄ端子を備える。尚、三角波生成器１４、Ｄ−ＦＦ回路２４、２５、インバータ２７は、制御回路を構成する。Ｎ型ＭＯＳＦＥＴ２０、電流源２１は、充放電回路を構成する。Ｄ−ＦＦ回路２４、２５、インバータ２７は、出力回路を構成する。
誤差増幅回路１１は、＋入力端子に電源１２からの目的レベルに応じた基準電圧Ｖref１（第１基準電圧）が印加され、−入力端子がＢ端子と接続され、出力端子が比較回路１３の＋入力端子及び比較回路１８の−入力端子と接続される。基準電圧Ｖref１は、例えば抵抗７、８の抵抗比が１:１の場合、目的レベルの出力電圧Ｖoutの１／２の電圧で設定される。そして、誤差増幅回路１１は、基準電圧Ｖref１と、Ｂ端子を介した帰還電圧Ｖaとの誤差を増幅した誤差電圧Ｖbを出力する。
三角波生成器１４は、所定周波数で変化する三角波状の電圧Ｖt（第２基準電圧）を生成して、比較回路１３の−入力端子及び三角波変換回路２６に出力する。
比較回路１３は、出力端子が切替回路１５と接続される。比較回路１３は、誤差電圧Ｖbが電圧Ｖtよりも高い期間Ｈレベルの電圧Ｖc（第１制御電圧）を出力し、誤差電圧Ｖbが電圧Ｖtよりも低い期間Ｌレベルの電圧Ｖc（第１制御電圧）を出力する。尚、Ｈレベルとは、Ｎ型ＭＯＳＦＥＴ１７をオンさせるのに十分な電圧であり、Ｐ型ＭＯＳＦＥＴ１６をオフさせるのに十分な電圧である。また、Ｌレベルとは、Ｐ型ＭＯＳＦＥＴ１６をオンさせるのに十分な電圧であり、Ｎ型ＭＯＳＦＥＴ１７をオフさせるのに十分な電圧である。
切替回路１５は、ラッチ回路２８からのＨレベルが入力される期間、比較回路１３側に切替わり、比較回路１３の出力端子とＰ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極とを接続して、Ｐ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極に電圧Ｖcを印加させる。また、切替回路１５は、ラッチ回路２８からのＬレベルが入力される期間、ラッチ回路２８側に切替わり、ラッチ回路２８とＰ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極とを接続して、Ｐ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極に当該Ｌレベルを印加させる。
Ｄ端子には、入力電圧Ｖinが印加される。Ｐ型ＭＯＳＦＥＴ１６、Ｎ型ＭＯＳＦＥＴ１７は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路を構成する。Ｐ型ＭＯＳＦＥＴ１６は、ソース電極がＤ端子と接続され、ドレイン電極がＮ型ＭＯＳＦＥＴ１７のドレイン電極及びＡ端子と接続される。Ｐ型ＭＯＳＦＥＴ１６は、ゲート電極にＬレベルが印加されることによりオンし、ドレイン電極がＨレベルとなる。尚、Ｐ型ＭＯＳＦＥＴ１６のドレイン電極のＨレベルは、Ｐ型ＭＯＳＦＥＴ２をオフさせるのに十分な電圧である。また、Ｐ型ＭＯＳＦＥＴ１６は、ゲート電極にＨレベルが印加されることによりオフする。Ｎ型ＭＯＳＦＥＴ１７は、ソース電極が接地される。Ｎ型ＭＯＳＦＥＴ１７は、ゲート電極にＨレベルが印加されることによりオンし、ドレイン電極がＬレベルとなる。尚、Ｎ型ＭＯＳＦＥＴ１７のドレイン電極のＬレベルは、Ｐ型ＭＯＳＦＥＴ２をオンさせるのに十分な電圧である。また、Ｎ型ＭＯＳＦＥＴ１７は、ゲート電極にＬレベルが印加されることによりオフする。
比較回路１８は、＋入力端子に電源１９からの基準電圧Ｖref２（第３基準電圧）が印加され、出力端子がＮ型ＭＯＳＦＥＴ２０のゲート電極と接続される。基準電圧Ｖref２は、電源ライン５０が短絡される場合の誤差電圧Ｖb（図３ｔ７〜ｔ１１間参照）よりも低い電圧であって、電圧Ｖtの最大値よりも高い電圧である。比較回路１８は、誤差電圧Ｖbが基準電圧Ｖref２よりも低い期間Ｈレベル（コンデンサを放電させるための電圧）を出力し、誤差電圧Ｖbが基準電圧Ｖref２よりも高い期間Ｌレベル（コンデンサを充電させるための電圧）を出力する。尚、Ｈレベルは、Ｎ型ＭＯＳＦＥＴ２０をオンさせるのに十分な電圧であり、Ｌレベルは、Ｎ型ＭＯＳＦＥＴ２０をオフさせるのに十分な電圧である。
Ｎ型ＭＯＳＦＥＴ２０は、ドレイン電極が電流源２１、比較回路２２の−入力端子及びＣ端子と接続され、ソース電極が接地される。Ｎ型ＭＯＳＦＥＴ２０は、ゲート電極にＨレベルが印加されることによりオンし、電流源２１から流れ出す電流がドレイン電極からソース電極へと流れ、コンデンサ９が放電される。また、Ｎ型ＭＯＳＦＥＴ２０は、ゲート電極にＬレベルが印加されることによりオフし、電流源２１から流れ出す電流がコンデンサ９に供給され、コンデンサ９が充電される。
比較回路２２は、＋入力端子に電源２３からの基準電圧Ｖref３（第４基準電圧）が印加され、出力端子がＤ−ＦＦ回路２４、２５のリセット（Ｒ）端子と接続される。この基準電圧Ｖref３は、例えばコンデンサ９が満充電である際の充電電圧よりも所定レベル低い電圧である。比較回路２２は、−入力端子に印加されるＣ端子の電圧Ｖdが基準電圧Ｖref３よりも低い期間Ｈレベルの電圧Ｖeを出力する。また、比較回路２２は、Ｃ端子の電圧Ｖdが基準電圧Ｖref３よりも高い期間Ｌレベルの電圧Ｖeを出力する。尚、Ｃ端子には、コンデンサ９の充電電圧が印加される。
三角波変換回路２６は、電圧Ｖtに基づいて、所定周波数で変化する矩形波状の電圧Ｖf（二値信号。図３Ｖf参照）を生成して、Ｄ−ＦＦ回路２４、２５のクロック（Ｃp1、Ｃp2）端子に出力する。尚、本実施形態における三角波変換回路２６は、例えば三角波状の電圧Ｖtの最大値で立下り、電圧Ｖtの最小値で立上る電圧Ｖfを生成するものとして説明する。
Ｄ−ＦＦ回路２４は、入力（Ｄ1）端子にＨレベルが印加され、出力（Ｑ1）端子がＤ−ＦＦ回路２５の入力（Ｄ2）端子と接続される。Ｄ−ＦＦ回路２４は、Ｒ端子にＨレベルの電圧Ｖeが印加される期間リセット状態となり、Ｄ1端子へのＨレベルの印加、Ｃp1端子への電圧Ｖfの印加に関わらず、Ｑ1端子からＬレベルを出力する。また、Ｄ−ＦＦ回路２４は、Ｒ端子にＬレベルの電圧Ｖeが印加される期間リセット状態が解除され、Ｃp1端子の電圧Ｖfの例えば立上りでラッチ状態となり、このときＤ1端子に入力されているＨレベルをラッチしてＱ1端子から出力する。
Ｄ−ＦＦ回路２５は、出力（Ｑ2）端子がインバータ２７の入力端子と接続される。Ｄ−ＦＦ回路２５は、Ｒ端子にＨレベルの電圧Ｖeが入力される期間リセット状態となり、Ｑ1端子からの出力電圧のＤ2端子への印加、Ｃp2端子への電圧Ｖfの印加に関わらず、Ｑ2端子からＬレベルを出力する。また、Ｄ−ＦＦ回路２５は、Ｒ端子にＬレベルの電圧Ｖeが印加される期間リセット状態が解除され、Ｃp2端子の電圧Ｖfの例えば立上りでラッチ状態となり、このときＤ2端子に印加されるＱ1端子の出力電圧をラッチしてＱ2端子から出力する。つまり、Ｑ2端子からのＨレベルの出力は、各Ｒ端子にＬレベルの電圧Ｖeが印加されている状態で、Ｄ−ＦＦ回路２４が電圧Ｖfの立上りでＨレベルをラッチしてから次の電圧Ｖfの立上りまで経過した後出力されることとなる。
インバータ２７は、出力端子がラッチ回路２８と接続される。インバータ２７は、入力端子に印加されるＬレベルを反転したＨレベルを出力する。また、インバータ２７は、入力端子に印加されるＨレベルを反転したＬレベル（第２制御電圧）を出力する。
ラッチ回路２８は、例えば図２に示すように、ＮＡＮＤ回路３１Ａ、３１Ｂから構成される。ＮＡＮＤ回路３１Ａは、一方の入力端子に例えばスイッチング制御回路６が起動するとともにＨレベルが印加され、他方の入力端子がＮＡＮＤ回路３１Ｂの出力端子と接続され、出力端子がＮＡＮＤ回路３１Ｂの一方の入力端子及び切替回路１５と接続される。ＮＡＮＤ回路３１Ａは、一方及び他方の入力端子の何れにもＨレベルが印加される際にＬレベルを出力し、それ以外の際にはＨレベルを出力する。尚、Ｈレベルとは、切替回路１５を比較回路１３側へ切替えることが可能な電圧であり、Ｌレベルとは、切替回路１５をラッチ回路２８側へ切替えることが可能な電圧であるとともに、Ｐ型ＭＯＳＦＥＴ１６をオン、Ｎ型ＭＯＳＦＥＴ１７をオフさせるのに十分な電圧である。ＮＡＮＤ回路３１Ｂは、他方の入力端子がインバータ２７の出力端子と接続される。ＮＡＮＤ回路３１Ｂは、一方及び他方の入力端子の何れにもＨレベルが印加された際にＬレベルを出力し、それ以外の際にはＨレベルを出力する。つまり、上述の構成によるラッチ回路２８は、インバータ２７が一旦Ｌレベルを出力すると、その後のインバータ２７の出力電圧に関わらず、Ｌレベルを出力し続けることとなる。
＝＝＝電圧生成回路１の動作＝＝＝
以下、図１、図２を適宜用いて図３を参照しつつ、本発明に係るスイッチング制御回路６を適用した電圧生成回路１の動作について説明する。図３は、本発明に係るスイッチング制御回路６の動作の一例を示すタイミングチャートである。
＜＜目的レベルの出力電圧Ｖoutを出力するための動作＞＞
先ず、本発明に係るスイッチング制御回路６を適用した電圧生成回路１の、目的レベルの出力電圧Ｖoutを出力するための動作について説明する。
例えば入力電圧Ｖinに基づいてスイッチング制御回路６が起動すると、比較回路２２はＨレベルを出力する。Ｄ−ＦＦ回路２４、２５はＲ端子にＨレベルが印加される期間リセット状態となり、Ｄ−ＦＦ回路２５のＱ2端子からＬレベルが出力される。インバータ２７は、Ｌレベルを反転したＨレベルを出力する。このＨレベルは、ＮＡＮＤ回路３１Ｂの他方の入力端子に印加される。また、ＮＡＮＤ回路３１Ａの一方の入力端子には、スイッチング制御回路６の起動ともにＨレベルが印加される。このため、ＮＡＮＤ回路３１Ａは、Ｈレベルを出力し、切替回路１５が比較回路１３側へ切替わる。従って、比較回路１３の出力端子とＰ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極とが接続される。
誤差増幅回路１１の−入力端子には、Ｂ端子を介して、抵抗７、８の接続点の帰還電圧Ｖaが印加される。そして、誤差増幅回路１１は、＋入力端子に印加される基準電圧Ｖref１と−入力端子に印加される帰還電圧Ｖaとの誤差を増幅した誤差電圧Ｖbを出力する。比較回路１３は、＋入力端子に印加される誤差電圧Ｖbが−入力端子に印加される電圧Ｖtよりも高い期間Ｈレベルを出力する。このＨレベルに基づいて、Ｐ型ＭＯＳＦＥＴ１６がオフし、Ｎ型ＭＯＳＦＥＴ１７がオンする。そして、Ｎ型ＭＯＳＦＥＴ１７のドレイン電極のＬレベルが、Ｐ型ＭＯＳＦＥＴ２のゲート電極にＡ端子を介して印加されて、Ｐ型ＭＯＳＦＥＴ２がオンする。このため、インダクタ４に略入力電圧Ｖinが印加され、コンデンサ５が充電されて、出力電圧Ｖoutが上昇する。一方、比較回路１３は、＋入力端子に印加される誤差電圧Ｖbが−入力端子に印加される電圧Ｖtよりも低い期間Ｌレベルを出力する。このＬレベルに基づいて、Ｐ型ＭＯＳＦＥＴ１６がオンし、Ｎ型ＭＯＳＦＥＴ１７がオフする。そして、Ｐ型ＭＯＳＦＥＴ１６のドレイン電極のＨレベルが、Ｐ型ＭＯＳＦＥＴ２のゲート電極にＡ端子を介して印加されて、Ｐ型ＭＯＳＦＥＴ２がオフする。このため、インダクタ４に蓄積されたエネルギーによって、ダイオード３、インダクタ４、コンデンサ５により構成されるループを電流が流れ、コンデンサ５が放電されて出力電圧Ｖoutが下降する。このように、基準電圧Ｖref１と帰還電圧Ｖaとの誤差に基づいて、スイッチング制御回路６がＰ型ＭＯＳＦＥＴ２のオン及びオフを制御することにより、入力電圧Ｖinから目的レベルの出力電圧Ｖoutが生成される。
＜＜電源ライン５０等に一時的なノイズ等が発生した場合の動作＞＞
次に、本発明に係るスイッチング制御回路６を適用した電圧生成回路１の、電源ライン５０等に一時的なノイズ等が発生した場合の動作について説明する。尚、ノイズ等の発生に起因して誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間は、図３ｔ１〜ｔ２間、ｔ３〜ｔ４間に示すように、コンデンサ９の充電電圧が基準電圧Ｖref３に達するまでの期間Ｔ（ｔ７〜ｔ８間）よりも短い期間であるものとして説明する。
誤差増幅回路１１の−入力端子には、Ｂ端子を介して、電源ライン５０等にノイズ等が発生した場合の出力電圧Ｖoutに応じた帰還電圧Ｖaが印加される。この帰還電圧Ｖaは、ノイズ等が発生していない場合の帰還電圧Ｖaに比べて、低い（又は高い）電圧となる。そして、誤差増幅回路１１は、＋入力端子に印加される基準電圧Ｖref１と−入力端子に印加される帰還電圧Ｖaとの誤差を増幅した誤差電圧Ｖbを出力する。比較回路１８は、誤差電圧Ｖbが基準電圧Ｖref２よりも高い期間Ｌレベルを出力する。このＬレベルに基づいてＮ型ＭＯＳＦＥＴ２０がオフし、電流源２１からの電流がコンデンサ９に供給されて、コンデンサ９が充電される。そして、コンデンサ９の充電電圧がスイッチング制御回路６のＣ端子に印加されて、Ｃ端子の電圧Ｖdが比較回路２２の−入力端子に印加される。比較回路２２は、電圧Ｖdが基準電圧Ｖref３よりも低い期間Ｈレベルを出力する。このときの誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間は、前述したようにコンデンサ９の充電電圧が基準電圧Ｖref３に達するまでの期間Ｔよりも短い期間であるため、比較回路２２の出力は反転することなくＨレベルの電圧Ｖeのままとなる。このため、Ｄ−ＦＦ回路２４、２５のリセット状態が保持され、切替回路１５の比較回路１３側への切替え状態が保持される。従って、電源ライン５０等に一時的なノイズ等が発生した場合であっても、基準電圧Ｖref１と帰還電圧Ｖaとの誤差に基づくＰ型ＭＯＳＦＥＴ２のオン及びオフの制御が継続されて、入力電圧Ｖinから目的レベルの出力電圧Ｖoutが生成されることとなる。
＜＜Ｃ端子等にノイズが発生した場合の動作＞＞
次に、Ｃ端子、本発明に係るスイッチング制御回路６を適用した電圧生成回路１のコンデンサ９又は接続ライン１０（以下、Ｃ端子等という）にノイズが発生した場合の動作について説明する。尚、Ｃ端子等に発生したノイズに起因して、図３ｔ５〜ｔ６間に示すように、Ｃ端子の電圧Ｖdが基準電圧Ｖref３よりも高くなるものとして説明する。
比較回路２２は、−入力端子に印加される電圧Ｖdが基準電圧Ｖref３よりも高い期間Ｌレベルの電圧Ｖeを出力する。Ｄ−ＦＦ回路２４、２５は、各Ｒ端子にＬレベルの電圧Ｖeが印加される期間リセット状態が解除される。三角波変換回路２６は、電圧Ｖtの最大値で立下り最小値で立上る矩形波状の電圧Ｖfを生成して、Ｄ−ＦＦ回路２４、２５のＣp1端子、Ｃp2端子に出力する。ここで、本実施形態においては、Ｃ端子等に発生したノイズに起因する電圧Ｖdの立上りから立下りまでの期間（ｔ５〜ｔ６）は、当該電圧Ｖdの立上りから電圧Ｖfの立上りまでの期間Ｔ１よりも短い。従って、Ｄ−ＦＦ回路２４、２５は、リセット状態が解除される期間（＝ｔ５〜ｔ６間）内にラッチ状態とはならず、Ｄ1端子に印加されるＨレベルがラッチされないこととなる。このため、Ｄ−ＦＦ回路２５のＱ2端子のＬレベルの出力状態が保持される。そして、切替回路１５の比較回路１３側への切替え状態が保持される。従って、Ｃ端子等にノイズが発生した場合であっても、基準電圧Ｖref１と帰還電圧Ｖaとの誤差に基づくＰ型ＭＯＳＦＥＴ２のオン及びオフの制御が継続されて、入力電圧Ｖinから目的レベルの出力電圧Ｖoutが生成されることとなる。
尚、本実施形態においては、電圧Ｖdの立上りから立下りまでの期間が、当該電圧Ｖdの立上りから電圧Ｖfの２回目の立上りまでの期間Ｔ２（所定期間）よりも短い場合に、Ｄ−ＦＦ回路２５のＱ2端子からのＬレベルの出力状態が保持される。詳述すると、例えば電圧Ｖdの立上りから立上りまでの期間が、Ｔ１以上でＴ２よりも短い場合、Ｄ−ＦＦ回路２４は、Ｃp1端子に印加される電圧Ｖfの立上りでラッチ状態となり、このときＤ1端子に印加されるＨレベルをラッチしてＱ1端子から出力する。同様のタイミングで、Ｄ−ＦＦ回路２５は、Ｃp2端子に印加される電圧Ｖfの立上りでラッチ状態となり、このときＤ2端子に印加されるＱ1端子の出力電圧（Ｌレベル）をラッチしてＱ2端子から出力する。つまり、電圧Ｖdの立上りから立下りまでの期間がＴ２未満であれば、Ｄ−ＦＦ回路２５のＱ2端子からのＬレベルの出力状態が保持されることとなる。尚、電圧Ｖdの立上りから立下りまでの期間がＴ２以上である場合、例えばＤ−ＦＦ回路をその期間に応じた数で設けることにより、Ｃ端子等にノイズが発生した場合であっても、基準電圧Ｖref１と帰還電圧Ｖaとの誤差に基づくＰ型ＭＯＳＦＥＴ２のオン及びオフの制御を継続することが可能となる。
＜＜電源ライン５０が短絡された場合の動作＞＞
次に、本発明に係るスイッチング制御回路６を適用した電圧生成回路１の、電源ライン５０が短絡された場合の動作について説明する。尚、電源ライン５０の短絡に起因した誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間は、図３ｔ７〜ｔ１１間に示すように、コンデンサ９の充電電圧が基準電圧Ｖref３に達する期間Ｔ（ｔ７〜ｔ８間）よりも長い期間であるものとして説明する。
誤差増幅回路１１の−入力端子には、Ｂ端子を介して、電源ライン５０が短絡された場合の出力電圧Ｖoutに応じた帰還電圧Ｖaが印加される。この帰還電圧Ｖaは、電源ライン５０が短絡されていない場合の帰還電圧Ｖaに比べて、低い（又は高い）電圧となる。そして、誤差増幅回路１１は、＋入力端子に印加される基準電圧Ｖref１と−入力端子に印加される帰還電圧Ｖaとの誤差を増幅した誤差電圧Ｖbを出力する。比較回路１８は、誤差電圧Ｖbが基準電圧Ｖref２よりも高い期間Ｌレベルを出力する。このＬレベルに基づいてＮ型ＭＯＳＦＥＴ２０がオフし、電流源２１からの電流がコンデンサ９に供給されて、コンデンサ９が充電される。そして、コンデンサ９の充電電圧がスイッチング制御回路６のＣ端子に印加されて、Ｃ端子の電圧Ｖdが比較回路２２の−入力端子に印加される。そして、電源ライン５０の短絡によりコンデンサ９の充電が継続されて、コンデンサ９の充電電圧が基準電圧Ｖref３に達すると（ｔ８）、比較回路２２は−入力端子に印加される電圧Ｖdが基準電圧Ｖref３よりも高い期間Ｌレベルの電圧Ｖeを出力する。Ｄ−ＦＦ回路２４、２５は、各Ｒ端子にＬレベルの電圧Ｖeが印加される期間リセット状態が解除される。三角波変換回路２６は、電圧Ｖtの最大値で立下り最小値で立上る矩形波状の電圧Ｖfを生成して、Ｄ−ＦＦ回路２４、２５のＣp1端子、Ｃp2端子に出力する。そして、Ｄ−ＦＦ回路２４は、Ｃp1端子の電圧Ｖfの立上りでラッチ状態となり、このときＤ1端子に印加されているＨレベルをラッチしてＱ1端子から出力する（ｔ９）。同様のタイミングで、Ｄ−ＦＦ回路２５は、Ｃp2端子の電圧Ｖfの立上りでラッチ状態となり、このときＤ2端子に印加されるＱ1端子の出力電圧（Ｌレベル）をラッチしてＱ2端子から出力する。その後もＤ−ＦＦ回路２４、２５の各Ｒ端子にＬレベルの電圧Ｖeが印加されているためにリセット状態の解除が継続し、Ｄ−ＦＦ回路２４は、Ｃp1端子の電圧Ｖfの立上りで再びラッチ状態となり、このときＤ１端子に印加されているＨレベルをラッチしてＱ1端子から出力する（ｔ１０）。同様のタイミングで、Ｄ−ＦＦ回路２５は、Ｃp2端子の電圧Ｖfの立上りで再びラッチ状態となり、このときＤ2端子に印加されるＱ2端子の出力電圧（Ｈレベル）をラッチしてＱ2端子から出力する。つまり、コンデンサ９の充電電圧が基準電圧Ｖref３に達した後、Ｄ−ＦＦ２４、２５のＣp1、Ｃp2端子に印加される電圧Ｖfが２回立上ったときに始めて、Ｄ−ＦＦ２５のＱ2端子からＨレベルが出力される。インバータ２７は、Ｈレベルを反転したＬレベルを出力する。このＬレベルは、ＮＡＮＤ回路３１Ｂの他方の入力端子に印加され、ＮＡＮＤ回路３１ＢはＨレベルを出力する。ＮＡＮＤ回路３１Ａは、一方及び他方の入力端子の何れにもＨレベルが印加されることにより、Ｌレベルを出力する。尚、ラッチ回路２８は、その後のインバータ２７の出力電圧に関わらず、Ｌレベルを出力し続ける。そして、切替回路１５が、Ｌレベルに基づいてラッチ回路２８側へ切替わり、Ｐ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極にＬレベルが印加される。このため、Ｐ型ＭＯＳＦＥＴ１６がオン、Ｎ型ＭＯＳＦＥＴ１７がオフし、Ｐ型ＭＯＳＦＥＴ１６のドレイン電極のＨレベルが、Ａ端子を介して、Ｐ型ＭＯＳＦＥＴ２のゲート電極に印加される。従って、Ｐ型ＭＯＳＦＥＴ２がオフし、さらにこのＰ型ＭＯＳＦＥＴ２のオフ状態が保持されることにより、Ｐ型ＭＯＳＦＥＴ２を介したインダクタ４、コンデンサ５への電流の供給が遮断され、Ｐ型ＭＯＳＦＥＴ２等の破壊が防止されることとなる。
上述した実施形態によれば、比較回路２２のＬレベルの電圧Ｖeが少なくとも電圧Ｖfの立上りから次の立上りまで継続したときに、Ｐ型ＭＯＳＦＥＴ２をオフすることとなる。つまり、コンデンサ９の充電電圧（電圧Ｖd）が基準電圧Ｖref３よりも高くなるとともにＰ型ＭＯＳＦＥＴ２をオフさせるのではなく、所定期間（少なくとも電圧Ｖfの立上りから次の立ち上がりまで）その状態が継続されたときに、Ｐ型ＭＯＳＦＥＴ２をオフさせることができる。従って、Ｃ端子等へのノイズの発生に関わらず、入力電圧Ｖinから出力電圧Ｖoutを生成させることが可能となる。
また、従来のスイッチング制御回路１０５が備える三角波生成器１１４の出力電圧Ｖtを用いて電圧Ｖfを生成することが出来る。従って、本発明に係るスイッチング制御回路６に係るコストアップの防止や回路配線の煩雑化等を防止することが可能となる。
＝＝＝その他の実施形態＝＝＝
以上、本発明に係るスイッチング制御回路について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
＜＜遅延回路等を用いたスイッチング制御回路の形態＞＞
上述した実施形態によれば、三角波変換回路２６、Ｄ−ＦＦ回路２４、２５、インバータ２７を備えたスイッチング制御回路６を電圧生成回路１に適用して、Ｃ端子等にノイズが発生した場合にＰ型ＭＯＳＦＥＴ２がオフされることを防止しているが、これに限るものではない。例えば、図４に示す遅延回路６１、ＯＲ回路６２（出力回路）を備えたスイッチング制御回路６０を電圧生成回路１に適用しても良い。以下、図４に示すスイッチング制御回路６０を適用した電圧生成回路１について説明する。尚、図４に示す構成のうち、図１に示す構成と同様のものは、同一符号を付して説明を省略する。
遅延回路６１は、例えば図５に示すように、４つのインバータ６５Ａ〜６５Ｄから構成される。インバータ６５Ａ〜６５Ｄは、比較回路２２の出力端子とＯＲ回路６２の一方の入力端子との間に直列接続される。インバータ６５Ａは、Ｈレベルを反転したＬレベルを出力し、Ｌレベルを反転したＨレベルを出力する。インバータ６５Ｂは、Ｌレベルを反転したＨレベルを出力し、Ｈレベルを反転したＬレベルを出力する。インバータ６５Ｃは、Ｈレベルを反転したＬレベルを出力し、Ｌレベルを反転したＨレベルを出力する。インバータ６５Ｄは、Ｌレベルを反転したＨレベルの電圧Ｖxを出力し、Ｈレベルを反転したＬレベルの電圧Ｖxを出力する。つまり、インバータ６５Ａ〜６５Ｄは、上述の反転動作を行うことにより、インバータ６５Ａの入力端子に電圧Ｖeが印加されるときのタイミングに対して、インバータ６５Ｄの出力端子から電圧が出力されるときのタイミングを遅延させるものである。
ＯＲ回路６２は、一方の入力端子がインバータ６５Ｄの出力端子と接続され、他方の入力端子が比較回路２２の出力端子と接続され、出力端子がラッチ回路２８のＮＡＮＤ回路３１Ｂの他方の入力端子と接続される。ＯＲ回路６２は、一方の及び他方の入力端子の何れにもＨレベルが印加される際にＨレベルの電圧Ｖyを出力し、それ以外の際にはＬレベルの電圧Ｖyを出力する。
以下、図６を参照しつつ、Ｃ端子等にノイズが発生した場合の、図４に示すスイッチング制御回路６０を適用した電圧生成回路１の動作について説明する。尚、Ｃ端子等に発生するノイズに起因にして、図６ｔ２１〜ｔ２２間に示すように、Ｃ端子の電圧Ｖdが基準電圧Ｖref３よりも高くなるものとして説明する。
比較回路２２は、−入力端子に印加される電圧Ｖdが基準電圧Ｖref３よりも高い期間Ｌレベルの電圧Ｖeを出力する。ここで、本実施形態においては、Ｃ端子等に発生したノイズに起因する電圧Ｖdの立上りから立下りまでの期間（ｔ２１〜ｔ２２）は、インバータ６５Ａの入力端子にＬレベルの電圧Ｖeが印加されてから、インバータ６５Ｄの出力端子からＬレベルの電圧Ｖxが出力されるまでの期間Ｔ５（ｔ２１〜ｔ２３）よりも短い。つまり、遅延回路６１は、Ｃ端子等にノイズが発生した場合、インバータ６５Ａ〜６５Ｄの反転動作によって遅延させて、ＯＲ回路６２の各入力端子に同時にＬレベルが入力されないようにしている。この結果、ＯＲ回路６２は、ｔ２１〜ｔ２２間においては、遅延回路６１からのＨレベルの電圧Ｖxに基づいて、Ｈレベルの電圧Ｖyを出力する。また、ＯＲ回路６２は、ｔ２３〜ｔ２４間においては、比較回路２２からのＨレベルの電圧Ｖeに基づいて、Ｈレベルの電圧Ｖyを出力する。つまり、ＯＲ回路６２のＨレベルの電圧Ｖxの出力状態が保持される。従って、Ｃ端子等にノイズが発生した場合であっても、基準電圧Ｖref１と帰還電圧Ｖaとの誤差に基づくＰ型ＭＯＳＦＥＴ２のオン及びオフの制御が継続されて、入力電圧Ｖinから目的レベルの出力電圧Ｖoutが生成されることとなる。
次に、電源ライン５０が短絡された場合の、図４に示すスイッチング制御回路６０を適用した電圧生成回路１の動作について説明する。尚、電源ライン５０の短絡に起因した誤差電圧Ｖbが基準電圧Ｖref２よりも高くなる期間は、図６ｔ２５〜ｔ２８間に示すように、コンデンサ９の充電電圧が基準電圧Ｖref３に達する期間Ｔ（ｔ２５〜ｔ２６間）よりも長い期間であるものとして説明する。
誤差増幅回路１１の−入力端子には、Ｂ端子を介して、電源ライン５０が短絡された場合の出力電圧Ｖoutに応じた帰還電圧Ｖaが印加される。この帰還電圧Ｖaは、電源ライン５０が短絡されていない場合の帰還電圧Ｖaに比べて、低い（又は高い）電圧となる。そして、誤差増幅回路１１は、＋入力端子に印加される基準電圧Ｖref１と−入力端子に印加される帰還電圧Ｖaとの誤差を増幅した誤差電圧Ｖbを出力する。比較回路１８は、誤差電圧Ｖbが基準電圧Ｖref２よりも高い期間Ｌレベルを出力する。このＬレベルに基づいてＮ型ＭＯＳＦＥＴ２０がオフし、電流源２１からの電流がコンデンサ９に供給されて、コンデンサ９が充電される。そして、コンデンサ９の充電電圧がスイッチング制御回路６のＣ端子に印加されて、Ｃ端子の電圧Ｖdが比較回路２２の−入力端子に印加される。そして、電源ライン５０の短絡によりコンデンサ９の充電が継続されて、コンデンサ９の充電電圧が基準電圧Ｖref３に達すると（ｔ２６）、比較回路２２は−入力端子に印加される電圧Ｖdが基準電圧Ｖref３よりも高い期間Ｌレベルの電圧Ｖeを出力する。そして、比較回路２２が、遅延回路６１によって遅延される期間、つまり前述のインバータ６５Ａ〜６５Ｄの反転動作により遅延される期間Ｔ５が経過した際にも継続してＬレベルの電圧Ｖeを出力していた場合、ＯＲ回路６２の一方の入力端子にＬレベルの電圧Ｖxが印加され、他方の入力端子にＬレベルの電圧Ｖeが印加される（ｔ２７）。従って、ＯＲ回路６２は、Ｌレベルの電圧Ｖyを出力する。このＬレベルの電圧Ｖyは、ＮＡＮＤ回路３１Ｂの他方の入力端子に印加され、ＮＡＮＤ回路３１ＢはＨレベルを出力する。ＮＡＮＤ回路３１Ａは、一方及び他方の入力端子の何れにもＨレベルが印加されることにより、Ｌレベルを出力する。尚、ラッチ回路２８は、その後のＯＲ回路６２の出力電圧Ｖyに関わらず、Ｌレベルを出力し続ける。そして、切替回路１５が、Ｌレベルに基づいてラッチ回路２８側へ切替わり、Ｐ型ＭＯＳＦＥＴ１６及びＮ型ＭＯＳＦＥＴ１７の各ゲート電極にＬレベルが印加される。このため、Ｐ型ＭＯＳＦＥＴ１６がオン、Ｎ型ＭＯＳＦＥＴ１７がオフし、Ｐ型ＭＯＳＦＥＴ１６のドレイン電極のＨレベルが、Ａ端子を介して、Ｐ型ＭＯＳＦＥＴ２のゲート電極に印加される。従って、Ｐ型ＭＯＳＦＥＴ２がオフし、さらにこのＰ型ＭＯＳＦＥＴ２のオフ状態が保持されることにより、Ｐ型ＭＯＳＦＥＴ２を介したインダクタ４、コンデンサ５への電流の供給が遮断され、Ｐ型ＭＯＳＦＥＴ２等の破壊が防止されることとなる。
尚、上述のその他の実施形態においては、４つのインバータ６５Ａ〜６５Ｄから遅延回路６１を構成したが、これに限るものはない。Ｃ端子等にノイズが発生した場合の誤差電圧Ｖbの立上りから立下りまでの期間に応じて適宜の偶数個のインバータを用いることが可能である。
また、本実施形態及びその他の実施形態においては、降圧型の電圧生成回路１にスイッチング制御回路６（６０）を適用したがこれに限るものではなく、不図示の昇圧型の電圧生成回路に用いることも可能である。
上述したその他の実施形態によれば、遅延回路６１からのＬレベルの電圧Ｖxの出力と、比較回路２２からのＬレベルの電圧Ｖeの出力とが一致したときに、Ｐ型ＭＯＳＦＥＴ２をオフすることとなる。つまり、コンデンサ９の充電電圧（電圧Ｖd）が基準電圧Ｖref３よりも高くなるとともにＰ型ＭＯＳＦＥＴ２をオフさせるのではなく、所定期間（遅延回路６１が遅延する期間Ｔ５）達したときに、Ｐ型ＭＯＳＦＥＴ２をオフさせることができる。従って、Ｃ端子等へのノイズの発生に関わらず、入力電圧Ｖinから出力電圧Ｖoutを生成させることが可能となる。
また、上述した実施形態及びその他の実施形態によれば、ラッチ回路２８においてＬレベルを保持することが可能となり、Ｐ型ＭＯＳＦＥＴ２のオフ状態を保持させることが可能となる。従って、インバータ２７やＯＲ回路６２の出力電圧が変化したとしても、電源ライン５０が短絡状態であるにも関わらずＰ型ＭＯＳＦＥＴ２がオンすることを防止することが可能となる。
また、基準電圧Ｖref２を電圧Ｖtの最大値よりも高くすることにより、Ｎ型ＭＯＳＦＥＴ２０が頻繁にオン及びオフすることを防止することが可能となる。従って、コンデンサ９が頻繁に充放電を繰り返されることを防止することが可能となる。
本発明に係るスイッチング制御回路を適用した電圧生成回路の構成を示す図である。 ラッチ回路の構成の一例を示す図である。 本発明に係るスイッチング制御回路を適用した電圧生成回路の動作を示すタイミングチャートである。 本発明に係るスイッチング制御回路の他の形態を示す図である。 遅延回路の構成の一例を示す図である。 図４に示すスイッチング制御回路を適用した電圧生成回路の動作を示すタイミングチャートである。 従来の電圧生成回路の構成を示す図である。 従来の電圧生成回路の動作を示すタイミングチャートである。 従来の電圧生成回路の課題を説明するためのタイミングチャートである。
符号の説明
１、１００ 電圧生成回路
２、１６、１０１、１１５ Ｐ型ＭＯＳＦＥＴ
３、１０２ ダイオード
４、１０３ インダクタ
５、９、１０４、１０８ コンデンサ
６、６０、１０５ スイッチング制御回路
７、８、１０６、１０７ 抵抗
１０、１１０ 接続ライン
１１、１１１ 誤差増幅回路
１２、１９、２３、１１２、１１８、１２２ 電源
１３、１８、２２、１１３、１１７、１２１ 比較回路
１４、１１４ 三角波生成器
１５、１２４ 切替回路
１７、２０、１１６、１１９ Ｎ型ＭＯＳＦＥＴ
２１、１２０ 電流源
２４、２５ Ｄ−ＦＦ回路
２６ 三角波変換回路
２７、６５Ａ、６５Ｂ、６５Ｃ、６５Ｄ インバータ
２８、１２３ ラッチ回路
３１Ａ、３１Ｂ ＮＡＮＤ回路
５０、１０９ 電源ライン
６１ 遅延回路
６２ ＯＲ回路

Claims (5)

  1. 入力電圧が印加されるトランジスタをオン及びオフすることにより、前記入力電圧から目的レベルの出力電圧を生成する電圧生成回路の、前記トランジスタのオン及びオフを制御するスイッチング制御回路であって、
    前記出力電圧に応じた電圧と、前記目的レベルに応じた第１基準電圧と、の誤差を増幅した誤差電圧を出力する誤差増幅回路と、
    前記誤差電圧と、所定周波数で変化する第２基準電圧と、を比較して、前記トランジスタをオン及びオフさせるための第１制御電圧を出力する第１比較回路と、
    コンデンサを充放電する充放電回路と、
    前記誤差電圧と、第３基準電圧と、を比較して、前記誤差電圧が前記第３基準電圧よりも高いときに前記コンデンサを充電させるための電圧を前記充放電回路に出力し、前記誤差電圧が前記第３基準電圧よりも低いときに前記コンデンサを放電させるための電圧を前記充放電回路に出力する第２比較回路と、
    前記コンデンサの充電電圧と、前記コンデンサの容量に応じた第４基準電圧と、を比較する第３比較回路と、
    前記コンデンサの充電電圧が前記第４基準電圧よりも高いときの前記第３比較回路の比較結果が所定期間継続したとき、前記第１制御電圧に関わらず前記トランジスタをオフさせるための第２制御電圧を出力する制御回路と、を備えた、
    ことを特徴とするスイッチング制御回路。
  2. 前記制御回路は、
    前記第２基準電圧から二値信号を生成する生成回路と、
    前記第３比較回路の前記比較結果が前記二値信号に基づいて前記所定期間継続したとき、前記第２制御電圧を出力する出力回路と、を備えた、
    ことを特徴とする請求項１に記載のスイッチング制御回路。
  3. 前記制御回路は、
    前記第３比較回路の比較結果を前記所定期間遅延させて出力する遅延回路と、
    前記遅延回路の出力と前記第３比較回路の比較結果とに応じて前記第２制御電圧を出力する出力回路と、を備えた、
    ことを特徴とする請求項１に記載のスイッチング制御回路。
  4. 前記第２制御電圧を保持する保持回路を更に備え、
    前記トランジスタは、前記保持回路が保持する前記第２制御電圧に基づいてオフする、
    ことを特徴とする請求項１乃至請求項３の何れかに記載のスイッチング制御回路。
  5. 前記第３基準電圧は、前記第２基準電圧の最大値よりも高い、
    ことを特徴とする請求項１乃至請求項４の何れかに記載のスイッチング制御回路。
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