JP2011061399A

JP2011061399A - パルス幅変調回路およびスイッチングアンプ

Info

Publication number: JP2011061399A
Application number: JP2009207780A
Authority: JP
Inventors: Masahiko Katayama; 正彦片山
Original assignee: Onkyo Sound and Vision Corp
Current assignee: Onkyo Sound and Vision Corp
Priority date: 2009-09-09
Filing date: 2009-09-09
Publication date: 2011-03-24
Anticipated expiration: 2029-09-09
Also published as: JP5187640B2

Abstract

【課題】電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、次に電源オン状態に移行する際に、発振動作を開始することができないとい問題を解決すること。
【解決手段】パルス幅変調回路は、電流Ｉ１によりコンデンサＣ２が充電され、電流Ｉ２によりコンデンサＣ１が充電されることにより、インバータＩＮＶ１、ＩＮＶ２からパルスを出力するパルス発生手段２１と、入力信号に基づいて、一定電流からの電流Ｉ１と電流Ｉ２との分配比を制御し、コンデンサＣ１、Ｃ２の充電時間を制御することにより、パルスのパルス幅を制御する変調手段２２と、電源オン状態から電源オフ状態に移行する際に、ダイオードＤ１、Ｄ２からの漏れ電流を電源電圧ラインＶＣにバイパスさせることにより、漏れ電流がコンデンサＣ１、Ｃ２へと流れることを阻止する抵抗Ｒ３、Ｒ４とを備える。
【選択図】図２

Description

本発明は、パルス幅変調回路に関し、詳細には、マルチバイブレータを備えるパルス幅変調回路に関する。

図４は従来のパルス幅変調回路６０を示す回路図である。パルス幅変調回路６０は、コンデンサＣ１、Ｃ２をトランジスタＱ２、Ｑ１のコレクタ電流によって充放電することにより、インバータＩＮＶ１、ＩＮＶ２からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。そして、トランジスタＱ１に入力信号であるオーディオ信号ｉｎを入力し、定電流からのトランジスタＱ１、Ｑ２のコレクタ電流の分配比を制御し、コンデンサＣ１、Ｃ２の充電時間を制御することによって、出力パルスのパルス幅を変調する。その結果、パルス幅変調回路６０は、インバータＩＮＶ１、ＩＮＶ２からそれぞれＰＷＭ（パルス幅変調）信号を出力する（例えば、特許文献１〜３）。

パルス幅変調回路６０は、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベルであり、他方がローレベルである場合に、発振動作（一方がハイレベルを出力する時に、他方がローレベルを出力する動作を繰り返すことをいう）を継続し、ＰＷＭ信号を出力することができる。しかし、コンデンサＣ１、Ｃ２の両方が充電された状態になり、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになると、発振動作が停止し、ＰＷＭ信号を出力できなくなるという問題がある。

ここで、パルス幅変調回路６０が電源オン状態から電源オフ状態に移行する際の動作について説明する。電源電圧ＶＡがオフ状態になることにより、定電流回路６２からトランジスタＱ１、Ｑ２を介してコンデンサＣ１、Ｃ２に電流が流れなくなる。一方、インバータＩＮＶ１、ＩＮＶ２用の電源電圧ＶＢも徐々に電圧が低下していくが、完全に電源電圧ＶＢが０Ｖになるまでの間に、電源電圧ＶＢからダイオードＤ１を介してコンデンサＣ１に漏れ電流（逆電流）が流れ、コンデンサＣ１を充電する。また、電源電圧ＶＢからダイオードＤ２を介してコンデンサＣ２に漏れ電流が流れ、コンデンサＣ２を充電する。

ダイオードＤ１、Ｄ２の温度が低い場合には、ダイオードＤ１、Ｄ２を介してコンデンサＣ１、Ｃ２に流れる漏れ電流は数ｎＡ（例えば、約３ｎＡ）程度と小さく、電源ＶＢが０Ｖになるまでの間に、コンデンサＣ１、Ｃ２が漏れ電流によって充電されたとしても、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになることがなく、出力が共にローレベルになることはない。従って、電源オン状態に移行する際には、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベル、他方がローレベルという状態が生じ、パルス幅変調回路６０は正常に発振動作を開始することができる。

一方、ダイオードＤ１、Ｄ２の温度が例えば１００度程度まで上昇すると、ダイオードＤ１、Ｄ２を介してコンデンサＣ１、Ｃ２に流れる漏れ電流は２００倍の約６００ｎＡ程度まで上昇する。従って、電源ＶＢが０Ｖになるまでの間に、漏れ電流によりコンデンサＣ１、Ｃ２がかなり充電されることにより、インバータＩＮＶ１、ＩＮ２が発振動作を継続し、電源ＶＢが０Ｖになる（つまり、インバータＩＮＶ１、ＩＮＶ２が動作しなくなる）直前の僅かな時間において、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになるような電荷がコンデンサＣ１、Ｃ２に充電され、インバータＩＮＶ１、ＩＮＶ２の出力が共にローレベルになってしまう期間が生じる。電源オフ状態になった後、十分に時間が経過してから、電源オン状態に移行する場合には、コンデンサＣ１、Ｃ２の充電電圧が放電されている、又は、インバータＩＮＶ１、ＩＮＶ２が動作を停止し、共にローレベルを出力していないので、パルス幅変調回路６０は正常に発振動作を開始することができる。しかし、電源ＶＢが未だ０Ｖになっておらず、インバータＩＮＶ１、ＩＮＶ２が未だ動作を継続し、入力が共にハイレベルであり、出力が共にローレベルである、この僅かな時間に、再度電源オン状態に移行する場合、パルス幅変調回路６０が発振動作を開始できない。

特開２００７―２８４５５号公報特開２００６―３５２２６９号公報特許第３５９１５１９号

本発明は上記従来の課題を解決するためになされたものであり、その目的は、電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、次に電源オン状態に移行する際に、発振動作を開始することができないとい問題を解決するパルス幅変調回路を提供することである。

本発明の好ましい実施形態によるパルス幅変調回路は、第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルスを出力するパルス発生手段と、入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記パルスのパルス幅を制御する変調手段と、電源オン状態から電源オフ状態に移行する際に、漏れ電流を所定箇所にバイパスさせることにより、前記漏れ電流が前記第１蓄積手段および/または前記第２蓄積手段へと流れることを阻止する阻止手段とを備える。

好ましい実施形態においては、前記パルス発生手段が第１ダイオードおよび第２ダイオードを有し、前記漏れ電流が、前記第１ダイオードを介して前記第１蓄積手段へと流れ、かつ、前記第２ダイオードを介して前記第２蓄積手段へと流れるものであり、前記阻止手段が、前記第１ダイオードから前記第１蓄積手段へと流れる漏れ電流を前記所定箇所へとバイパスさせる第１抵抗、および/または、前記第２ダイオードから前記第２蓄積手段へと流れる漏れ電流を前記所定箇所へとバイパスさせる第２抵抗を有する。

好ましい実施形態においては、前記第１抵抗が、電源オン状態の際に前記第１の電流を前記第１蓄積手段へと流すことができ、かつ、電源オフ状態に移行する際に前記漏れ電流を前記第１蓄積手段へと流さないような抵抗値に設定されており、前記第２抵抗が、電源オン状態の際に前記第２の電流を前記第２蓄積手段へと流すことができ、かつ、電源オフ状態に移行する際に前記漏れ電流を前記第２蓄積手段へと流さないような抵抗値に設定されている。

本発明の好ましい実施形態によるパルス幅変調回路は、第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルスを出力するパルス発生手段と、入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記パルスのパルス幅を制御する変調手段とを備え、前記第1の出力素子および前記第２の出力素子に電源電圧を供給する電源ラインと前記第１蓄積手段との間に第１ダイオードが接続され、前記電源ラインと前記第２蓄積手段との間に第２ダイオードが接続され、前記第１ダイオードと所定箇所との間に第１抵抗が接続されている、および/または、前記第２ダイオードと所定箇所との間に第２抵抗が接続されている。

阻止手段は、電源オン状態から電源オフ状態に移行する際に、漏れ電流を所定箇所にバイパスさせることにより、漏れ電流が第１蓄積手段および/または第２蓄積手段へと流れることを阻止する。従って、漏れ電流によって第1蓄積手段および/または第２蓄積手段が充電され、第１の出力素子および第２の出力素子の入力が共にハイレベルになることが防止され、次に電源オン状態に移行する際に、発振動作を開始することができないとい問題を解決することができる。

本発明の好ましい実施形態によるスイッチングアンプを示す概略ブロック図である。本発明の好ましい実施形態によるパルス幅変調回路を示す概略回路図である。図２のパルス幅変調回路の動作を示すタイムチャートである。従来のパルス幅変調回路を示す概略回路図である。

以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。まず、図１を参照して、本発明のパルス幅変調回路２０が適用されるスイッチングアンプの概略構成を説明する。スイッチングアンプ１０は、パルス幅変調回路２０、ドライバ１１、スイッチング出力回路１２、ＬＰＦ（Low Pass Filter）１３を備える。

パルス幅変調回路２０は、入力信号をパルス幅変調して第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２を生成する。第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２は、通常、一方がハイレベルの信号である場合に他方がローレベルの信号である。ドライバ１１は、第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２が入力され、電源電圧に基づいて、後述のスイッチ素子を駆動するための駆動信号ＤＲＶ１およびＤＲＶ２を出力する。

スイッチング出力回路１２は、第１の電源（例えば正の電源＋ＶＤ）と第２の電源（例えば負の電源−ＶＤ）との間に接続され、駆動信号に応答して正の電源＋ＶＤまたは負の電源−ＶＤを出力する。スイッチング出力回路１２は、スイッチ素子（例えば、ＭＯＳＦＥＴ）１５、１６を有する。

ＬＰＦ１３は、スイッチング出力回路１２の出力端とスイッチングアンプ１０の出力端との間に接続され、高周波成分を除去して、スピーカー等の負荷に出力する。ＬＰＦ１３は、コイル１７およびコンデンサ１８を有する。

図２は、パルス幅変調回路２０の概略構成を説明する回路図である。パルス幅変調回路２０は、パルス発生手段２１、変調手段２２、および、阻止手段２３を備える。パルス発生手段２１および変調手段２２は、無安定マルチバイブレータを使用したＰＷＭ回路を構成する。

パルス発生手段２１は、電流Ｉ１および電流Ｉ２により、コンデンサＣ１、Ｃ２に電荷を充電し、第１の出力素子および第２の出力素子からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。第１の出力素子、第２の出力素子は、本例では、インバータＩＮＶ１、ＩＮＶ２である。インバータＩＮＶ１、ＩＮＶ２は、入力が所定の閾値以上になるとローレベルの信号を出力し、入力が所定の閾値未満になるとハイレベルの信号を出力する。インバータＩＮＶ１、ＩＮＶ２は、発振動作（一方のインバータがハイレベルを出力する時に、他方のインバータがローレベルを出力する動作を繰り返すことをいう）を実行することにより、それぞれパルスを出力する。

パルス発生手段２１は、インバータＩＮＶ１、ＩＮＶ２、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２を含み、コンデンサＣ１、Ｃ２の充電時間に対応した幅のパルスを出力する。インバータＩＮＶ１およびＩＮＶ２は、出力パルスのハイレベルに略対応する電源ＶＢおよびローレベルに略対応する電源（または、接地電位、総称して所定箇所という。）ＶＣに接続されている。インバータＩＮＶ１は、出力がコンデンサＣ２の一端に接続され、入力がコンデンサＣ１の一端とトランジスタＱ２のコレクタとに接続されている。インバータＩＮＶ２は、出力がコンデンサＣ１の他端に接続され、入力がコンデンサＣ２の他端とトランジスタＱ１のコレクタとに接続されている。ダイオードＤ１は、電源電圧ラインＶＢとコンデンサＣ１の一端との間に接続され、ダイオードＤ２は、電源電圧ラインＶＢとコンデンサＣ２の他端との間に接続されている。

変調手段２２は、入力信号（例えば、オーディオ信号）ｉｎに基づいて電流Ｉ１と電流Ｉ２との分配比を制御することにより、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させる。変調手段２２は、定電流回路２５、トランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２を有する。定電流回路２５は、電源ＶＡに接続され、定電流Ｉを発生させる。電流Ｉ１はトランジスタＱ１のコレクタ電流であり、電流Ｉ２はトランジスタＱ２のコレクタ電流であり、電流Ｉ１と電流Ｉ２との和は、定電流回路２５で発生される定電流Ｉに等しい。すなわち、電流Ｉ１と電流Ｉ２とは、定電流Ｉから分配されている。トランジスタＱ１のベースに入力信号ｉｎが与えられることにより、電流Ｉ１と電流Ｉ２との分配比が入力信号ｉｎに応じて制御される。その結果、コンデンサＣ１およびＣ２の充電時間が制御され、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させることができる。

阻止手段２３は、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、漏れ電流を所定箇所である電源電圧ラインＶＣにバイパスさせることにより、漏れ電流がコンデンサＣ１および/またはＣ２へと流れることを阻止する。詳細には、阻止手段２３は、電源オフ状態に移行する際に、電源電圧ラインＶＢからダイオードＤ１を介してコンデンサＣ１へと漏れ電流（逆電流）が流れることを阻止し、および/または、電源電圧ラインＶＢからダイオードＤ２を介してコンデンサＣ２へと漏れ電流（逆電流）が流れることを阻止する。これにより、電源オフ状態に移行する際に、コンデンサＣ１、Ｃ２が漏れ電流により充電され、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルの状態で電源オフ状態になることが防止される。

阻止手段２３は、抵抗Ｒ３およびＲ４を有する。抵抗Ｒ３はダイオードＤ１のアノードと電源電圧ラインＶＣとの間に接続されており、ダイオードＤ１からの漏れ電流を電源電圧ラインＶＣへと流す（バイパスさせる、または、迂回させる。）。抵抗Ｒ４はダイオードＤ２のアノードと電源電圧ラインＶＣとの間に接続されており、ダイオードＤ２からの漏れ電流を電源電圧ラインＶＣへと流す（バイパスさせる、または、迂回させる。）。抵抗Ｒ３の抵抗値は、パルス幅変調回路２０が電源オン状態の際に電流Ｉ２をコンデンサＣ１へと流すことができ、かつ、電源オフ状態に移行する際に漏れ電流をコンデンサＣ１へと流さないような値に設定されている。そのため、特に限定されないが、抵抗Ｒ３は、1メガΩ程度の大きな抵抗値に設定されている。同様に、抵抗Ｒ４の抵抗値は、パルス幅変調回路２０が電源オン状態の際に電流Ｉ１をコンデンサＣ２へと流すことができ、かつ、電源オフ状態に移行する際に漏れ電流をコンデンサＣ２へと流さないような値に設定されている。そのため、特に限定されないが、抵抗Ｒ４は、1メガΩ程度の大きな抵抗値に設定されている。

以上の構成を有するパルス幅変調回路２０について、図３を参照して、ＰＷＭ信号を出力する基本動作を説明する。図３の各波形は、図２の各点の波形に対応している。

電流Ｉ２はダイオードＤ１を通して電源ＶＢに流れる。一方、電流Ｉ１はコンデンサＣ２へと流れ、コンデンサＣ２を充電する。コンデンサＣ２が充電されることにより、Ａ点の電位は徐々に上昇していく（ｔ１〜ｔ２）。ｔ２において、インバータＩＮＶ２の入力（Ａ点）がインバータＩＮＶ２の閾値以上になると、インバータＩＮＶ２の出力（Ｄ点）がローレベルに反転する。インバータＩＮＶ２の出力がローレベルになると、コンデンサＣ１が放電し、コンデンサＣ１を介してインバータＩＮＶ２の出力に接続されているインバータＩＮＶ１の入力（Ｂ点）がローレベルになり、インバータＩＮＶ１の出力（Ｃ点）がハイレベルに反転する。インバータＩＮＶ１の出力がハイレベルに反転すると、インバータＩＮＶ２の入力（Ａ点）がハイレベルになる。この後、電流Ｉ２によってコンデンサＣ１が充電されることによって、上記と逆の動作が行われる（ｔ２〜ｔ３）。なお、コンデンサＣ２の充電によりインバータＩＮＶ２の入力がローレベルから閾値まで達する時間は電流Ｉ１の大きさによって制御され、コンデンサＣ１の充電によりインバータＩＮＶ１の入力がローレベルから閾値まで達する時間は電流Ｉ２の大きさによって制御される。この動作を繰り返すことにより、インバータＩＮＶ１、ＩＮＶ２からはハイレベルまたはローレベルのパルスを交互に出力する。

次に、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際の動作を説明する。電源電圧ラインＶＡから電圧が供給されなくなり、電流Ｉ１および電流Ｉ２がコンデンサＣ１、Ｃ２へと流れなくなる。一方、電源電圧ラインＶＢからの電圧も徐々に低下するが、電源電圧ＶＢが０Ｖになるまでの間に、漏れ電流が、電源電圧ラインＶＢからダイオードＤ１を介してコンデンサＣ１へと流れようとし、電源電圧ラインＶＢからダイオードＤ２を介してコンデンサＣ２へと流れようとする。しかし、ダイオードＤ１を介して流れる漏れ電流は、抵抗Ｒ３を介してその大半が電源電圧ラインＶＣへとバイパスされることにより、コンデンサＣ１へと流れることが阻止される。ダイオードＤ２を介して流れる漏れ電流は、抵抗Ｒ４を介してその大半が電源電圧ラインＶＣへとバイパスされることにより、コンデンサＣ２へと流れることが阻止される。

その結果、パルス幅変調回路２０が電源オフ状態になる際に、漏れ電流によりコンデンサＣ１、Ｃ２がかなり充電されるという状態が生じず、「インバータＩＮＶ１、ＩＮ２が発振動作を継続し、電源ＶＢが０Ｖになる（つまり、インバータＩＮＶ１、ＩＮＶ２が動作しなくなる）直前の僅かな時間において、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになるような電荷がコンデンサＣ１、Ｃ２に充電され、インバータＩＮＶ１、ＩＮＶ２の出力が共にローレベルになってしまう期間が生じる」ことがない。従って、電源ＶＢが未だ０Ｖになっておらず、インバータＩＮＶ１、ＩＮＶ２が未だ動作を継続している僅かな時間に、再度電源オン状態に移行する場合であっても、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになることが防止され、パルス幅変調回路２０が発振動作を開始しないという問題を解決できる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。例えば、第１および第２の出力素子は、トランジスタやＭＯＳＦＥＴ等のスイッチ素子でもよい。さらに、第１の出力素子および第２の出力素子の入力が共にローレベルのときに発振が停止する構成にも、本発明が適用される。つまり、本実施形態のハイレベルとローレベルとを入れ替えた場合にも適用され得る。また、抵抗Ｒ３と抵抗Ｒ４とのいずれか一方のみが設けられてもよい。また、漏れ電流は、接地電位等にバイパスされてもよい。

本発明は、例えばオーディオ用のスイッチングアンプに用いられるパルス幅変調回路として特に好適に採用され得る。

２０パルス幅変調回路
２１パルス発生手段
２２変調手段
２３阻止手段

Claims

第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルスを出力するパルス発生手段と、
入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記パルスのパルス幅を制御する変調手段と、
電源オン状態から電源オフ状態に移行する際に、漏れ電流を所定箇所にバイパスさせることにより、前記漏れ電流が前記第１蓄積手段および/または前記第２蓄積手段へと流れることを阻止する阻止手段とを備える、パルス幅変調回路。
前記パルス発生手段が第１ダイオードおよび第２ダイオードを有し、前記漏れ電流が、前記第１ダイオードを介して前記第１蓄積手段へと流れ、かつ、前記第２ダイオードを介して前記第２蓄積手段へと流れるものであり、
前記阻止手段が、前記第１ダイオードから前記第１蓄積手段へと流れる漏れ電流を前記所定箇所へとバイパスさせる第１抵抗、および/または、前記第２ダイオードから前記第２蓄積手段へと流れる漏れ電流を前記所定箇所へとバイパスさせる第２抵抗を有する、請求項１に記載のパルス幅変調回路。
前記第１抵抗が、電源オン状態の際に前記第１の電流を前記第１蓄積手段へと流すことができ、かつ、電源オフ状態に移行する際に前記漏れ電流を前記第１蓄積手段へと流さないような抵抗値に設定されており、
前記第２抵抗が、電源オン状態の際に前記第２の電流を前記第２蓄積手段へと流すことができ、かつ、電源オフ状態に移行する際に前記漏れ電流を前記第２蓄積手段へと流さないような抵抗値に設定されている、請求項２に記載のパルス幅変調回路。
第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルスを出力するパルス発生手段と、
入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記パルスのパルス幅を制御する変調手段とを備え、
前記第1の出力素子および前記第２の出力素子に電源電圧を供給する電源ラインと前記第１蓄積手段との間に第１ダイオードが接続され、前記電源ラインと前記第２蓄積手段との間に第２ダイオードが接続され、
前記第１ダイオードと所定箇所との間に第１抵抗が接続されている、および/または、前記第２ダイオードと所定箇所との間に第２抵抗が接続されている、パルス幅変調回路。
請求項１〜４のいずれかに記載のパルス幅変調回路を備える、スイッチングアンプ。