JP2006352269A - パルス幅変調回路およびスイッチングアンプ - Google Patents

Abstract

【課題】 インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになり、発振動作が停止した場合に、発振動作を強制的に開始させるパルス幅変調回路を提供すること。
【解決手段】 定電流から分配された第１の電流Ｉ１と第２の電流Ｉ２とにより充電されて、インバータ回路ＩＮＶ１、ＩＮＶ２からハイレベルまたはローレベルのパルスを出力するパルス発生手段３１と、入力信号に基づいて、Ｉ１とＩ２との分配比を制御して、Ｉ１とＩ２との充電時間を制御することにより、パルスのパルス幅を制御する変調手段３２と、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルであることを検出し、ローレベル信号を出力するＮＡＮＤ回路Ｎ１と、ＮＡＮＤ回路Ｎ１がローレベルの信号を出力した場合に、インバータ回路ＩＮＶ１またはＩＮＶ２の入力レベルを反転させるレベル制御手段２３とを備える。
【選択図】図３

Description

本発明は、パルス幅変調回路に関し、詳細には、マルチバイブレータを備えるパルス幅変調回路に関する。

図８は従来のパルス幅変調回路８１を示す回路図である。パルス幅変調回路８１は、コンデンサＣ１、Ｃ２をトランジスタＱ１、Ｑ２のコレクタ電流によって充放電することにより、インバータ回路ＩＮＶ１、ＩＮＶ２からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。そして、トランジスタＱ１、Ｑ２に入力信号であるオーディオ信号ｉｎ＋、ｉｎ−をそれぞれ入力し、定電流からのトランジスタＱ１、Ｑ２のコレクタ電流の分配比を制御し、コンデンサＣ１、Ｃ２の充電時間を制御することによって、出力パルスのパルス幅を変調する。なお、インバータ回路ＩＮＶ３、ＩＮＶ４は、インバータ回路ＩＮＶ１、ＩＮＶ２の出力パルスを波形成形する。ＮＡＮＤ回路Ｎ２、Ｎ３、インバータ回路ＩＮＶ５、ＩＮＶ６は、リセット信号Ｒｅｓｅｔがハイレベルになったときにパルス幅変調回路８１からパルスを出力開始する。これにより、パルス幅変調回路８１の発振動作（インバータ回路ＩＮＶ１、ＩＮＶ２が、一方がハイレベルを出力するときに、他方がローレベルを出力する動作を繰り返す動作をいう）が定常状態に移行した後に、ＰＷＭ（パルス幅変調信号）信号を出力することができる。

パルス幅変調回路８１は、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベルであり、他方がローレベルである場合に、発振動作を継続し、ＰＷＭ信号を出力することができる。しかし、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになると、コンデンサＣ１、Ｃ２の両方が充電された状態になり、発振動作が停止し、ＰＷＭ信号を出力できなくなるという問題がある。さらに、この場合、パルス幅変調回路８１から共にハイレベルの２つのＰＷＭ信号が出力されるので、パルス幅変調回路８１の後段に接続されるスイッチングアンプのスイッチ素子が同時にオン状態になり、貫通電流によりスイッチ素子が破壊してしまうという問題を有する。

特に、パルス幅変調回路８１の起動時において、トランジスタＱ１、Ｑ２のコレクタ電流を生成する電源ＶＡの立ち上がり（定常状態になるまでの時間）よりも、インバータ回路ＩＮＶ１、ＩＮＶ２に電圧を供給する電源ＶＢの立ち上がりが遅い場合に、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになる可能性が高い。これは次の理由による。図９にインバータ回路ＩＮＶ１（ＩＮＶ２も同様）の内部構成を示す。電源ＶＢがインバータ回路ＩＮＶ１の動作開始電圧に達するまでは、ＭＯＳＦＥＴ９１、９２はオンオフ動作しない。そのため、パルス幅変調回路８１の起動直後は、インバータ回路ＩＮＶ１の出力Ｐ点はハイインピーダンスであるので、トランジスタＱ１のコレクタ電流はコンデンサＣ２には流れず、ダイオードＤ２を介して電源ＶＢに流れる。もし電源ＶＢの立ち上がりが早ければ、コンデンサＣ２が充電されていない状態で、インバータ回路ＩＮＶ１のＭＯＳＦＥＴ９２が急速にオン状態（低抵抗状態）になるので、インバータ回路ＩＮＶ１がローレベルを出力し、インバータ回路ＩＮＶ２の入力をローレベルに反転させる。このことはインバータ回路ＩＮＶ２についても同様のことが言えるが、実際には回路諸定数のばらつきによって何れか早い方によって発振動作に移行することになる。しかし、電源ＶＢの立ち上がりが遅い場合は、インバータ回路ＩＮＶ１は電源電圧ＶＢがＭＯＳＦＥＴ９２の閾値電圧を越えた時点から徐々に電流が流れ始め（抵抗値が徐々に減少していく）、コンデンサＣ２の充電が開始される。この時、インバータ回路ＩＮＶ１の出力はトランジスタＱ１のコレクタ電流によるコンデンサＣ２の充電速度よりもゆっくりとローレベルに移行するので、インバータ回路ＩＮＶ２の入力をローレベルに反転させることができず、そのままコンデンサＣ２の満充電に至ることになる。インバータ回路ＩＮＶ２およびコンデンサＣ１についても同様であり、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベル、出力が共にローレベルという安定状態に入り、発振動作に移行しなくなる。
特開２００３−２４９８４６号

本発明の目的は、２つの出力素子の入力が同一レベルになり、発振動作が停止した場合に、２つの出力素子の発振動作を強制的に開始させるパルス幅変調回路を提供することである。

本発明の好ましい実施形態によるパルス幅変調回路は、定電流から分配された第１の電流と第２の電流とによりコンデンサが充電されて、第１の出力素子および第２の出力素子からパルスを出力するパルス発生手段と、入力信号に基づいて、該第１の電流と該第２の電流との分配比を制御して、該第１の電流および該第２の電流による充電時間を制御することにより、該パルスのパルス幅を制御する変調手段と、
該第１の出力素子と該第２の出力素子との入力が共にハイレベルまたは共にローレベルであることを検出し、検出信号を出力する検出手段と、該検出手段が、該検出信号を出力した場合に、該第１の出力素子または該第２の出力素子の入力レベルを他方のレベルに反転させるレベル制御手段とを備える。

検出手段が第１の出力素子の入力と第２の出力素子の入力とが同一レベル（例えば、共にハイレベル）であることを検出した場合に、レベル制御手段が第１の出力素子または第２の出力素子の入力レベルを他方のレベル（ローレベル）に反転させる（変換する）。従って、第１の出力素子および第２の出力素子に供給される電源電圧の立ち上がりが非常に遅く、第１の出力素子と第２の出力素子との発振動作が停止した場合に、第１の出力素子または第２の出力素子の一方の入力レベルをローレベルに反転させることにより、強制的に第１の出力素子と第２の出力素子との発振動作を開始させることができる。

好ましい実施形態においては、上記レベル制御手段は、上記検出手段からの検出信号が所定時間継続して入力された際に、該第１の出力素子または該第２の出力素子の入力レベルを他方のレベルに反転させる。

第１の出力素子と第２の出力素子との発振動作のタイミングによって、瞬間的に第１の出力素子および第２の出力素子の入力が同一レベルになる場合がある。この場合、直ぐに第１の出力素子および第２の出力素子は、一方の入力がハイレベル、他方の入力がローレベルになるので、発振動作を継続できる。しかし、瞬間的に検出手段が検出信号を出力した際にも、レベル制御手段が第１の出力素子または第２の出力素子の入力レベルを反転させてしまうと、第１の出力素子と第２の出力素子との発振動作に悪影響を与える可能性がある。本実施形態では、検出手段が所定時間継続して検出信号を出力した際に、第１の出力素子または第２の出力素子の入力レベルを反転させるので、このような問題を防止することができ、出力素子の発振動作が停止した場合に発振動作を開始させることができる。

好ましい実施形態においては、上記レベル制御手段は、上記第１の出力素子の入力または上記第２の出力素子の入力と、上記反転させる側のレベルの電位（つまり上記他方のレベルを有する電源）との間に接続され、オン状態になることにより該第１の出力素子または該第２の出力素子の入力レベルを反転させるスイッチ素子と、上記検出手段からの検出信号が入力され、所定の時定数に基づいて出力を増減させ、該出力に基づいて該スイッチ素子をオン状態にする時定数回路とを有する。

検出手段が検出信号を所定時間継続して出力すると、時定数回路の出力が検出信号に対して所定時間遅れて増減し、スイッチ素子をオン状態にする。スイッチ素子がオン状態になると、第１の出力素子または第２の出力素子の入力は、反転させる側のレベルの電位（上記の他方のレベルを有する電源）に接続された状態になって、入力レベルを反転することができる。一方、検出手段が検出信号を出力していないときは、スイッチ素子はオフ状態になっているので、第１の出力素子または第２の出力素子の入力がレベル制御手段から開放された状態になっており、レベル制御手段からの出力によって発振動作に悪影響を与えることが防止される。

好ましい実施形態においては、上記レベル制御手段は、上記スイッチ素子と上記時定数回路との間に設けられ、該スイッチ素子をオン状態にする信号を該スイッチ素子に与えてから所定時間経過後に、該スイッチ素子をオン状態にする信号の出力を停止し、該スイッチ素子をオフ状態にする微分回路をさらに有する。

検出手段が検出信号の出力を停止してから、時定数回路がスイッチ素子をオフ状態にする信号を出力するまでに時間がかかる場合、微分回路の作用によってスイッチ素子をオフ状態にすることができる。その結果、第１の出力素子または第２の出力素子の入力レベルを反転させた後、瞬時に確実にスイッチ素子をオフ状態にすることができ、第１の出力素子と第２の出力素子との発振動作を確実に開始させることができる。

好ましい実施形態においては、上記スイッチ素子に含まれる容量成分と略同一の容量成分を有する素子が、上記第１の出力素子または上記第２の出力素子のうち、該スイッチ素子が接続されていない側の出力素子の入力に接続されている。

第１の出力素子または第２の出力素子の入力にスイッチ素子を接続すると、第１の出力素子および第２の出力素子の入力に接続されている容量成分（つまり、パルス幅を決定する第１、第２の電流によって充電される容量成分）が不均等になり、変調度に誤差が生じる。本実施形態では、スイッチ素子を接続しない方の出力素子の入力にスイッチ素子に含まれる容量成分と略同一の容量成分を有する素子（例えば、コンデンサまたは同等のスイッチ素子等）を接続することにより、第１の出力素子および第２の出力素子の入力に接続されている容量成分が均等になり、変調度の誤差を防止できる。

好ましい実施形態においては、上記第１の出力素子が第１のＮＡＮＤ回路であり、上記第２の出力素子が第２のＮＡＮＤ回路である。該第１のＮＡＮＤ回路の第１入力は、上記第１の電流によって充電される第１のコンデンサに接続されている。該第２のＮＡＮＤ回路の第１入力は、上記第２の電流によって充電される第２のコンデンサに接続されている。一方のＮＡＮＤ回路の第２入力は、前記ハイレベルの電位に接続されている。他方のＮＡＮＤ回路の第２入力は、該ハイレベルの電位に接続され、かつ、上記レベル制御手段の出力に接続されている。

好ましい実施形態においては、上記レベル制御手段は、上記検出手段からの検出信号が入力され、所定の時定数に基づいて出力を増減させる時定数回路を有し、該時定数回路の出力が前記第２のＮＡＮＤ回路の第２入力に接続されている。

発振動作時には、第１および第２のＮＡＮＤ回路の第１入力は、一方がハイレベルのとき他方がローレベルである。第１および第２のＮＡＮＤ回路の第２入力は、共にハイレベルである。第１および第２のＮＡＮＤ回路の第１入力が共にハイレベルになると発振動作を停止するが、この時、例えば、第１のＮＡＮＤ回路の第２入力がレベル制御手段によってローレベルに反転し、第１のＮＡＮＤ回路の出力がローレベルからハイレベルに反転する。次に、第１のＮＡＮＤ回路の第２入力がレベル制御手段によってハイレベルに反転し、第１のＮＡＮＤ回路の出力がハイレベルからローレベルに反転し、第２のＮＡＮＤ回路の第１入力がローレベルに反転し、これにより発振動作が開始する。

発振動作時に、第１および第２のＮＡＮＤ回路の第２入力は共にハイレベルであるので、発振動作時にハイレベルを出力するレベル制御手段を第１のＮＡＮＤ回路の第２入力から開放する必要がなく、上記のスイッチ素子が不要である。スイッチ素子を有さないので、第１の出力素子および第２の出力素子の入力に接続されている容量成分が不均等にならず、変調度に誤差が生じることを防止できる。

好ましい実施形態においては、パルス幅変調回路は、上記レベル制御手段が上記第１の出力素子または上記第２の出力素子の入力レベルを反転させた後、上記検出手段が検出信号を出力し続けた場合に、該第１の出力素子および該第２の出力素子の入力が同一レベルである旨を示す報知信号を外部に出力する報知手段をさらに備える。

第１の出力素子または第２の出力素子の入力レベルを反転させても、検出手段が検出信号を出力し続ける場合には、レベル制御手段の作用によっても発振動作を開始することができないので、その旨を示す報知信号を外部（例えばマイコン）に出力し、マイコンによってその他の回復処理を実行することができる。

前記レベル制御手段が、前記スイッチ素子と前記時定数回路との間に設けられ、該時定数回路の出力が所定の閾値未満になった際に、該スイッチ素子をオン状態にするハイレベルの信号を出力する比較回路をさらに有する、請求項３〜５のいずれかに記載のパルス幅変調回路。

好ましい実施形態においては、上記第１の出力素子が第１のインバータ回路であり、上記第２の出力素子が第２のインバータ回路である。上記検出手段は、該第１のインバータ回路および該第２のインバータ回路の入力が共にハイレベルの時に、ローレベルの信号を出力するＮＡＮＤ回路である。上記スイッチ素子はコレクタが第１のインバータ回路の入力に接続され、エミッタがローレベルの電位に接続され、ベースが上記微分回路の出力に接続されたトランジスタである。

本発明の別の局面においては、上記のパルス幅変調回路と、該パルス幅変調回路からの第１のＰＷＭ信号に応答してオン状態またはオフ状態になる第２のスイッチ素子と、該パルス幅変調回路からの第２のＰＷＭ信号に応答してオン状態またはオフ状態になる第３のスイッチ素子とを有するスイッチング出力回路とを備える、スイッチングアンプが提供され得る。

好ましい実施形態においては、上記検出手段は、該第１のＰＷＭ信号が該第２のスイッチ素子をオン状態にする信号であり、かつ、該第２のＰＷＭ信号が該第３のスイッチ素子をオン状態にする信号であることを検出し、前記検出信号を出力し、該検出手段が該検出信号を出力した場合に、該第１のＰＷＭ信号を該第２のスイッチ素子をオフ状態にする信号に変換し、かつ、該第２のＰＷＭ信号を該第３のスイッチ素子をオフ状態にする信号に変換する信号変換手段をさらに備える。

本発明のパルス幅変調回路は、第１の出力素子および第２の出力素子の入力が同一レベルになると、検出手段が検出信号を出力し、レベル制御手段が一方の入力レベルを反転させるので、第１の出力素子および第２の出力素子の発振動作を開始させることができる。

以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。まず、図１を参照して、本発明のパルス幅変調回路２０が適用されるスイッチングアンプの概略構成を説明する。スイッチングアンプ１０は、パルス幅変調回路２０、ドライバ１１、スイッチング出力回路１２、ＬＰＦ（Low Pass Filter）１３および負帰還回路１４を備える。

パルス幅変調回路２０は、入力信号をパルス幅変調して第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２を生成する。第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２は、通常、一方がハイレベルの信号である場合に他方がローレベルの信号である。ドライバ１１は、第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２が入力され、電源電圧に基づいて、後述のスイッチ素子を駆動するための駆動信号ＤＲＶ１およびＤＲＶ２を出力する。

スイッチング出力回路１２は、第１の電源（例えば正の電源＋ＶＤ）と第２の電源（例えば負の電源−ＶＤ）との間に接続され、駆動信号に応答して正の電源＋ＶＤまたは負の電源−ＶＤを出力する。スイッチング出力回路１２は、スイッチ素子（例えば、ＭＯＳＦＥＴ）１５、１６を有する。

ＬＰＦ１３は、スイッチング出力回路１２の出力端とスイッチングアンプ１０の出力端との間に接続され、高周波成分を除去して、スピーカー等の負荷に出力する。ＬＰＦ１３は、コイル１７およびコンデンサ１８を有する。負帰還回路１４は、スイッチング出力回路１２の出力端とパルス幅変調回路２０の入力との間に接続され、スイッチング出力回路１２の出力に含まれる信号の歪み成分を低減する。

図２は、本発明の好ましい実施形態によるパルス幅変調回路２０を説明するブロック図である。図３は、図２のパルス幅変調回路２０の具体構成を説明する回路図である。パルス幅変調回路２０は、ＰＷＭ信号発生手段２１、検出手段２２およびレベル制御手段２３を備える。パルス幅変調回路２０は、必要に応じて、信号変換手段２４および発振停止報知手段２５をさらに備える。

ＰＷＭ信号発生手段２１は、無安定マルチバイブレータを使用したＰＷＭ回路であり、図３に示すとおり、パルス発生手段３１および変調手段３２を有する。

パルス発生手段３１は、後述する第１の電流Ｉ１および第２の電流Ｉ２により、コンデンサＣ１、Ｃ２に電荷を充電し、第１の出力素子および第２の出力素子からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。第１の出力素子、第２の出力素子は、本例では、インバータ回路ＩＮＶ１、ＩＮＶ２である。インバータ回路ＩＮＶ１、ＩＮＶ２の内部構成は図９の通りであり、入力が所定の閾値以上になるとローレベルの信号を出力し、入力が所定の閾値未満になるとハイレベルの信号を出力する。パルス発生手段３１は、インバータ回路ＩＮＶ１、ＩＮＶ２、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２を含み、コンデンサＣ１、Ｃ２の充電時間に対応した幅のパルスを出力する。インバータ回路ＩＮＶ１およびＩＮＶ２は、図９に示す通り、出力パルスのハイレベルに略対応する電源ＶＢおよびローレベルに略対応する電源（または接地電位）ＶＣに接続されている。

パルス発生手段３１は、波形成形用のインバータ回路ＩＮＶ３、ＩＮＶ４をさらに有する。インバータ回路ＩＮＶ１、ＩＮＶ２の出力パルスは、コンデンサＣ１、Ｃ２の放電に伴って、ハイレベルに反転する際の立ち上がりが急峻にならない。インバータ回路ＩＮＶ３、ＩＮＶ４を用いることにより、立ち上がりの急峻なパルスを出力できる。

変調手段３２は、入力信号（例えば、オーディオ信号）ｉｎ＋、ｉｎ−に基づいて第１の電流Ｉ１と第２電流Ｉ２との分配比を制御することにより、インバータ回路ＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させる。変調手段３２は、定電流回路３３、トランジスタＱ１、Ｑ２を有する。定電流回路３３は、電源ＶＡに接続され、定電流Ｉを発生させる。第１の電流Ｉ１はトランジスタＱ１のコレクタ電流であり、第２の電流Ｉ２はトランジスタＱ２のコレクタ電流であり、第１の電流Ｉ１と第２の電流Ｉ２との和は、定電流回路３３で発生される定電流Ｉに等しい。すなわち、第１の電流Ｉ１と第２の電流Ｉ２とは、定電流Ｉから分配されている。トランジスタＱ１、Ｑ２のベースに入力信号ｉｎ＋、ｉｎ−が与えられることにより、第１の電流Ｉ１と第２電流Ｉ２との分配比が制御される。その結果、コンデンサＣ１およびＣ２の充電時間が制御され、インバータ回路ＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させることができる。

検出手段２２は、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が同一レベル（本例では、共にハイレベルであるが、共にローレレベルの場合も適用可能である）であることを検出して、検出信号（本例では、ローレベルの信号）を出力する。つまり、検出手段２２は、インバータ回路ＩＮＶ１、ＩＮＶ２の発振動作（インバータ回路ＩＮＶ１、ＩＮＶ２が、一方がハイレベルを出力するときに、他方がローレベルを出力する動作を繰り返す動作をいう）が停止していることを検出して、検出信号を出力する。検出手段２２は、例えば、ＮＡＮＤ回路Ｎ１を有する。ＮＡＮＤ回路Ｎ１は、一方の入力がインバータ回路ＩＮＶ３の出力に接続され、他方の入力がインバータ回路ＩＮＶ４の出力に接続されている。従って、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルである場合、ＮＡＮＤ回路Ｎ１の両入力はハイレベルになるので、ＮＡＮＤ回路Ｎ１はローレベルの信号を出力する。一方、インバータ回路ＩＮＶ１、ＩＮＶ２が発振動作を実行しているときは、ＮＡＮＤ回路Ｎ１の一方の入力がローレベルになるので、ＮＡＮＤ回路Ｎ１はハイレベルの信号を出力する（すなわち、検出信号を出力しない）。

レベル制御手段２３は、検出手段２２から検出信号であるローレベルの信号が入力されると、インバータ回路ＩＮＶ１またはＩＮＶ２のどちらか（本例では、インバータ回路ＩＮＶ２）の入力にトリガとなるローレベルの信号を与え、ハイレベルからローレベルに反転させて、インバータ回路ＩＮＶ１、ＩＮＶ２の発振動作を開始させるものである。つまり、レベル制御手段２３は、インバータ回路ＩＮＶ１またはＩＮＶ２の入力をローレベルに変更する。好ましくは、レベル制御手段２３は、検出手段２２からの検出信号の入力が所定時間継続した際に、インバータ回路ＩＮＶ２の入力をローレベルに反転させる。インバータ回路ＩＮＶ１、ＩＮＶ２は通常一方がハイレベルを出力するとき、他方がローレベルを出力するように動作するが、動作タイミングの問題で、瞬間的にインバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになる場合がある。この場合は、直ぐに一方の入力がローレベルになるので、インバータ回路ＩＮＶ１、ＩＮＶ２の発振動作の障害にはならない。しかし、ＮＡＮＤ回路Ｎ１がローレベルの信号を出力し、インバータ回路ＩＮＶ２の入力をローレベルに強制的に反転させてしまい、発振動作に悪影響を与える可能性がある。そこで、検出手段２２からのローレベルの入力が所定時間継続した際に、インバータ回路ＩＮＶ２の入力をローレベルに反転させることで、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が瞬間的に共にハイレベルになった際には、インバータ回路ＩＮＶ２の入力を反転させず、インバータ回路ＩＮＶ１、ＩＮＶ２の発振動作が実際に停止したときのみ、インバータ回路ＩＮＶ２の入力を反転することができる。この動作は、後述の時定数回路２６によって行われる。

レベル制御手段２３は、時定数回路２６、比較回路２７、微分回路２８およびレベル反転手段（スイッチ素子）２９を有する。

時定数回路２６は、ＮＡＮＤ回路Ｎ１からの信号を所定の時間だけ遅延させて、後段の比較回路２７に出力する。具体的には、時定数回路２６は、図３のとおり、抵抗Ｒ３、コンデンサＣ３およびダイオードＤ３を有する。時定数回路２６は、ＮＡＮＤ回路Ｎ１からの信号が入力されて、Ｒ３とＣ３とで決定される時定数に基づいて、コンデンサＣ３を充電することにより、出力電圧を増減させる。

比較回路２７は、インバータ回路ＩＮＶ７を含み、時定数回路２６の出力（コンデンサＣ３の充電電圧）が入力され、時定数回路２６の出力と所定の閾値（インバータ回路ＩＮＶ７の閾値）とを比較する。インバータ回路ＩＮＶ７は、時定数回路２６の出力が閾値以上である場合にローレベルの信号を出力し、時定数回路２６の出力が閾値未満になるとハイレベルの信号を出力する。その結果、ＮＡＮＤ回路Ｎ１からローレベルの信号が時定数回路２６に所定の時間入力され続けると、時定数回路２６の出力がインバータ回路ＩＮＶ７の閾値未満になり、インバータ回路ＩＮＶ７はハイレベルの信号を出力する。このハイレベルの信号は、後述のスイッチ素子Ｑ３をオン状態にするために使用される。

微分回路２８は、抵抗Ｒ４、Ｒ５、コンデンサＣ４を有し、インバータ回路ＩＮＶ７からのハイレベルの信号が入力されると、スイッチ素子Ｑ３をオン状態にするハイレベルの信号をスイッチ素子Ｑ３に所定時間のみ与える。つまり、微分回路２８は、スイッチ素子Ｑ３に、スイッチ素子をオン状態にするハイレベルの信号を与えたあと、Ｒ３、Ｒ４、Ｃ４で決定される時定数に基づいて、出力が減少して、スイッチ素子Ｑ３をオン状態にするハイレベルの信号の出力を停止して、スイッチ素子Ｑ３をオフ状態にする。レベル制御手段２３がインバータ回路ＩＮＶ２の入力をローレベルに反転させると、ＮＡＮＤ回路Ｎ１からハイレベルの信号が出力されるので、インバータ回路ＩＮＶ２の入力へのローレベルの信号の供給は停止されるが、時定数回路２６の作用によりスイッチ素子Ｑ３のオフが遅れる場合にはインバータ回路ＩＮＶ１、ＩＮＶ２の発振動作を阻害する。そこで、微分回路２８を設けることにより、時定数回路２６の出力がインバータ回路ＩＮＶ７の閾値以上になることが遅れた場合に、微分回路２８によりスイッチ素子Ｑ３をオフ状態にして、インバータ回路ＩＮＶ２の入力へのローレベルの信号の供給を停止できる。

レベル反転手段２９は、インバータ回路ＩＮＶ２の入力をローレベルに反転させる。レベル反転手段２９は、本例では、スイッチ素子（例えば、バイポーラトランジスタ）Ｑ３を有する。スイッチ素子Ｑ３のエミッタはローレベルの電源ＶＣに、コレクタはインバータ回路ＩＮＶ２の入力に、ベースは微分回路２８の出力に接続されている。従って、スイッチ素子Ｑ３は微分回路２８からハイレベルの信号がベースに与えられるとオン状態になるので、インバータ回路ＩＮＶ２の入力が、電源ＶＣに接続された状態になり、ハイレベルからローレベルに反転する。一方、スイッチ素子Ｑ３はベースにローレベルの信号が与えられるとオフ状態になるので、インバータ回路ＩＮＶ２の入力へのローレベルの信号の供給が停止される。スイッチ素子Ｑ３がオフ状態になると、インバータ回路ＩＮＶ２の入力はレベル制御手段２３に対して開放されるので、レベル制御手段２３からの信号によってインバータ回路ＩＮＶ１、ＩＮＶ２の発振動作に悪影響を与えることを防止できる。

信号変換手段２４は、インバータ回路ＩＮＶ３、ＩＮＶ４から出力されるパルスが共にハイレベルである場合に、これらを共にローレベルに変換して出力する。つまり、信号変換手段２４は、インバータ回路ＩＮＶ３、ＩＮＶ４から出力されるパルスが図１のスイッチ素子１５、１６を共にオン状態にする信号である場合に、スイッチング素子１５、１６を共にオフ状態にする信号に変換して、出力する。従って、スイッチ素子１５、１６は、同時にオン状態になることが防止されるので、貫通電流によりスイッチ素子１５、１６が破壊することを防止できる。信号変換手段２４は、ＮＡＮＤ回路Ｎ２、Ｎ３、インバータ回路ＩＮＶ５、ＩＮＶ６、ダイオードＤ４、抵抗Ｒ６を有する。ＮＡＮＤ回路Ｎ２、Ｎ３の一方の入力はＮＡＮＤ回路Ｎ１の出力がダイオードＤ４を介して接続され、ＮＡＮＤ回路Ｎ２の他方の入力はインバータ回路ＩＮＶ３の出力が接続され、ＮＡＮＤ回路Ｎ３の他方の入力はインバータ回路ＩＮＶ４の出力が接続されている。従って、インバータ回路ＩＮＶ３、ＩＮＶ４の出力が共にハイレベルの場合には、ＮＡＮＤ回路Ｎ１の出力がローレベルになるので、ＮＡＮＤ回路Ｎ２、Ｎ３は共にハイレベルを出力し、インバータ回路ＩＮＶ５、ＩＮＶ６は共にローレベルを出力する。一方、インバータ回路ＩＮＶ３、ＩＮＶ４出力の一方がローレベルで、他方がハイレベルである場合は、ＮＡＮＤ回路Ｎ１の出力はハイレベルであるので、インバータ回路ＩＮＶ５、ＩＮＶ６（パルス幅変調回路１０）の出力は、インバータ回路ＩＮＶ３、ＩＮＶ４の出力と同じになり、ＰＷＭ信号を出力する。

発振停止報知手段２５は、レベル制御手段２３がインバータ回路ＩＮＶ２の入力にローレベルの信号を与えても、インバータ回路ＩＮＶ１、ＩＮＶ２が発振を開始せずに、検出手段２２が検出信号を出力し続ける場合に、その旨を示す報知信号を外部（マイコン等）に出力する。この報知信号は、例えば、インジケータに表示することにより操作者にパルス幅変調回路２０の発振動作が停止していることを知らせたり、パルス幅変調回路２０に供給する電源を自動的にオフ状態にしたり、あるいはマイコンをリセットして再起動することに用いられる。発振停止報知手段２５は、図３に示すとおり、時定数回路（抵抗Ｒ８、コンデンサＣ５、ダイオードＤ６）、インバータ回路ＩＮＶ８、抵抗Ｒ７およびフォトカプラＰＣを有する。時定数回路は、Ｒ８およびＣ５によって決定される時定数が時定数回路２６の時定数よりも大きい。そのため、スイッチ素子Ｑ３がオン状態になっても、未だＮＡＮＤ回路Ｎ１からローレベルの信号が出力され続けている際に、時定数回路の出力電圧がインバータ回路ＩＮＶ８の閾値未満になり、インバータ回路ＩＮＶ８の出力がハイレベルになる。その結果、フォトカプラＰＣのフォトダイオードに電流が流れて、フォトトランジスタがオン状態になり、報知信号が出力される。

以上の構成を有するパルス幅変調回路２０について、図４を参照してその動作を説明する。図４の各波形は、図３の各点の波形に対応している。

まず、パルス幅変調回路２０の起動時に、電源ＶＢの立ち上がりが電源ＶＡの立ち上がりよりも遅く、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになるときの動作を説明する。

電源オン時から時刻ｔ１までは、電源ＶＢがインバータ回路ＩＮＶ１、ＩＮＶ２（ＣＭＯＳ−ＩＣ）の動作開始電圧に達していない。そのため、インバータ回路ＩＮＶ１、ＩＮＶ２の入力は電源電圧ＶＢ（ハイレベル）に略等しい。インバータ回路ＩＮＶ１は電源電圧ＶＢがＭＯＳＦＥＴ９２の閾値電圧を越えた時点から徐々に電流が流れ始め、コンデンサＣ２の充電が開始される。この時、インバータ回路ＩＮＶ１の出力はトランジスタＱ１のコレクタ電流によるコンデンサＣ２の充電速度よりもゆっくりとローレベルに移行するので、インバータ回路ＩＮＶ２の入力をローレベルに反転させることができず、そのままコンデンサＣ２の満充電に至ることになる。インバータ回路ＩＮＶ２およびコンデンサＣ１についても同様であり、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベル、出力が共にローレベルという安定状態に入り、発振動作に移行しなくなる。つまり、時刻ｔ１で電源電圧ＶＢがインバータ回路ＩＮＶ１、ＩＮＶ２の動作開始電圧以上になるが、インバータ回路ＩＮＶ１、ＩＮＶ２の入力（Ａ点、Ｂ点）は共にハイレベルのままである。その結果、インバータ回路ＩＮＶ１、ＩＮＶ２は発振せず、インバータ回路ＩＮＶ１、ＩＮＶ２の出力は共にローレベルになり、インバータ回路ＩＮＶ３、ＩＮＶ４の出力（Ｃ点、Ｄ点）は共にハイレベルになる。ＮＡＮＤ回路Ｎ１は、入力が共にハイレベルになるので、出力が減少して、ローレベルの信号（検出信号）を時定数回路２６に出力する（Ｅ点）。時定数回路２６は、ＮＡＮＤ回路Ｎ１からローレベルの信号を入力し、Ｅ点に比べて所定時間遅れてコンデンサＣ３の充電電圧が減少する（Ｆ点）。

コンデンサＣ３の充電電圧（Ｆ点）がインバータ回路ＩＮＶ７の閾値未満になると、インバータ回路ＩＮＶ７の出力はハイレベルに反転し、微分回路２８の出力（Ｇ点）はｔ２〜ｔ３にかけてハイレベルに反転する。その結果、ｔ３において、微分回路２８（Ｇ点）から、スイッチ素子Ｑ３のベースにハイレベルの信号が与えられ、スイッチ素子Ｑ３がオン状態になる。スイッチ素子Ｑ３がオン状態になると、インバータ回路ＩＮＶ２の入力（Ｂ点）が電源ＶＣに接続された状態になり、ｔ３〜ｔ４にかけて、ハイレベル（電源ＶＢ）からローレベル（電源ＶＣ）に反転する。

これにより、ＮＡＮＤ回路Ｎ１の入力はＣ点がハイレベル、Ｄ点がローレベルとなり、ＮＡＮＤ回路Ｎ１の出力は上昇しハイレベルの信号に反転する（Ｅ点）。時定数回路２６の出力（Ｆ点）は、Ｅ点よりも少し遅れて上昇する。時刻ｔ４において、時定数回路２６の出力がインバータ回路ＩＮＶ７の閾値以上になると、インバータ回路ＩＮＶ７の出力はローレベルに反転し、微分回路２８の出力（Ｇ点）はｔ４からｔ５にかけてハイレベルからローレベルに反転し、スイッチ素子Ｑ３をオフ状態にする。なお、時定数回路２６の出力がインバータ回路ＩＮＶ７の閾値以上になるまでの時間が遅い場合にも、微分回路２８を備えることによって、スイッチ素子Ｑ３へのハイレベルの信号の供給を停止し、確実にスイッチ素子Ｑ３をオフ状態にすることができる。

以上の動作によって、インバータ回路ＩＮＶ１の入力（Ａ点）はハイレベルに、インバータ回路ＩＮＶ２の入力（Ｂ点）はローレベルになるので、ｔ５以降にインバータ回路ＩＮＶ１、ＩＮＶ２が発振動作を開始することになる。但し、ｔ６までの間は、リセット信号Ｒｅｓｅｔがローレベルであるので、パルス幅変調回路２０は、ＰＷＭ信号を出力せず、ｔ６以降にリセット信号Ｒｅｓｅｔがハイレベルになって、ＰＷＭ信号を出力開始する（ＯＵＴ１、ＯＵＴ２）。

次に、ＰＷＭ信号発生手段２１のＰＷＭ信号発生動作について時刻ｔ７〜ｔ９を参照して説明する。ｔ７において、インバータ回路ＩＮＶ１の入力（Ａ点）がハイレベル、インバータ回路ＩＮＶ２の入力（Ｂ点）がローレベルになるので、インバータ回路ＩＮＶ１の出力がローレベル、インバータ回路ＩＮＶ２の出力がハイレベルになる。つまり、インバータ回路ＩＮＶ３の出力（Ｃ点）はハイレベル、インバータ回路ＩＮＶ４の出力（Ｄ点）はローレベルになる。この時、第２の電流Ｉ２はダイオードＤ１を通して電源ＶＢに流れる。一方、第１の電流Ｉ１はコンデンサＣ２へと流れ、コンデンサＣ２を充電する。コンデンサＣ２が充電されることにより、Ｂ点の電位は徐々に上昇していく（ｔ７〜ｔ８）。ｔ８において、インバータ回路ＩＮＶ２の入力（Ｂ点）がインバータ回路ＩＮＶ２の閾値以上になると、インバータ回路ＩＮＶ２の出力がローレベルに反転する。インバータ回路ＩＮＶ２の出力がローレベルになると、コンデンサＣ１を介してインバータ回路ＩＮＶ２の出力に接続されているインバータ回路ＩＮＶ１の入力（Ａ点）がローレベルになり、インバータ回路ＩＮＶ１の出力がハイレベルに反転する。インバータ回路ＩＮＶ１の出力がハイレベルに反転すると、コンデンサＣ２が放電され、かつ、インバータ回路ＩＮＶ２の入力がハイレベルになる。この後、第２の電流Ｉ２によってコンデンサＣ１が充電されることによって、上記と逆の動作が行われる（ｔ８〜ｔ９）。なお、コンデンサＣ２の充電によりインバータ回路ＩＮＶ２の入力がローレベルから閾値まで達する時間は第１の電流Ｉの大きさによって制御される。この動作を繰り返すことにより、インバータ回路ＩＮＶ１、ＩＮＶ２からはハイレベルまたはローレベルのパルスを交互に出力する。

以上のように、本実施形態によると、インバータ回路ＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになると、トランジスタＱ３がオン状態になり、インバータ回路ＩＮＶ２の入力をローレベルに反転させて、発振動作を開始することができる。

次に、本発明の別の好ましい実施形態について図５〜図７を用いて説明するが、前の実施形態と同一部分については説明を省略する。なお、図５〜図７は簡単のため、パルス幅変調回路の要部のみを記載する。図３の回路構成では、トランジスタＱ３をインバータ回路ＩＮＶ２の入力に接続しているので、トランジスタＱ３のコレクタ−ベース間に存在する容量成分（寄生容量）Ｃｏｂによって、インバータ回路ＩＮＶ１、ＩＮＶ２の入力に接続されている容量（パルス幅を決定する電流Ｉ１、Ｉ２によって受電される容量）が不均等になる。その結果、同一電流を流した場合のコンデンサＣ１、Ｃ２の充電時間が異なってしまい、パルス幅変調回路の変調度に誤差が生じる可能性がある。図５〜図７の回路構成では、さらにその問題を解決したものである。

図５のパルス幅変調回路５１は、トランジスタＱ３がインバータ回路ＩＮＶ２の入力に接続され、かつ、インバータ回路ＩＮＶ１の入力にトランジスタＱ３のコレクタ−ベース間容量（寄生容量）と略同じ容量を有するコンデンサＣｃが接続されている。コンデンサＣｃをインバータ回路ＩＮＶ１の入力に接続することによって、インバータ回路ＩＮＶ１、ＩＮＶ２の入力に接続されている容量は等しくなる。従って、パルス幅変調回路５１の変調度に誤差が生じることを防止できる。

図６のパルス幅変調回路６１は、トランジスタＱ３がインバータ回路ＩＮＶ１の入力に接続され、かつ、トランジスタＱ３と同等のトランジスタＱ４がインバータ回路ＩＮＶ２の入力に接続されている。さらに、トランジスタＱ４のベース−エミッタ間にインピーダンス素子（抵抗Ｒ４、Ｒ５、コンデンサＣ４、これらの各値はトランジスタＱ３に接続されている抵抗Ｒ４、Ｒ５、コンデンサＣ４の各値と等しい）が接続されている。トランジスタＱ４をインバータ回路ＩＮＶ２の入力に接続することによって、インバータ回路ＩＮＶ１、ＩＮＶ２の入力に接続されている容量が等しくなるので、パルス幅変調回路６１の変調度に誤差が生じることを防止できる。その上、インバータ回路ＩＮＶ１、ＩＮＶ２の発振動作中は、インバータ回路ＩＮＶ７の出力はローレベルであるので、トランジスタＱ４のベース−エミッタ間のインピーダンスが、トランジスタＱ３のベース−エミッタ間のインピーダンスと等しくなる。そのため、パルス幅変調回路６１の変調度に誤差が生じることをさらに良好に防止できる。

図７のパルス幅変調回路７１は、第１および第２の出力素子がＮＡＮＤ回路Ｎ４、Ｎ５に変更されている。レベル制御手段３は時定数回路２６のみを有し、比較回路２７、微分回路２８およびレベル反転手段２９を有していない。レベル反転手段２９であるトランジスタＱ３を一方の出力素子の入力に接続しなくてもよいので、パルス幅変調回路７１の変調度に誤差が生じることを防止できる。

ＮＡＮＤ回路Ｎ４の第１入力ｉｎ１はコンデンサＣ１に、ＮＡＮＤ回路Ｎ５の第１入力ｉｎ３はコンデンサＣ２にそれぞれ接続されている。ＮＡＮＤ回路Ｎ４の第２入力ｉｎ２は抵抗Ｒ１１を介して電源ＶＢに接続され、常にハイレベルの信号が入力されている。その結果、ＮＡＮＤ回路Ｎ４は、図３のインバータ回路ＩＮＶ１と同じ機能を有する。一方、ＮＡＮＤ回路Ｎ５の第２入力ｉｎ４は、抵抗Ｒ１２を介して電源ＶＢに接続され、かつ、時定数回路２６の出力にバッファアンプ７２を介して接続されている。その結果、ＮＡＮＤ回路Ｎ４の第１入力ｉｎ１、ＮＡＮＤ回路Ｎ５の第１入力ｉｎ３が、一方にハイレベルが入力され、他方にローレベルが入力されている状態では、ＮＡＮＤ回路Ｎ１はハイレベルの信号を出力するので、ＮＡＮＤ回路Ｎ５の第２入力ｉｎ４にハイレベルの信号が入力されて、図３のインバータ回路ＩＮＶ２と同じ動作を実行する。

ここで、ＮＡＮＤ回路Ｎ４の第１入力ｉｎ１、ＮＡＮＤ回路Ｎ５の第１入力ｉｎ３が共にハイレベルになったとき、ＮＡＮＤ回路Ｎ４、Ｎ５は共にローレベルを出力し、かつ、ＮＡＮＤ回路Ｎ４、Ｎ５は発振動作を停止する。そして、インバータ回路ＩＮＶ３、ＩＮＶ４は共にハイレベルを出力するので、ＮＡＮＤ回路Ｎ３は検出信号であるローレベルの信号を出力する。時定数回路２６は、ＮＡＮＤ回路Ｎ３からのローレベルの信号を受けて、コンデンサＣ３の充電電圧が徐々に減少する。コンデンサＣ３の充電電圧はＮＡＮＤ回路Ｎ５の第２入力ｉｎ４に入力されているので、充電電圧がＮＡＮＤ回路Ｎ５の閾値未満になったときに、ＮＡＮＤ回路Ｎ５の第２入力ｉｎ４にはローレベルの信号が入力されたことになり、ＮＡＮＤ回路Ｎ５の出力はローレベルからハイレベルに反転する。これにより、ＮＡＮＤ回路Ｎ１の出力はハイレベルに反転し、所定時間後に、ＮＡＮＤ回路Ｎ５の第２入力ｉｎ４にはハイレベルの信号が入力されるので、ＮＡＮＤ回路Ｎ５の出力はハイレベルからローレベルに反転する。これに伴い、ＮＡＮＤ回路Ｎ４の第１入力ｉｎ１がハイレベルからローレベルに反転し、コンデンサＣ１の充電が開始する。その結果、ＮＡＮＤ回路Ｎ４、Ｎ５は発振動作を開始することができる。

以上のように、図７の回路構成においては、第１または第２の出力素子の入力にトランジスタＱ３を接続することなく、出力素子が発振動作を停止したことを検出して、発振動作を開始させることができる。トランジスタＱ３を使用しなくても良いのは、出力素子としてＮＡＮＤ回路Ｎ４、Ｎ５を使用したからである。つまり、発振動作時にＮＡＮＤ回路Ｎ４、Ｎ５の第２の入力はハイレベルが入力される状態であるので、レベル制御手段２３を切り離す必要がないからである。さらに、レベル制御手段２３の時定数回路２６がＮＡＮＤ回路Ｎ５の入力ｉｎ４に接続されているが、この入力ｉｎ４は入力信号とは無関係であるので、コンデンサＣ１、Ｃ２には接続されておらず、パルス幅を決定する容量に影響を与えないからである。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。例えば、第１および第２の出力素子は、トランジスタ等のスイッチ素子でもよい。さらに、レベル反転手段２９は、インバータ回路であってもよい。さらに、検出手段２２はＡＮＤ回路でもよく、この場合、検出信号はハイレベルの信号であるので、インバータ回路ＩＮＶ７が不要になる。さらに、第１の出力素子および第２の出力素子の入力が共にローレベルのときに発振が停止する場合に、第１の出力素子または第２の出力素子の入力をハイレベルに反転させるようにしてもよい。さらに、微分回路２８はなくても実現可能である。

本発明は、例えばオーディオ用のスイッチングアンプに用いられるパルス幅変調回路として特に好適に採用され得る。

本発明の好ましい実施形態によるスイッチングアンプを示すブロック図である。 本発明の好ましい実施形態によるパルス幅変調回路を示すブロック図である。 本発明の好ましい実施形態によるパルス幅変調回路の具体構成を示す回路図である。 本発明の好ましい実施形態によるパルス幅変調回路の動作を説明するタイムチャートである。。 本発明の別の好ましい実施形態によるパルス幅変調回路の要部を示す回路図である。 本発明の別の好ましい実施形態によるパルス幅変調回路の要部を示す回路図である。 本発明の別の好ましい実施形態によるパルス幅変調回路の要部を示す回路図である。 従来のパルス幅変調回路を示す回路図である。 インバータ回路ＩＮＶ１の内部構成を示す回路図である。

符号の説明

２０ パルス幅変調回路
２２ 検出手段
２３ レベル制御手段
２５ 発振停止報知手段
２６ 時定数回路
２８ 微分回路
３１ パルス発生手段
３２ 変調手段

Claims (12)

1. 第１の電流と第２の電流とによりコンデンサが充電されて、第１の出力素子および第２の出力素子からパルスを出力するパルス発生手段と、
   入力信号に基づいて、該第１の電流と該第２の電流との分配比を制御して、該第１の電流および該第２の電流による充電時間を制御することにより、該パルスのパルス幅を制御する変調手段と、
   該第１の出力素子と該第２の出力素子との入力が共にハイレベルまたは共にローレベルであることを検出し、検出信号を出力する検出手段と、
   該検出手段が、該検出信号を出力した場合に、該第１の出力素子または該第２の出力素子の入力レベルを他方のレベルに反転させるレベル制御手段とを備える、パルス幅変調回路。
2. 前記レベル制御手段が、前記検出手段からの検出信号が所定時間継続して入力された際に、該第１の出力素子または該第２の出力素子の入力レベルを反転させる、請求項１に記載のパルス幅変調回路。
3. 前記レベル制御手段が、
   前記第１の出力素子の入力または前記第２の出力素子の入力と、前記他方のレベルを有する電源との間に接続され、オン状態になることにより該第１の出力素子または該第２の出力素子の入力レベルを該他方のレベルに反転させるスイッチ素子と、
   前記検出手段からの検出信号が入力され、所定の時定数に基づいて出力を増減させ、該出力に基づいて該スイッチ素子をオン状態にする時定数回路とを有する、請求項２に記載のパルス幅変調回路。
4. 前記レベル制御手段が、前記スイッチ素子と前記時定数回路との間に設けられ、該スイッチ素子をオン状態にする信号を該スイッチ素子に与えてから所定時間経過後に、該スイッチ素子をオン状態にする信号の出力を停止し、該スイッチ素子をオフ状態にする微分回路をさらに有する、請求項３に記載のパルス幅変調回路。
5. 前記スイッチ素子に含まれる容量成分と略同一の容量成分を有する素子が、前記第１の出力素子または前記第２の出力素子のうち、該スイッチ素子が接続されていない側の出力素子の入力に接続されている、請求項３または４に記載のパルス幅変調回路。
6. 前記第１の出力素子が第１のＮＡＮＤ回路であり、
   前記第２の出力素子が第２のＮＡＮＤ回路であり、
   該第１のＮＡＮＤ回路の第１入力が、前記第１の電流により充電される第１のコンデンサに接続され、
   該第２のＮＡＮＤ回路の第１入力が、前記第２の電流により充電される第２のコンデンサに接続され、
   一方のＮＡＮＤ回路の第２入力が、前記ハイレベルの電位に接続され、
   他方のＮＡＮＤ回路の第２入力が、該ハイレベルの電位に接続され、かつ、前記レベル制御手段の出力に接続されている、請求項１または２に記載のパルス幅変調回路。
7. 前記レベル制御手段が、前記検出手段からの検出信号が入力され、所定の時定数に基づいて出力を増減させる時定数回路を有し、該時定数回路の出力が前記第２のＮＡＮＤ回路の第２入力に接続されている、請求項６に記載のパルス幅変調回路。
8. 前記レベル制御手段が前記第１の出力素子または前記第２の出力素子の入力レベルを反転させた後、前記検出手段が検出信号を出力し続けた場合に、該第１の出力素子および該第２の出力素子の入力が同一レベルである旨を示す報知信号を外部に出力する報知手段をさらに備える、請求項１〜７のいずれかに記載のパルス幅変調回路。
9. 前記レベル制御手段が、前記スイッチ素子と前記時定数回路との間に設けられ、該時定数回路の出力が所定の閾値未満になった際に、該スイッチ素子をオン状態にするハイレベルの信号を出力する比較回路をさらに有する、請求項３〜５のいずれかに記載のパルス幅変調回路。
10. 前記第１の出力素子が第１のインバータ回路であり、
    前記第２の出力素子が第２のインバータ回路であり、
    前記検出手段が、該第１のインバータ回路および該第２のインバータ回路の入力が共にハイレベルの時に、ローレベルの信号を出力するＮＡＮＤ回路であり、
    前記スイッチ素子がコレクタが第１のインバータ回路の入力に接続され、エミッタがローレベルの電位に接続され、ベースが前記微分回路の出力に接続されたトランジスタである、請求項９に記載のパルス幅変調回路。
11. 請求項１〜１０のいずれかに記載のパルス幅変調回路と、
    該パルス幅変調回路からの第１のＰＷＭ信号に応答してオン状態またはオフ状態になる第２のスイッチ素子と、該パルス幅変調回路からの第２のＰＷＭ信号に応答してオン状態またはオフ状態になる第３のスイッチ素子とを有するスイッチング出力回路とを備える、スイッチングアンプ。
12. 前記検出手段が、該第１のＰＷＭ信号が該第２のスイッチ素子をオン状態にする信号であり、かつ、該第２のＰＷＭ信号が該第３のスイッチ素子をオン状態にする信号であることを検出し、前記検出信号を出力し、
    該検出手段が該検出信号を出力した場合に、該第１のＰＷＭ信号を該第２のスイッチ素子をオフ状態にする信号に変換し、かつ、該第２のＰＷＭ信号を該第３のスイッチ素子をオフ状態にする信号に変換する信号変換手段をさらに備える、請求項１１に記載のスイッチングアンプ。

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