KR20120041789A - 데드 타임 생성 회로 및 모터 제어 장치 - Google Patents

데드 타임 생성 회로 및 모터 제어 장치 Download PDF

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Abstract

데드 타임 생성 회로는 정전류 회로; 커패시터 충전 전류를 생성하는 전류 생성 회로; 데드 타임 제어 신호 및 비교기 신호를 수신하는 제어 회로를 포함한다. 상기 제어 회로는, 상기 데드 타임 제어 신호 및 상기 비교기 신호에 기초하여 데드 타임 생성 신호를 생성하고, 그 데드 타임 생성 신호에 기초하여 충/방전 신호를 생성한다. 커패시터의 충전 및 방전은 충/방전 신호에 따라 커패시터 충전 전류에 의해 제어된다. 커패시터의 전압은, 커패시터의 전압이 임계 전압을 초과하는 경우에 비교기 신호를 생성하기 위하여 임계 전압과 비교된다. 제어 회로는 데드 타임 제어 신호의 상승 또는 하강 타이밍으로부터 지연 시간이 경과한 시각으로부터 시작하여, 제어 회로가 비교기 신호를 수신할 때까지의 기간 동안에 충/방전 신호를 생성한다.

Description

데드 타임 생성 회로 및 모터 제어 장치{DEAD-TIME GENERATING CIRCUIT AND MOTOR CONTROL APPARATUS}
본 발명은 인버터의 스위칭 제어를 위한 데드 타임을 생성하는 데드 타임 생성 회로 및 모터를 제어하기 위한 모터 제어 장치에 관한 것이다.
3상(相) 브러시리스 DC 모터 구동 회로에서는, 3상 인버터 회로의 스위칭 소자를 PWM 제어에 의해 온 및 오프시켜 모터를 구동한다. 3상 브러시리스 DC 모터 구동 회로의 예는, 특허문헌 1에 개시되어 있다. 이 예에서, 3상의 각각을 제어하기 위해, 한쌍의 MOSFET가 제공되며, 그 MOSFET를 온 및 오프시켜 모터의 구동을 제어한다. 특히, 각 상에 대하여, 모터 구동용 전원과 접지 사이에 스위칭 소자로서 각 한쌍의 MOSFET가 직렬 접속된다. 이하, 모터 구동용 전원측의 MOSFET를 “상단 소자”로 지칭하는 반면에 접지단측의 MOSFET를 “하단 소자”로 지칭한다. 각 상의 상단 소자 및 하단 소자가 동시에 온되면, 전원과 접지 사이에 큰 전류가 흘러, 소자를 손상시킨다. 따라서, 상단 소자 및 하단 소자의 온 또는 오프 상태를 전환하는 경우, 이러한 소자에 대한 손상을 방지하기 위하여, 상단 소자 및 하단 소자 양쪽 모두가 오프되는 “데드 타임” 으로 지칭되는 기간이 제공된다. 그러나, 데드 타임이 너무 길어지게 되면, 효율의 저하, 토크 및 가속 시간의 장시간화와 같은 단점이 발생하게 된다. 데드 타임이 너무 짧으면, MOSFET가 손상될 수 있다. 따라서, 특정 시스템에 적합한 데드 시간을 설정해야 한다.
도 1은 시스템에 입력되는 PWM 신호의 입력 듀티비와 모터에 대한 출력 신호의 출력 듀티비 사이의 관계를 나타내는 그래프이며, 여기서 수직축 및 수평축의 양 및 음의 값은, 각각 모터의 정회전시 및 역회전시의 듀티비를 나타낸다. 도 1를 참조하면, 데드 타임이 없는 경우에, 특성은, 점선에 의해 표시되는 바와 같이, 선형이다. 데드 타임이 있는 경우에, 선형 특성은, 데드 타임의 영향으로 인해 영역 A1(듀티비가 작은 경우) 또는 영역 A2 및 A3(듀티비가 높은 경우)에서는 획득되지 않는다. 따라서, 데드 타임이 길면 길수록, 듀티비가 낮을 때의 제어 불가 영역(데드 존(dead zone))이 길어지게 되어, 듀티비가 높을 때의 최대 출력 듀티비가 낮아지게 된다. 따라서, 데드 타임이 너무 긴 경우, 모터를 저속으로 구동하는 경우 또는 회전 방향의 반전시에 안정성이 감소된다. 그 결과, 모터 시동시의 가속 시간이 증가하여, 제어성이 감소된다. 따라서, 데드 타임은 최소화되어야 한다.
상단 소자가 온되고 하단 소자가 오프되는 제1 상태로부터, 상단 소자가 오프되고 하단 소자가 온되는 제2 상태로의 천이 동안의 데드 타임의 길이가 그 반대 방향(즉, 제2 상태로부터 제1 상태로)으로의 천이 동안의 데드 타임의 길이와 다르면, 제어성도 또한 불리해진다. 따라서, 제어성의 관점에서 동일한 길이를 가지도록 이러한 데드 타임을 설정하는 것이 바람직하다.
MOSFET의 온 또는 오프 상태가 고정되는 경우, 데드 타임에 동기하여 온/오프 제어되는 상을 변경하면 문제가 되지 않는다. 그러나, 데드 타임이 없이 모터의 회전 방향을 변경하거나 또는 브레이크 제어를 수행하면(예를 들어, 3상 인버터 회로의 모든 하단 소자를 온시킴), 상단 소자의 상태 및 하단 소자의 상태를 동시에 변경할 수 있으므로, 소자를 손상시킬 수 있다. 따라서, 데드 타임을 확보할 필요가 있다.
도 2는 특허문헌 2에 따른 데드 타임 생성 회로(200)의 회로도이다. 데드 타임 생성 회로(200)는 외부 회로(도시하지 않음)부터 제어 신호(Sa)를 제공받아, 3상 인버터 회로의 상단 소자를 위한 제어 신호(Pout) 및 하단 소자를 위한 제어 신호(Nout)를 출력한다. 데드 타임 생성 회로(200)는 전류 미러 회로(201), 지연 시간 설정 회로(202) 및 단자(Tm10)에 접속되는 외부 저항(R10)을 포함한다. 외부 저항(R10)은 전류 미러 회로(201)에 의해 출력되는 전류를 설정한다. 지연 시간 설정 회로(202)는 커패시터(C11 및 C12); 커패시터(C11 및 C12)에 각각 병렬로 접속된 방전용 트랜지스터(T21 및 T22); 커패시터(C11 및 C12)의 전압(V11 및 V12)을 임계 전압과 비교하여, 제어 신호(Pout) 및 제어 신호(Nout)에 온 또는 오프를 출력하도록 구성되는 버퍼(L12 및 L13); 및 제어 신호(Sa)를 반전시키는 인버터(L11)를 포함한다.
제어 신호(Sa)가 상승하면, 방전용 트랜지스터(T21)가 온되어, 커패시터(C11)가 방전된다. 이와 동시에, 방전용 트랜지스터(T22)가 오프되어, 전류 미러 회로(201)에 의해 출력되는 전류에 의해서 커패시터(C12)가 충전된다. 커패시터(C11)가 방전되어, 커패시터(C11)의 전압이 버퍼(L12)의 임계 전압 아래로 저하되면, 제어 신호(Pout)는 오프 신호가 된다. 한편, 커패시터(C12)가 충전되어, 커패시터(C12)의 전압이 버퍼(L13)의 임계 전압을 초과하면, 제어 신호(Nout)는 온 신호가 된다. 제어 신호(Sa)가 하강하는 경우에, 데드 타임 생성 회로(200)는, 방전용 트랜지스터(T21) 및 커패시터(C11)의 동작과 방전용 트랜지스터 (T22) 및 커패시터(C12)의 동작이 교체된 상태로, 전술한 바와 유사하게 동작한다. 따라서, 데드 타임 생성 회로(200)에서는, 제어 신호(Sa)의 상승 및 하강 타이밍으로부터 시작하여, 커패시터(C11 및 C12)를 충전하는 시간에 기초하여, 2개의 데드 타임이 생성된다. 전류 미러 회로(201)에 의해 출력되는 전류의 크기를, 외부 저항(R10)에 의해 설정할 수 있기 때문에, 외부 저항(R10)을 변경함으로써 데드 타임의 길이를 변경할 수 있다.
특허문헌 1 : 일본 공개 특허 제2003-289687호 공보 특허문헌 2 : 일본 공개 특허 제2003-051740호 공보
특허문헌 2에 따른 데드 타임 생성 회로에서, 제어 신호(Sa)의 상승 및 하강 타이밍으로부터 시작하는 데드 타임이 동일한 길이를 가질 수 있도록, 커패시터(C11 및 C12) 및 버퍼(L12 및 L13)가 설계되었더라도, 제어 출력(Pout) 및 제어 출력(Nout)의 온 및 오프 상태를 전환하기 위한 임계 전압은, 여러가지 이유로 인해 변경될 수 있다. 예를 들어, 반도체 제조 공정 동안에 소자가 변동될 수도 있다. 또한, 임계 전압은, 버퍼(L12)가 인버터이고 버퍼(L13)의 구조와 다른 구조를 가진다는 점으로 인해, 변경될 수 있다. 그 결과, 2 개의 데드 타임은 다른 길이를 가질 수 있다.
도 3은 도 2에 나타낸 데드 타임 생성 회로(200)의 임계 전압이 다른 경우의 동작을 도시하는 타이밍 차트이다. 버퍼(L12) 및 버퍼(L13) 양쪽이 동일한 임계 전압(Vth1)을 갖는 경우, 제어 신호(Sa)의 상승 및 하강 타이밍에서 시작하는 데드 타임의 길이는 시간(t1)과 동일하다. 그러나, 버퍼(L12)가 임계 전압(Vth1)보다 낮은 임계 전압(Vth2)을 갖는 경우에, 제어 신호(Sa)의 하강 타이밍에서 시작하는 데드 타임은 시간(t2)이 되며, 이는 제어 신호(Sa)의 상승 타이밍에서 시작하는 데드 타임(t1)의 길이보다 더 짧다.
특허문헌 2에서는, 제어 신호(Sa)가 커패시터(C11 및 C12)의 방전 시간보다 더 짧은 좁은 펄스폭을 가지는 경우에도 데드 타임의 길이가 변경되지 않는다는 점을 또한 설명하고 있다. 특허문헌 2에서는, 커패시터(C11 및 C12)를 방전하기 위해서 필요한 시간이 0으로 간주된다. 그러나, 실제로 커패시터(C11 및 C12)를 방전하는 데에는, 커패시터(C11 및 C12), 제어 신호(Sa)를 구동하는 소자, 및 버퍼(L11)의 트랜지스터 특성에 의존하여, 적어도 수 ns 내지 수십 ns(nanoseconds)가 요구된다. 도 4는 도 2에 도시된 데드 타임 생성 회로(200)에, H 레벨 기간이 커패시터(C11)의 방전 시간보다 더 짧은 제어 신호(Sa)가 입력되는 경우의 동작을 도시하는 타이밍 차트이다. 이 경우, 제어 신호(Sa)가 H 레벨을 갖는 기간이 커패시터(C11)를 방전하기 위해 필요한 시간보다 짧기 때문에, 커패시터(C11)가 여전히 방전하고 있는 경우에 제어 신호(Sa)가 L 레벨이 되므로, 커패시터(C11)의 전압이 임계 전압 아래로 떨어지지 않는다. 따라서, 제어 신호(Pout)가 온 상태로 고정되는 반면에 제어 신호(Nout)가 오프 상태로 고정된다. 도 5는, 제어 신호(Sa)의 L 레벨 기간이 커패시터(C12)의 방전 시간보다 더 짧은 경우의, 도 2의 데드 타임 생성 회로(200)의 동작을 도시하는 타이밍 차트이다. 이 경우에도, 제어 신호(Sa)가 L 레벨을 갖는 기간이, 커패시터(C12)를 방전하는데 필요한 시간보다 더 짧기 때문에, 커패시터(C12)의 전압은 임계 전압 아래로 떨어지지 않는다. 그 결과, 제어 신호(Pout)는 오프 상태로 고정되는 반면에, 제어 신호(Nout)는 온 상태로 고정된다.
전술한 바와 같이, 어느 쪽의 경우에도, 커패시터(C11) 또는 커패시터(C12)는 임계 전압(Vth1) 아래로 방전되지 않으므로, 제어 신호(Pout 및 Nout)가 변경되지 않는다. 3상 브러시리스 DC 모터를 제어하는 경우, 회전 방향의 변경시 또는 브레이크 제어 동안에는, 데드 타임을 확보하면서 제어 신호의 상태를 변경해야 한다. 따라서, 특허문헌 2에 따른 데드 타임 생성 회로(200)를 브러시리스 DC 모터의 제어에 적용하는 경우, 제어 신호(Sa)가 커패시터(C11 및 C12)에 대한 데드 타임을 확보할 수 없도록 짧은 펄스를 갖는 경우, 예를 들어 회전 방향 제어 또는 브레이크 제어를 수행하는 것은 불가능하게 될 수 있다.
일 양태에 있어서, 본 발명은 데드 타임 생성 회로를 제공하며, 이 데드 타임 생성 회로는, 외부 저항에 의해 크기가 결정되는 정전류를 생성하도록 구성되는 정전류 회로; 상기 정전류에 대응하는 커패시터 충전 전류를 생성하도록 구성되는 전류 생성 회로; 데드 타임 제어 신호 및 비교기 신호를 수신하도록 구성되는 제어 회로로서, 상기 제어 회로는, 상기 데드 타임 제어 신호 및 상기 비교기 신호에 기초하여 데드 타임 생성 신호를 생성하고, 그 데드 타임 생성 신호에 기초하여 충/방전 신호를 생성하도록 구성되며, 상기 데드 타임 생성 신호는 상기 데드 타임 제어 신호의 상승 타이밍 또는 하강 타이밍으로부터 지연 시간만큼 지연되는 것인 제어 회로; 및 상기 충/방전 신호에 따라, 상기 전류 생성 회로로부터의 상기 커패시터 충전 전류를 이용하여 커패시터의 충전 또는 방전을 제어하도록 구성되는 충/방전 회로로서, 상기 충/방전 회로는 커패시터의 전압을 임계 전압과 비교하여, 상기 커패시터의 전압이 상기 임계 전압을 초과하는 경우에 비교기 신호를 생성하도록 추가적으로 구성되는 것인 충방전 회로를 구비하며, 상기 제어 회로는, 상기 데드 타임 제어 신호의 상승 또는 하강 타이밍으로부터 상기 지연 시간이 경과한 시각으로부터 시작하여, 상기 제어 회로가 상기 비교기 신호를 수신할 때까지의 기간 동안에 충/방전 신호를 생성한다.
또 다른 양태에 있어서, 본 발명은 PWM 신호에 따라 DC 모터를 구동 제어하는 드라이버 회로를 가진 모터 제어 장치를 제공한다. 모터 제어 장치는 데드 타임 생성 회로를 포함한다. PWM 신호는 데드 타임 제어 신호로서 데드 타임 생성 회로에 입력된다. 상기 모터 제어 장치는, 데드 타임 생성 신호에 따라 상기 데드 타임 제어 신호를 유지하거나 또는 상기 데드 타임 제어 신호에 따라 리셋시킴으로써, 상기 DC 모터를 제어하기 위한 출력 PWM 신호를 생성하여, 상기 드라이버 회로에 출력하도록 구성되는 출력 PWM 생성 회로를 더 구비한다.
도 1은 종래 기술에 따른 시스템에 입력되는 PWM 신호의 입력 듀티비와 모터에 출력되는 출력 신호의 출력 듀티비 사이의 관계를 나타내는 그래프이다.
도 2는 종래 기술에 따른 데드 타임 생성 회로(200)의 회로도이다.
도 3은 다른 임계 전압들에 기초한 도 2의 데드 타임 생성 회로(200)의 동작을 나타내는 타이밍 차트이다.
도 4는 제어 신호(Sa)의 H 레벨 기간이 커패시터(C11)의 방전 시간보다 짧은 경우의 데드 타임 생성 회로(200)의 동작을 나타내는 타이밍 차트이다.
도 5는 제어 신호(Sa)의 L 레벨 기간이 커패시터(C12)의 방전 시간보다 짧은 경우의 데드 타임 생성 회로(200)의 동작을 나타내는 타이밍 차트이다.
도 6은 본 발명의 제1 실시형태에 따른 데드 타임 생성 회로(100)의 회로도이다.
도 7은 본 발명의 제2 실시형태에 따른 데드 타임 생성 회로(100a)의 회로도이다.
도 8은 본 발명의 제1 실시형태에 따른 단안정 멀티바이브레이터 제어 회로(105)에 포함되는 제1 제어 논리 회로의 회로도이다.
도 9는 본 발명의 제1 실시형태에 따른 단안정 멀티바이브레이터 제어 회로(105)에 포함되는 제2 제어 논리 회로의 회로도이다.
도 10은 본 발명의 제1 실시형태에 따른 단안정 멀티바이브레이터 제어 회로(105)에 포함되는 제3 제어 논리 회로의 회로도이다.
도 11은 본 발명의 제1 실시형태에 따른 데드 타임 생성 회로(100)의 동작의 타이밍 차트이다.
도 12는 데드 타임 제어 신호(S3)의 H 레벨 기간이 커패시터(C1)의 방전 시간보다 짧은 경우의 데드 타임 생성 회로(100)의 동작에 대한 타이밍 차트이다.
도 13은 데드 타임 제어 신호(S3)의 L 레벨 기간이 커패시터(C1)의 방전 시간보다 짧은 경우의 데드 타임 생성 회로(100)의 동작에 대한 타이밍 차트이다.
도 14는 도 6에 도시된 데드 타임 생성 회로(100)를 포함하는 모터 제어 시스템의 블록도이다.
도 15는 도 14의 모터 제어 시스템에 이용될 수 있는 N채널-N채널 MOSFET 드라이버 회로의 회로도이다.
도 16은 도 14의 모터 제어 시스템에 이용될 수 있는 P채널-N채널 MOSFET 드라이버 회로의 회로도이다.
도 17은 도 14의 모터 제어 시스템에 이용될 수 있는 출력 PWM 생성 회로(300)의 회로도이다.
제1 실시형태
도 6은 본 발명의 실시형태에 따른 데드 타임 생성 회로(100)를 도시하는 회로도이다. 데드 타임 생성 회로는, 외부 저항(R1); 이 외부 저항(R1)를 접속하는 단자(Tm1); 정전류 회로(102); 전류 미러 회로(103); 충/방전 회로(104); 단안정 단안정 멀티바이브레이터 제어 회로(105)를 포함한다. 정전류 회로(102)는 정전류(I1)를 생성한다. 전류 미러 회로(103)는 상기 전류(I1)과 동일한 전류를 생성한다. 충/방전 회로(104)는 커패시터(C1)의 충전 시간과 동일한 길이를 갖는 데드 시간을 생성하기 위하여, 전류(I2)로 충전되도록 구성되는 커패시터(C1)를 포함한다. 저항(R1)의 값을 변경함으로써 전류(I1)의 크기를 변경할 수 있으므로, 커패시터(C1)의 충전 시간을 변경한다. 이에 따라, 데드 타임의 길이를 설정할 수 있다. 데드 타임 생성 회로(100)에서, 데드 타임의 길이는 수 ㎱로부터 수십 ㎱까지 변화하도록 설정될 수 있다.
정전류 회로(102)는 연산 증폭기(AMP)를 가진 전압 폴로워 회로를 포함한다. 안정된 전압(VDD)은 전원 전압에 기초하여 반도체 집적 회로(IC) 내에서 생성되고, 연산 증폭기(AMP)의 비반전 입력 단자에 입력되기 때문에, 연산 증폭기(AMP)의 반전 입력 단자에 접속되는 저항(R1)의 IC(101)측의 전압은 정전압(VDD)이다. 따라서, 저항(R1)을 통해 IC(101)로부터 접지까지 정전류(I1=VDD/R1)가 흐른다. 저항(R1)의 값을 변경함으로써, 전류(I1)의 값을 변경할 수 있다. 전류 미러 회로(103)는 트랜지스터(T1 및 T2)를 포함하며, 전류(I1)와 동일한 전류(I2)를 생성하고, 그 전류(I2)를 충/방전 회로(104)에 공급하도록 구성된다.
충/방전 회로(104)는 커패시터(C1)와 트랜지스터(T4 및 T5)를 포함하는 인버터, 및 비교기(COMP)를 포함한다. 인버터는 충/방전 신호(S1)에 따라서 커패시터(C1)를 충전 또는 방전하도록 구성된다. 인버터에는 전류 미러 회로(103)로부터 전류(I2)가 공급된다. 충/방전 신호(S1)가 H 레벨을 가진 경우, P 채널 트랜지스터(T4)가 온되므로, 전류(I2)가 커패시터(C1)로 흘러서, 커패시터(C1)를 충전시킨다. 한편, 충/방전 신호(S1)가 L 레벨을 가진 경우, N 채널 트랜지스터(T5)가 온되므로, 커패시터(C1)가 N 채널 트랜지스터(T5)를 통하여 방전된다. 비교기(COMP)는 커패시터(C1)의 전압(Vc)을 임계 전압(Vth)과 비교하고, 비교 결과를 나타내는 비교기 신호(S2)를 단안정 멀티바이브레이터 제어 회로(105)에 출력하도록 구성된다. 비교기 신호(S2)는 Vc≥Vth인 경우에 H 레벨을 가지며, Vc<Vth인 경우에는 L 레벨을 가진다.
임계 전압(Vth)이 변경되면, 전압(Vc)이 임계 전압(Vth)를 초과하기까지의 시간도 변경되므로, 데드 타임의 길이가 변경된다. 그러나, 데드 타임 생성 회로(100)에서, 임계 전압(Vth)은, 이하의 이유로 즉, (1) 임계 전압(Vth)은 그 임계 전압(Vth)이 저항(R2 및 R3)을 이용하여 안정된 전압(VDD)을 분압함으로써 얻어지기 때문에, 전원 전압의 변동에 의해 쉽게 영향받지 않고, (2) 임계 전압(Vth)을 얻는데 이용되는 저항(R2 및 R3)의 변동이, 예를 들어 저항들에 대한 공통 센트로이드 구조를 채택함으로써 최소화 될 수 있다는 이유로 일정하다고 생각될 수 있다. 따라서, 데드 타임 생성 회로(100)에서는, 임계 전압(Vth)의 변동에 의한 데드 타임 타임의 길이의 변동을 최소화할 수 있다.
단안정 멀티바이브레이터 제어 회로(105)는, 외부 회로(도시하지 않음)부터의 데드 타임 제어 신호(S3)와, 충/방전 회로(104)부터의 비교기 신호(S2)를 수신하여, 충/방전 신호(S1)를 충/방전 회로(104)에 출력하고, 데드 타임 생성 신호(S4)를 외부 회로(도시하지 않음)에 출력한다. 충/방전 신호(S1), 비교기 신호(S2), 데드 타임 제어 신호(S3), 및 데드 타임 생성 신호(S4)는, H 레벨 또는 L 레벨을 갖는다. 단안정 멀티바이브레이터 제어 회로(105)는, 데드 타임 제어 신호(S3)의 상승 또는 하강이 연속되는 경우에, 최후의 상승(또는 하강)에서 커패시터(C1)의 충전 및 방전을 제어함으로써, 데드 타임 생성 신호(S4)를 생성한다.
도 8, 도 9 및 도 10은 D가 신호 입력 단자이며, R이 리셋 신호 입력 단자인 경우의 단안정 멀티바이브레이터 제어 회로(105)를 상세히 나타내는 회로도이다. 도 8은 D 플립플롭(FF11 및 FF12)과 지연 회로(D11)를 포함하는 제어 논리 회로를 나타낸다. 이 제어 논리 회로는 데드 타임 제어 신호(S3) 및 비교기 신호(S2)를 수신하여, 방전 신호(Sd1) 및 충전 신호(Sc1)를 발생시키도록 구성된다. 도 9에 나타낸 제어 논리 회로는, 인버터(L1), D 플립플롭(FF21 및 FF22) 및 지연 회로(D21)를 포함한다. 제어 논리 회로는 데드 타임 제어신호(S3) 및 비교기 신호(S2)를 수신하여, 방전 신호(Sd2) 및 충전 신호(Sc2)를 생성하도록 구성된다. 도 8의 제어 논리 회로부터의 방전 신호(Sd1) 및 충전 신호(Sc1)는 도 10에 나타낸 제어 논리 회로에 공급된다. 도 9의 제어 논리 회로부터의 방전 신호(Sd2) 및 충전 신호(Sc2)도 또한 도 10의 제어 논리 회로에 공급된다. 도 10의 제어 논리 회로는 NOR 게이트(L2), AND 게이트(L3), OR 게이트(L4) 및 NOT 게이트(L5)를 포함한다. 도 10의 제어 논리 회로는 방전 신호(Sd1 및 Sd2) 및 충전 신호(Sc1 및 Sc2)에 기초하여 충/방전 신호(S1) 및 데드 타임 생성 신호(S4)를 생성한다. 충/방전 신호(S1)는 방전 신호(Sd1)와 방전 신호(Sd2)의 논리합의 부정을 나타내는 신호와, 충전 신호(Sc1)와 충전신호(Sc2)의 논리합을 나타내는 신호의 논리곱이다. 데드 타임 생성 신호(S4)는, 충전 신호(Sc1)와 충전 신호(Sc2)의 논리합의 부정을 나타내는 신호이다.
다음에, 도 6 및 도 8 내지 도 10을 참조하여, 단안정 멀티바이브레이터 제어 회로(105)의 동작을 설명한다. 데드 타임 제어 신호(S3)는 D 플립플롭(FF11 및 FF21)의 클록으로서 입력되기 때문에, 데드 타임 제어 신호(S3)가 상승하는 경우에는, 도 8의 회로가 구동되는 반면에, 데드 타임 제어 신호(S3)가 하강하는 경우에는, 도 9의 회로가 구동된다. 초기 상태에서는, 데드 타임 제어 신호(S3), 방전 신호(Sd1), 충전 신호(Sc1), 방전 신호(Sd2), 및 충전 신호(Sc2)는 모두 L 레벨을 가지므로, 충/방전 신호(S1)는 L 레벨을 가지며, 데드 타임 생성 신호(S4)는 H 레벨을 갖는다. 데드 타임 제어 신호(S3)가 상승하면, D 플립플롭(FF11)이 구동되므로, 방전 신호(Sd1)가 H 레벨을 갖는다. 이 결과, 충/방전 신호(S1)가 L 레벨을 가지므로, 커패시터(C1)는 방전된다. 방전 신호(Sd1)는 지연 회로(D11)에 입력된다. 시간이 경과한 후에, D 플립플롭(FF12)의 클록 및 D 플립플롭(FF11)의 리셋에 H 레벨이 입력된다. 그 결과, D 플립플롭(FF11)이 리셋되어 방전 신호(Sd1)가 L 레벨을 갖는 반면에, 이와 동시에 D 플립플롭(FF12)이 구동되어 충전 신호(Sc1)가 H 레벨을 갖는다. 이 결과, 충/방전 신호(S1)는 H 레벨을 가지므로, 커패시터(C1)의 충전이 시작된다. 이 때, 데드 타임 생성 신호(S4)는 L 레벨을 갖는다. 커패시터(C1)이 충전될 때, 커패시터 전압(Vc)이 임계 전압(Vth)을 초과하는 경우, 비교기(COMP)는 H 레벨 비교기 신호(S2)를 출력한다. 그 결과, D 플립플롭(FF12)이 리셋되므로, 충전 신호(Sc1)가 L 레벨을 갖으며, 충/방전 신호(S1)도 또한 L 레벨을 갖는다. 이 때, 데드 타임 생성 신호(S4)는 H 레벨을 갖는다. 데드 타임 제어 신호가 하강하는 경우, 도 9의 회로는 도 8의 회로와 동일한 방식으로 동작한다.
도 8 및 도 9의 지연 회로(D11 및 D12)의 각각은, 방전 신호(Sd1 및 Sd2)가 H 레벨로 가정된 후, 지연 시간(t3)의 말단에서 충전 신호(Sc1 및 Sc2)가 H 레벨을 가지도록 구성된다. 이에 따라, 커패시터(C1)를 충전하기 전에, 지연 시간(t3)과 동일한 기간 동안에, 커패시터(C1)를 방전할 수 있다. 지연 시간(t3)은 데드 타임의 길이에 포함되기 때문에, 데드 타임(t3)은 데드 타임의 길이를 커패시터(C1)의 충전 시간에 대응하도록 설정하는 경우에, 데드 타임에서 오차를 야기할 수도 있다. 이와 같이, 지연 시간(t3)은 최소화되어야 한다. 그러나, 지연 시간(t3)을 커패시터(C1)가 방전하여 0 V가 되기까지의 시간보다 더 길게 설정함으로써, 커패시터(C1)를 0 V에서부터 충전하는 것을 보증할 수 있다. 이에 따라, 데드 타임의 길이를 확실히 커패시터(C1)의 충전 시간보다 더 길게 할 수 있다. 또한, 커패시터(C1)의 커패시턴스를 감소시킴으로써, 커패시터(C1)의 방전 시간이 더 짧아지게 되므로, 지연 시간(t3을)을 더 짧게 할 수 있고, 또한 회로 면적을 감소시킬 수 있다. 전술한 설명에 기초하여, 데드 타임의 길이(Td)를, 이하의 식 (1)로 표현할 수 있다.
Td = (C × Vth)/I2 + t3 (1)
여기서 C는 커패시터(C1)의 커패시턴스를 나타낸다. 식 (1)은 전류(I2)로 커패시터(C1)를 임계 전압(Vth)까지 충전하는 시간과, 지연 시간(t3)과의 합계가 데드 타임의 길이(Td)임을 나타낸다.
도 11은 본 실시형태에 따른 데드 타임 생성 회로(100)의 동작에 대한 타이밍 차트이다. 데드 타임 제어 신호(S3)가 상승하고, 지연 시간(t3)(예컨대, 10 ns일 수도 있음)이 경과한 후, 충전 신호(Sc1)가 상승한다. 지연 시간(t3) 동안에, 충/방전 신호(S1)는 L 레벨에 있으며, 커패시터(C1)는 방전 상태에 있다. 지연 시간(t3)이 경과한 후, 충/방전 신호(S1)는 H 레벨로 된 후, 커패시터(C1)가 충전되는 동안에 데드 타임 생성 신호(S4)가 하강한다. 시간 t2(예컨대, 40 ns)가 경과한 후, 커패시터 전압(Vc)은 충/방전 신호(S1)가 하강하는 경우에 임계 전압(Vth)에 도달한다. 이와 동시에, 데드 타임 생성 신호(S4)가 상승한다. 데드 타임 생성 신호(S4)가 L 레벨에 있는 기간이 데드 타임이다. 데드 타임 생성 회로(100)는 데드 타임 제어 신호(S 3)가 하강하는 경우에 이와 유사하게 동작한다. 전술한 바와 같이, 데드 타임 제어 신호(S3)의 상승 및 하강 타이밍에서, 데드 타임 생성 신호(S4)가 L 레벨에 있는 기간, 즉 데드 타임이 생성된다. 데드 타임 생성 회로(100)에서는, 데드 타임을 하나의 커패시터(C1)의 충전 시간에 기초하기 때문에, 데드 타임 제어 신호(S3)의 상승 및 하강 타이밍에서 동일한 길이를 갖는 데드 타임을 생성할 수 있다. 데드 타임 생성 회로(100)의 출력 신호는, 데드 타임 생성 신호(S4)이지만, 도 11에는 제어 신호(Pout) 및 제어 신호(Nout)가 표시되어 있다. 이것은 도 3 내지 도 5에 나타낸 종래 기술의 제어 신호(Pout) 및 제어 신호(Nout)와의 비교를 위한 것이다.
도 12는 데드 타임 제어 신호(S3)의 H 레벨 기간이 커패시터(C1)의 방전 시간보다 더 짧은 경우의 데드 타임 생성 회로(100)의 동작에 대한 타이밍 차트이다. 이 경우에, 데드 타임 제어 신호(S3)가 상승한 후 하강하는 반면에 커패시터(C1)는 지연 시간(t3) 동안에 방전되고 있다. 커패시터(C1)는 상기 제어 신호(S3)의 하강 타이밍에서 다시 방전되고, 지연 시간(t3)이 경과한 후, 커패시터(C1)가 충전되기 시작한다. 시간(t2)이 경과하여 커패시터(C1)의 전압(Vc)이 임계 전압(Vth)을 초과하는 경우, 커패시터(C1)의 방전이 시작된다. 데드 타임 생성 신호(S4)는, 데드 타임 제어 신호(S3)가 상승하고 나서 지연 시간(t3)이 경과한 경우에 L 레벨이 된다. 데드 타임 생성 신호(S4)는 커패시터(C1)의 충전이 완료된 때에 H 레벨이 된다. 따라서, 데드 타임 제어 신호(S3)의 H 레벨 기간이 커패시터(C1)의 방전 시간보다 더 짧은 경우에도, 커패시터(C1)를 완전히 방전시킨 후에, 커패시터(C1)을 충전하기 때문에, 설정한 데드 타임을 신뢰성있게 획득할 수 있다.
도 13는 데드 타임 제어 신호(S3)의 L 레벨 기간이 커패시터(C1)의 방전 시간보다 더 짧은 경우의 데드 타임 생성 회로(100)의 동작에 대한 타이밍 차트이다. 이 경우에도, 동작은 도 12의 타이밍 차트와 유사하다. 데드 타임 생성 회로(100)의 출력 신호가 데드 타임 생성 신호(S4)이더라도, 도 12 및 도 13에는 전술한 종래 기술의 제어 신호(Pout) 및 제어 신호(Nout)와의 비교를 위하여 제어 신호(Pout) 및 제어 신호(Nout)를 나타내고 있다.
전술한 바와 같이, 데드 타임 제어 신호(S3)의 상승 및 하강 타이밍에서, 도 8 및 도 9에 나타낸 지연 회로(D11 및 D12)에 의해 생성된 지연 시간(t3) 동안에 커패시터(C1)가 방전된 후, 커패시터 전압(Vc)이 0이 된 이후에 커패시터(C1)가 충전되기 시작한다. 따라서, 데드 타임 제어 신호(S3)의 펄스폭이 커패시터(C1)가 방전되는데 소요되는 시간보다 더 짧은 경우에도, 커패시터를 신뢰성있게 충전할 수 있으므로, 설정된 데드 타임을 확보할 수 있다.
도 14는 도 6의 데드 타임 생성 회로(100)를 포함하는 모터 제어 시스템의 블록도이다. 데드 타임 생성 회로(100) 이외에, 모터 제어 시스템은, 입력 PWM 신호를 반전시키는 인버터(L6); 외부 저항(R1); 그 외부 저항(R1)을 접속하는 단자(Tm1); 출력 PWM 생성 회로(300); N 채널-N 채널 MOSFET 드라이버 회로(400); 및 모터(M)을 포함한다. 전술한 바와 같이, 데드 타임 생성 회로(100)는, 외부 회로(도시하지 않음)로부터 데드 타임 제어 신호(S3)를 수신하여, 데드 타임 생성 신호(S4)를 생성한 후, 그 데드 타임 생성 신호(S4)를 출력 PWM 생성 회로(300)에 출력한다.
도 17는 도 14의 모터 제어 시스템에서 이용될 수 있는 출력 PWM 생성 회로(300)의 회로도이다. 출력 PWM 생성 회로(300)는 D 플립플롭(FF31 및 FF32) 및 인버터(L7)를 포함한다. 출력 PWM 생성 회로(300)는 데드 타임 제어 신호(S3) 및 데드 타임 생성 신호(S4)를 수신하여, 스위칭 소자에 대한 제어 신호(H1?H3 및 L1?L3)를 생성하여, 이러한 제어 신호들을 N 채널-N 채널 MOSFET 드라이버 회로(400)에 출력한다. 도 17은 제어신호(H1 및 L1)만을 나타내고 있지만, 출력 PWM 생성 회로(300)는 제어 신호(H2, L2, H3, 및 L3)를 출력하도록 구성되는 2개의 유사한 회로를 포함한다.
도 15는 도 14의 모터 제어 시스템에서 이용될 수 있는 N 채널-N 채널 MOSFET 드라이버 회로(400)의 회로도이다. 모터 M을 제어하도록 구성되는 3상 인버터 회로인, N 채널-N 채널 MOSFET 드라이버 회로(400)는 N 채널 트랜지스터(T41 내지 T46)를 포함한다. N 채널 트랜지스터(T41, T43 및 T45)는 다른 위상에 대한 상단 소자를 제공하는 반면에, N 채널 트랜지스터(T42, T44 및 T46)는 그 위상에 대한 하단 소자를 제공한다. N 채널-N 채널 MOSFET 드라이버 회로(400)는 각 위상의 상단 소자에 대한 제어 신호(H1?H3) 및 하단 소자에 대한 제어 신호(L1?L3)를 수신하여, 각 위상의 구동 신호(W, V, 및 U)를 모터 M에 출력한다.
도 15의 예에서는, 상단 소자 및 하단 소자 모두가 N 채널 트랜지스터를 포함하지만, 본 발명은 이러한 예로 한정되지 않는다. 다른 방법으로, 도 16에 나타낸 바와 같은, P 채널 트랜지스터와 N 채널 트랜지스터를 구비하는 P 채널-N 채널 MOSFET 드라이버 회로(400a)를 채택할 수도 있다. 이 경우에, 데드 타임 생성 회로(100)를 변경하지 않고 출력 PWM 생성 회로(300)를 변경함으로써, 모터(M)를 제어할 수 있다.
전술한 바와 같이, 본 실시형태에 따르면, 데드 타임 제어 신호(S3)의 상승 및 하강 타이밍에서, 하나의 커패시터(C1)의 충전 시간에 기초한 데드 타임이 생성된다. 이 결과, 데드 타임 제어 신호(S3)의 상승 및 하강 타이밍에서 생성된 데드 타임은 동일한 길이를 갖는다. 또한, 데드 타임 제어 신호(S3)가 커패시터의 방전 시간보다 더 짧은 펄스를 갖는 경우에도, 커패시터(C1)는 이것이 충전되기 전에 신뢰성있게 방전된다. 따라서, 설정된 길이 이상의 데드 타임을 확보할 수 있다. 데드 타임이 확보되기 때문에, 스위칭 소자는 모터의 반전 제어 또는 브레이크 제어에 대한 제어 신호의 순간적인 반전에 의해 손상되는 것으로부터 방지된다. 또한, 모터(M)를 제어하기 위한 3상 인버터 회로는, 데드 타임 생성 회로(100)를 변경하지 않고 출력 PWM 생성 회로(300)를 변경함으로써 N 채널 트랜지스터 또는 P 및 N 채널 트랜지스터를 포함할 수 있다. 이러한 특징에 의해, 본 실시형태에 따른 데드 타임 생성 회로(100)를 데드 타임을 갖는 신호를 MOSFET 드라이버에 입력하는 모든 애플리케이션에 적용할 수 있다.
제2 실시형태
도 7은 본 발명의 제2 실시형태에 따른 데드 타임 생성 회로(100a)의 회로도이다. 데드 타임 생성 회로(100a)는 전류 미러 회로(103a)가 캐스케이드 접속으로 트랜지스터(T6 및 T7)를 포함한다는 점에서 도 6의 데드 타임 생성 회로(100)와는 다르다. 이에 따라, 전류 미러 회로(103a)는 전류 미러 회로(103)보다 전원 전압(VDD)의 변동에 더 강고하게 되므로, 전류(I2)의 정밀도를 향상시킬 수 있다.
전술한 바와 같이, 제2 실시형태에 따르면, 전류(I2)의 정밀도를 향상시킬 수 있으므로, 데드 타임 생성 회로(100a)로 하여금 제1 실시형태에 따른 데드 타임 생성 회로(100)보다 더 정밀하게 데드 타임을 생성하게 한다.
따라서, 본 발명의 실시형태에 따르면, 제어 신호의 상승 및 하강 타이밍에서, 동일한 커패시터에 대하여 충전 및 방전을 실행하여, 그 충전 시간에 기초하여 데드 타임을 생성하도록 구성된다. 데드 타임은 동일한 커패시터의 충전 시간에 기초하기 때문에, 제어 신호의 상승 및 하강 타이밍에서 생성된 데드 타임은 동일한 길이를 갖는다. 또한, 제어 신호가 커패시터의 방전 시간보다 더 짧은 펄스를 가지는 경우에도, 커패시터는 지연 회로를 이용하여 완전히 방전될 수 있으므로, 설정된 길이를 갖는 데드 타임을 생성할 수 있다. 또한, 생성된 데드 타임에 동기하여 3상 인버터 회로에 출력된 제어 신호를 변경함으로서, 회전 방향의 변경시 또는 브레이크 처리 동안에 요구되는 데드 타임을 확보할 수 있다. 이런 식으로, 3상 인버터 회로에 포함되는 스위칭 소자들의 손상을 방지할 수 있다.
본 발명을 어떤 실시형태들을 참조하여 상세히 설명하였지만, 그 변경 및 변형은 이하의 청구범위에 설명 및 규정되는 바와 같이 본 발명의 범위 및 사상 내에 존재한다.
본 발명은 2009년 9월 11일자로 출원된 일본 우선권 주장 출원 제2009-210673호에 기초하며, 그 전체 내용은 여기에 참조로서 포함된다.

Claims (4)

  1. 외부 저항에 의해 크기가 결정되는 정전류를 생성하도록 구성되는 정전류 회로;
    상기 정전류에 대응하는 커패시터 충전 전류를 생성하도록 구성되는 전류 생성 회로;
    데드 타임(dead time) 제어 신호 및 비교기 신호를 수신하도록 구성되는 제어 회로로서, 상기 제어 회로는, 상기 데드 타임 제어 신호 및 상기 비교기 신호에 기초하여 데드 타임 생성 신호를 생성하고, 그 데드 타임 생성 신호에 기초하여 충/방전 신호를 생성하도록 구성되며, 상기 데드 타임 생성 신호는 상기 데드 타임 제어 신호의 상승 타이밍 또는 하강 타이밍으로부터 지연 시간만큼 지연되는 것인 제어 회로;
    상기 충/방전 신호에 따라, 상기 전류 생성 회로로부터의 상기 커패시터 충전 전류를 이용하여 커패시터의 충전 또는 방전을 제어하도록 구성되는 충/방전 회로로서, 상기 충/방전 회로는 커패시터의 전압을 임계 전압과 비교하여, 상기 커패시터의 전압이 상기 임계 전압을 초과하는 경우에 비교기 신호를 생성하도록 추가적으로 구성되는 것인 충방전 회로를 구비하며,
    상기 제어 회로는, 상기 데드 타임 제어 신호의 상승 또는 하강 타이밍으로부터 상기 지연 시간이 경과한 시각으로부터 시작하여, 상기 제어 회로가 상기 비교기 신호를 수신할 때까지의 기간 동안에 충/방전 신호를 생성하는 것인 데드 타임 생성 회로.
  2. 제1항에 있어서, 상기 제어 회로는,
    제1 클록 단자 및 제1 리셋 단자를 가지며, 상기 제1 클록 단자에 입력되는 신호에 따라 상기 데드 타임 제어 신호를 유지하고, 상기 제1 리셋 단자에 입력되는 신호에 따라 리셋시키도록 구성되는 제1 래치 회로;
    상기 제1 래치 회로에서 출력되는 신호를 상기 지연 시간만큼 지연시키도록 구성되는 지연 회로;
    제2 클록 단자 및 제2 리셋 단자를 가지며, 상기 제2 클록 단자에 입력되는 신호에 따라 상기 지연 회로에서 출력되는 신호를 유지하고, 상기 제2 리셋 단자에 입력되는 신호에 따라 리셋시키도록 구성되는 제2 래치 회로를 포함하며,
    상기 데드 타임 제어 신호는 상기 제1 클록 단자에 입력되고, 상기 지연 회로에 의해 출력되는 신호는 상기 제1 리셋 단자에 입력되며,
    상기 지연 회로에 의해 출력되는 신호는 상기 제2 클록 단자에 입력되고, 상기 비교기 신호는 상기 제2 리셋 단자에 입력되며,
    상기 데드 타임 생성 신호는 상기 제2 래치 회로에 의해 출력되는 것인 데드 타임 생성 회로.
  3. 제2항에 있어서, 상기 제어 회로는 상기 제1 래치 회로에서 출력되는 신호가 없는 경우에, 상기 충/방전 신호의 출력을 정지시키도록 구성되는 게이트 회로를 포함하는 것인 데드 타임 생성 회로.
  4. PWM 신호에 따라 DC 모터를 구동 제어하는 드라이버 회로를 가진 모터 제어 장치에 있어서,
    상기 모터 제어 장치는 제1항에 기재된 데드 타임 생성 회로를 구비하며,
    상기 PWM 신호는 데드 타임 제어 신호로서 상기 데드 타임 생성 회로에 입력되며,
    상기 모터 제어 장치는,
    데드 타임 생성 신호에 따라 상기 데드 타임 제어 신호를 유지하거나 또는 상기 데드 타임 제어 신호에 따라 리셋시킴으로써, 상기 DC 모터를 제어하기 위한 출력 PWM 신호를 생성하여, 상기 드라이버 회로에 출력하도록 구성되는 출력 PWM 생성 회로를 더 구비하는 모터 제어 장치.
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