KR980012910A

KR980012910A - 데드타임을 가진 발진기

Info

Publication number: KR980012910A
Application number: KR1019960028259A
Authority: KR
Inventors: 한진섭
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-12
Filing date: 1996-07-12
Publication date: 1998-04-30

Abstract

본 발명은 데드 타입을 갖는 발진기를 공개한다. 그 회로는 제1, 2, 3, 4정전류원들. 캐패시터, 제1 내지 제lINPN트랜지스터들, 제1 내지 제4PNP트랜지스터들, 및 제1 내지 제7저항들로 구성되어 있다. 따라서, 발진기가 데드 타임을 갖는 클럭신호를 발생할 수 있도록 함으로써 별도의 데드 타임회로가 필요없으므로 회로구성이 간단해진다.

Description

레드타임을 가진 발진기

본 발명은 발진기에 관한 것으로, 특히 데드 타임을 갖는 발진기에 관한 것이다.

종래의 램프를 구동하기 위한 구동회로는 PMOS트랜지스터와 NMOS트랜지스터로 구성된 인버터를 구비하게 되는데, PMOS트랜지스터와 NMOS트랜지스터의 스위칭시에 관통 전류가 PMOS트랜지스터에서 NMOS트랜지스터로 흘러 소비전류가 커진다. 이러한 문제를 해결하기 위하여 PMOS트랜지스터가 턴 오프하는 동시에 NMOS트랜지스터가 온하는 구간이 없도록 PMOS트랜지스터 및 NMOS트랜지스터를 동시에 오프하는 시간이 필요하다. 이러한 시간을 데드 타임이라고 하고, PMOS트랜지스터와 NMOS트랜지스터를 구동하기 위해서는 이 데드 타임 회로가 반드시 필요하였다.

도 1은 종래의 구동회로의 블럭도로서, 발진기(10), 데드 타임 제어회로(12), 구동회로들(14, 16), PMOS트랜지스터(18), 및 NMOS트랜지스터(20)로 구성되어 있다.

발진기(10)는 삼각파를 입력하여 펄스를 발생한다. 데드 타임 제어회로(12)는 이 펄스를 입력하여 데드 타임을 가지는 두개의 펄스를 발생한다. 구동회로(14, 16)는 각각 데드 타임 펄스를 버퍼하여 출력한다. PMOS트랜지스터(15)는 구동회로(14)의 출력신호에 응답하여 온되고, NMOS트랜지스터(20)는 구동회로(16)의 출력신호에 응답하여 온된다. 데드 타임 회로(12)에 의해서 이들 두 트랜지스터가 동시에 온되지는 않는다.

상술한 종래의 구동회로는 발진기와 데드 타임 회로를 별도로 구비함으로써 그 회로구성이 복잡하다는 단점이 있었다.

본 발명의 목적은 데드 타임을 갖는 신호를 발생할 수 있는 회로구성이 간단한 데드 타임을 갖는 발진기를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 데드 타임을 갖는 발진기는 전원전압에 연결되어 정전류를 공급하기 위한 제1, 2, 3, 4정전류원들, 상기 제1정전류원과 접지사이에 연결된 캐패시터, 상기 제1정전류원이 인가되는 콜렉터화 접지에 연결된 에미터를 가진 제INPN트랜지스터, 상기 제2정전류원과 상기 제INPN트랜지스터의 베이스에 공통 접속된 콜렉터와 베이스 및 접지에 연결된 에미터를 가진 제2NPN트랜지스터, 상기 제3정전류원에 연결된 에미터와 상기 제1정전류원에 연결된 베이스를 가진 제IPNP트랜지스터, 상기 제3정전류원에 연결된 에미터를 가진 제2PNP트랜지스터, 상기 제IPNP트랜지스터의 콜렉터에 연결된 를렉터와 베이스와 접지에 연결된 에미터를 가진 제3NPN트랜지스터, 상기 제2PNP트랜지스터의 콜렉터에 연결된 콜렉터와 제3NPN트랜지스터의 베이스에 연결된 베이스 및 접지에 연결된 에미터를 가진 제4NPN트랜지스터, 상기 전원전압과 접지사이에 직렬 연결된 제1, 2, 3저항들, 상기 제2 및 3 저항들의 공통점에 연결된 콜렉터와 상기 제4NPN트랜지스터의 콜렉터에 연결된 베이스를 가진 제5NPN트랜지스터, 상기 제5NPN트랜지스터의 에미터와 접지사이에 연결된 제4저항, 상기 제4정전류원에 연결된 에미터와 상기 제1정전류원에 연결된 베이스를 가진 제3PNP트랜지스터, 상기 제4정전류원에 연결된 에미터를 가진 제4PNP트랜지스터, 상기 제3PNP트랜지스터의 콜렉터에 연결된 콜렉터화 접지에 연결된 에미터를 가진 제6NPN트랜지스터, 상기 제2NPN트랜지스터의 콜렉터에 연결된 콜렉터와 제6NPN트랜지스터의 콜렉터에 연결된 베이스와 접지에 연결된 에미터를 가진 제7NPN트랜지스터, 상기 제4PNP트랜지스터의 콜렉터화 제6NPN트랜지스터의 베이스에 공통 연결된 콜렉터 및 베이스와 접지에 연결된 에미터를 가진 제8NPN트랜지스터, 상기 제3PNP트랜지스터의 콜렉터에 연결된 콜렉터 및 베이스와 접지에 연결된 에미터를 가진 제9NPN트랜지스터, 상기 제4PNP트랜지스터의 콜렉터에 연결된 콜렉터화 제9NPN트랜지스터의 베이스에 연결된 베이스와 접지에 연결된 에이터를 가진 제10NPN트랜지스터, 상기 전원전압과 제4PNP트랜지스터의 베이스사이에 연결된 제5저항, 상기 제4PNP트랜지스터의 베이스와 접지사이에 직렬 연결된 제6, 7저항들, 및 상기 제10NPN트랜지스터의 콜렉터에 연결된 베이스와 제6, 7저항들의 공통점에 연결된 콜렉터와 접지에 연결된 에미터를 가진 제11NPN트랜지스터를 구비한 것을 특징으로 한다.

도 1은 종래의 구동회로의 블럭도이다,

도 2는 본 발명의 데드 타임을 갖는 발진기를 구비한 구동회로의 블럭도이다.

도 3은 본 발명의 데드 타임을 갖는 발진기의 회로도이다,

도 4는 도 3에 나타낸 회로의 출력파형을 나타내는 것이다.

첨부된 도면을 참고로 하여 본 발명의 데드 타임을 갖는 발진기를 설명하면 다음과 같다.

도 2는 본 발명의 데드 타임을 갖는 발진기를 구비한 구동회로의 블럭도로서, 제1도에 나타낸 발진기(10), 및 데드 타임 회로(12)를 데드 타임을 갖는 발진기(30)로 대체하여 구성하였다.

데드 타임을 갖는 발진기(30)는 삼각파를 입력하여 데드 타임 펄스를 발생한다.

즉, 도 1에 나타낸 회로와는 달리 회로구성이 간단해진다.

도 3은 본 발명의 데드 타임을 갖는 발진기의 회로도로서, 전원전압(Vcc)에 연결되어 정전류를 공급하기 위한 정전류원들(ll, 12, 13, 14), 정전류원(Il)과 접지사이에 연결된 캐패시터(C), 정전류원(I1)이 인가되는 를렉터와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q5), 정전류원(I2)과 NPN트랜지스터(Q5)의 베이스 에 공똥 접속된 롤꿱터와 베이스 및 접지에 연결된 에미터를 가진 NPN트랜지스터(Q6), 정전류원(I3)에 연결된 에미터와 정전류원(Il)에 연결된 베이스를 가진 PNP트랜지스터(Q1), 정전류원(I3)에 연결된 에미터를 가진 PNP트랜지스터(Q2), PNP트랜지스터(Q1)의 를렉터에 연결된 볼렉터와 베이스, 및 접지에 연결된 에미터를 가진 NPN트랜지스터(Q7), PNP트랜지스터(Q2)의 콜렉터에 연결된 콜렉터와 NPN트랜지스터(Q7)의 베이스에 연결된 베이스 및 접지에 연결된 에미터를 가진 NPN트랜지스터(Q8), 전원전압(Vcc)과 접지사이에 직렬 연결된 저항들(Rl, R2, R3), 저항(R2, R3)의 공통점에 연결된 콜렉터와 NPN트랜지스터(Q8)의 콜렉터에 연결된 베이스를 가진 NPN트랜지스터(Q9), NPN트랜지스터(Q9)의 에미터와 접지사이에 연결된 저항(R4), 정전류원(I4)에 연결된 에미터와 정전류원(Il)에 연결된 베이스를 가진 PNP트랜지스터(Q3), 정전류원(14)에 연결된 에미터를 가진 P7P트랜지스터(04), PNP트랜지스터(Q3)의 콜렉터에 연결된 콜렉터와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q11), NPN트랜지스터(Q6)의 를렉터에 연결된 콜렉터와 NPN트랜지스터(Q11)의 콜렉터에 연결된 베이스와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q10), PNP트랜지스터(Q4)의 볼렉터와 NPN트랜지스터(Q11)의 베이스에 공통연결된 콜렉터 및 베이스와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q12), PNP트랜지스터(Q3)의 콜렉터에 연결된 콜꿱터 및 베이스와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q13), PNP트랜지스터(Q4)의 콜렉터에 연결된 콜렉터와 NPN트랜지스터(Q13)의 베이스에 연결된 베이스와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q14), 전원전압과 PNP트랜지스터(Q4)의 베이스사이에 연결된 저항(Rl), PNP트랜지스터(Q4)의 베이스와 접지사이에 직렬 연결된 저항들(R2, R3), 및 NPN트랜지스터(Q14)의 콜렉터에 연결된 베이스와 저항들(R2, R3)의 공통점에 연결된 콜렉터와 접지에 연결된 에미터를 가진 NPN트랜지스터(Q15)로 구성되어 있다.

상술한 회로의 동작을 설명하면 다음과 같다.

저항들(Rl, R2)의 공통노드들(A, B)의 상위 레벨전압(Vh)은 NPN트랜지스터들(Q9, Q15)이 온되어 전압((R1+R3)Vcc) /(R1+R2+R3) )이 되고, 노드(A)의 하위 레벨전압(Vl)은 NPN트랜지스터(Q15)가 온되어 전압( (Vcc-Vsat(015)) X (R2/(R1+R2) ) +vsat(Q15) )이 된다.

먼저, 정전류원(I1)에 의해서 캐래시터(C)에 전류가 충전된다. 충전되는 동안 PNP트랜지스터들(Q2, Q4)와 전위는 상위 레벨전압(Vh)으로 된다. 이에, PNP트랜지스터들(Q1, Q3)은 온된다. 캐패시터(C)에 전류가 충전되어서 PNP트랜지스터들(Q1, Q3)의 베이스 전위가 상위 레벨전합(Vh)보다 높게되면 PNP트랜지스터들(Q1, Q3)은 오프되고 PNP트랜지스터들(Q2, Q4)은 온된다. 이때, 캐패시터(C)에 충전된 전류는 NPN트랜지스터(Q5)를 통해서 방전된다. 그리고, PNP트런지스터(Q4)의 베이스 전위는 하휘 궤뱉전압(Vl)로 되고, PNP트랜지스터(Q2)의 베이스 전위(Vb)는 전압(Vaat(Q9)+(Vcc-Vsat(Q9) (R2+R4)/(R1+R2+R4)))이 된다. PNP트랜지스터(Q2)의 베이스 전위는 Vh ) Vb(Q2) 〉 Vl이 되게 전위를 조정한다. NPN트랜지스터(Q5)률 통하여 방전되는 동안 전압(Vb〈Q2)이하로 전압(Vb〈Q1)이 떨어지면 PNP트랜지스터(Ql)은 온된다. 계속적인 방전에 의하여 전압(Vb(Q3))의 전위가 전합(Vl)이하로 되면 PNP트랜지스터(Q3)가 온되고 캐패시터(C)에 전류가 충전된다.

도 4는 도 3에 나타낸 회로의 출력파형을 나타내는 것으로, A는 노드(A)의 출력파형을 B는 노드(B)의 출력파형을 각각 나타내는 것으로, 공통 노드들(A, B)의 전위를 살펴보면. 노드(A)의 전위는 충전시에는 전압(Vh)로 되고 방전시에는 전압(Vl)로 된다. 그리고, 노드(B)의 전위는 충전시에는 전압(Vk)로 되고 발전시에는 전압(Vb(72))로 된다. 여기에서, 노드(A)의 클럭신호와 노드(B)의 클럭신호는 동상이나 노드(B)의 신호가 데드타임(T(Vl)-t(Vb(Q2))만큼 먼저 상위 레벨 전위(Vh)로 된다. 노드(A)의 클럭신호를 NMOS트랜지스터(20)의 구동회로(16)로 입력하고, 노드(B)의 클럭신호를 PMOS트랜지스터(18)의 구동회로(14)로 입력한다. 이렇게 함으로써, PMOS트랜지스터(18)가 오프하고 일정시간 (T(Vl)-T(Vb))만큼 PMOS트랜지스터(18)와 NMOS트랜지스터(20)를 모두 오프하는 시간을 만들어 주고 NMOS트랜지스터(20)를 구동하여야 관통전류가 흐르는 것을 방지할 수 있다. NMOS트랜지스터(20)의 스위칭 시간이 상대적으로 PMOS트랜지스터(18)와 스위칭 시간보다 빨라서 NMOS트랜지스터(20)가 오프되고 PMOS트랜지스터(18)가 온될 때는 관통전류가 흐르는 것을 거의 무시할 수 있으나, PMOS트랜지스터(18)가 오프되고 MOS트랜지스터(20)가 온될 때는 무시할 수 없는 관통전류가 흐른다. 따라서, 본 발명에서는 제4A, B도에 나타낸 것처럼, NMOS트랜지스터(20)가 오프하고 PMOS트랜지스터(18)가 온할 때의 관통전류률 제거하기 위하여 PMOS트랜지스터(18)로 인가되는 클럭신호의 "로우" 레벨에서 "하이" 레벨로의 상승시간을 PMOS트랜지스터(20)로 인가되는 클럭신호의 '로우" 레벨에서 "하이" 레벨로의 상승시간보다 데드 타임구간만큼 앞당겼다.

따라서, 본 발명의 데드 타임을 갖는 발진기는 발진기가 데드 타임을 갖는 클럭신호를 발생할 수 있도록 함으로써 별도의 데드 타임회로가 필요없으므로 회로구성이 간단해진다.

Claims

전원전압에 연결되어 정전류를 공급하기 위한 제1, 2, 3, 4정전류원들 ; 상기 제1정전류원과 접지사이에 연결된 캐패시터 ; 상기 제1정전류원이 인가되는 콜렉터와 접지에 연결된 에미터를 가진 제INPN트랜지스터 ; 상기 제2정전류원과 상기 제INPN트랜지스터의 베이스에 공통 접속된 콜렉터화 베이스 및 접지에 연결된 에미터를 가진 제2NPN트랜지스터 ; 상기 제3정전류원에 연결된 에미터와 상기 제1정전류원에 연결된 베이스를 가진 제IPNP트랜지스터 ; 상기 제3정전류원에 연결된 에미터를 가진 제2PNP트랜지스터 ; 상기 제IPNP트랜지스터의 콜렉터에 연결된 콜렉터와 베이스와 접지에 연결된 에미터를 가진 제3PNP트랜지스터 ; 상기 제2PNP트랜지스터의 콜렉터에 연결된 콜렉터와 제3NPN트랜지스터의 베이스에 연결된 베이스 및 접지에 연결된 에미터를 가진 제4NPN트랜지스터 ; 상기 전원전압과 접지사이에 직렬 연결된 재1. 2. 3저항들 : 상기 제2 및 3 저항들의 공통점에 연결된 콜렉터와 상기 제4NPN트랜지스터의 콜렉터에 연결된 베이스를 가진 제5NP트랜지스터 ; 상기 제5NPN트랜지스터의 에미터와 접지사이에 연결된 제4저항 : 상기 제4정전류원에 연결된 에미터와 상기 제1정전류원에 연결된 베이스를 가진 제3PNP트랜지스터 ; 상기 제4정전류원에 연결된 에미터를 가진 제4PNP트랜지스터 ; 상기 제3PNP트랜지스터의 콜렉터에 연결된 콜렉터와 접지에 연결된 에미터를 가진 제6NPN트랜지스터 : 상기 제2NPN트랜지스터의 콜렉터에 연결된 콜렉터와 제6NPN트랜지스터의 콜렉터에 연결된 베이스와 접지에 연결된 에미터를 가진 제7NPN트랜지스터 ; 상기 제4PNP트랜지스터의 콜렉터와 제6NPN트랜지스터의 베이스에 공통연결된 콜렉터 및 베이스와 접지에 연결된 에미터를 가진 제8NPN트랜지스터 ; 상기 제3PNP트랜지스터의 콜렉터에 연결된 콜렉터 및 베이스와 접지에 연결된 에미터를 가진 제9NPN트랜지스터 ; 상기 제4PNP트랜지스터의 콜렉터에 연결된 콜렉터와 제9NPN트랜지스터의 베이스에 연결된 베이스와 접지에 연결된 에미터를 가진 제10NPN트랜지스터 ; 상기 전원전압과 제4PNP트랜지스터의 베이스사이에 연결된 제5저항 ; 상기 제4PNP트랜지스터의 베이스와 접지사이에 직렬 연결된 제6, 7저항들 ; 및 상기 제10NPN트랜지스터의 콜렉터에 연결된 베이스와 제6, 7저항들의 공통점에 연결된 콜렉터와 접지에 연결된 에미터를 가진 제11NPN트랜지스터를 구비한 것을 특징으로 하는 데드 타임을 갖는 발진기.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.