JP6277691B2 - 制御信号生成回路及び回路装置 - Google Patents

Description

本発明は、スイッチング制御のために適切なデッドタイムが設定された制御信号を生成する制御信号生成回路、及びこの回路を備えた回路装置に関する。

従来、例えば同期整流型のＤＣ−ＤＣコンバータなどの回路装置では、直列に接続されたハイサイドスイッチ及びローサイドスイッチを交互に開閉する制御が行われる。このような回路装置において、ハイサイドスイッチ及びローサイドスイッチが同時に開状態となった場合、多大な貫通電流が流れ回路素子の破壊などが生じる虞があった。この問題を解決するため、ハイサイドスイッチを開状態とする期間とローサイドスイッチを閉状態とする期間との間に、両スイッチを共に閉状態とする期間を設ける制御がなされている。このような両スイッチを閉状態とする期間は、デッドタイムと呼ばれている。

特許文献１においては、電流調整用の端子に外付け抵抗を接続して電流を設定し、この電流で充電される第１及び第２コンデンサと、これらコンデンサの電圧を監視してオン／オフ信号を出力する第１及び第２電圧監視回路と、第１及び第２コンデンサにそれぞれ並列に接続される第１及び第２短絡用スイッチとを備え、制御信号に応じて第１及び第２短絡スイッチのオン／オフを交互に行う構成の半導体集積回路が提案されている。この半導体集積回路では、例えば第１（第２）短絡用スイッチをオンして第１コンデンサの電荷を放電した後、第１（第２）短絡用スイッチをオフし、このオフ動作で第１（第２）コンデンサを充電し、第１（第２）コンデンサの電圧が閾値電圧に到達したときに第１電圧監視回路が出力信号を出力する。

特開２００３−５１７４０号公報

従来、例えばハイサイドスイッチ及びローサイドスイッチの開閉を制御するための信号を生成する回路では、１つの入力パルス信号からハイサイドスイッチ制御信号及びローサイドスイッチ制御信号を生成する。このような構成の回路では、入力パルス信号のパルス幅（デューティ比）を変更することによって、ＤＣ−ＤＣコンバータの出力電圧を変更するなどの制御を行うことができる。しかしながら、ハイサイドスイッチ及びローサイド水位置の制御にデッドタイムを設けることによって、下記の問題が生じる。

図４は、デッドタイムにより生じる問題点を説明するための模式図であり、横軸を入力パルス信号のデューティ比（入力デューティ比）とし、縦軸をハイサイドスイッチ制御信号（又はローサイド制御信号）のデューティ比（出力デューティ比）としたグラフを示してある。また本図においては、デッドタイムを設けない場合のデューティ比の関係を一点鎖線で示し、デッドタイムを設けた場合のデューティ比の関係を太実線で示してある。図示のように、デッドタイムを設けない場合には、入力デューティ比及び出力デューティ比の関係は線形となる。しかしながらデッドタイムを設けた場合、デューティ比が低いとき及び高いときに線形な特性を示さない。即ちデューティ比が低いときに制御不可能領域が生じると共に、デューティ比が高いときに最高出力デューティ比が低くなる。これにより、デッドタイムが長くなるほどデューティ比による制御性が悪化する。

特許文献１に記載の発明も同様に、デッドタイムを設けることによって、入力制御信号のパルス幅に対して２つの出力信号のパルス幅が共に狭められるため、制御性が悪化するという問題を有している。

本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、デッドタイムを設けることによるハイサイドスイッチ及びローサイドスイッチの制御性の悪化を抑制し得る制御信号生成回路及び回路装置を提供することにある。

本発明に係る制御信号生成回路は、入力パルス信号を基に、直列に接続されたハイサイドスイッチ及びローサイドスイッチの開閉をそれぞれ制御するハイサイド制御信号及びローサイド制御信号を生成する制御信号生成回路において、前記入力パルス信号を遅延させると共に、論理を反転させた信号を出力する第１遅延部と、該第１遅延部が出力した信号の立ち上がり又は立ち下がりのいずれか一方を遅延させた信号を出力する第２遅延部と、前記第１遅延部が出力した信号に基づいて前記ハイサイド制御信号又は前記ローサイド制御信号の一方を生成し、前記第２遅延部が出力した信号に基づいて前記ハイサイド制御信号又は前記ローサイド制御信号の他方を生成する生成部とを備え、前記第２遅延部は、前記第１遅延部からの信号が入力される入力端から遅延させた信号を出力する出力端までの間に、逆方向に接続されたダイオードと、直列に接続された２つの抵抗と、該２つの抵抗間に一端が接続され、他端が固定電位に接続された容量とを有し、前記ダイオード及び２つの抵抗が並列に接続された構成であることを特徴とする。

また、本発明に係る制御信号生成回路は、前記生成部が、前記入力パルス信号の反転信号と、前記第２遅延部が立ち上がりを遅延させた信号との論理積の信号を前記ローサイド制御信号として出力することを特徴とする。

また、本発明に係る制御信号生成回路は、前記生成部が、前記第１遅延部が遅延させた信号の反転信号を前記ハイサイド制御信号として出力することを特徴とする。

また、本発明に係る制御信号生成回路は、前記第１遅延部が、複数個の抵抗及び容量と、奇数個の論理反転素子とを有し、前記入力パルス信号が入力される入力端から遅延及び論理反転させた信号を出力する出力端までの間に、前記抵抗及び論理反転素子が交互に直列に接続され、前記論理反転素子の入力及び固定電位間に前記容量が接続された構成であることを特徴とする。

また、本発明に係る回路装置は、上述の制御信号生成回路と、直列に接続された前記ハイサイドスイッチ及び前記ローサイドスイッチと、前記制御信号生成回路への入力パルス信号を生成するパルス信号生成回路とを備え、前記制御信号生成回路が生成したハイサイド制御信号に基づいて前記ハイサイドスイッチの開閉を制御し、前記制御信号生成回路が生成したローサイド制御信号に基づいて前記ローサイドスイッチの開閉を制御することを特徴とする。

本発明においては、入力パルス信号を第１遅延部が遅延させて論理反転して出力する。第１遅延部は入力パルス信号の全体を遅延させ、入力パルス信号のパルス幅（デューティ比）は変化させない。第１遅延部の出力信号に基づいてハイサイド制御信号又はローサイド制御信号のいずれか一方を生成する。
また第１遅延部の出力信号に対して、第２遅延部が立ち上がり又は立ち下がりのいずれか一方を遅延させて出力する。これにより第２遅延部の出力信号は、入力パルス信号よりパルス幅を短くした信号となる。ハイサイド制御信号又はローサイド制御信号の他方は、第２遅延部の出力信号に基づいて生成する。
これにより、ハイサイドスイッチ又はローサイドスイッチの一方は、入力パルス信号と同じデューティ比で制御されるため制御性の悪化を低減することができる。またハイサイドスイッチ又はローサイドスイッチの他方は、パルス幅を短くした信号で開閉の制御を行うことができるため、デッドタイムを設けることができる。

また、本発明においては、入力パルス信号の反転信号と、第２遅延部により立ち上がりを遅延させた信号との論理積の信号をローサイド制御信号として出力する。また第１遅延部の出力信号の反転信号をハイサイド制御信号として出力する。
これによりローサイド制御信号は、ハイサイド制御信号に対して立ち上がり及び立ち下がりの両方にデッドタイムを設けた信号とすることができる。

例えば第１遅延部の回路構成は、入力パルス信号が入力される入力端から出力信号を出力する出力端までの間に、抵抗及び論理反転素子を交互に直列に接続し、論理反転素子の入力及び固定電位（接地電位など）の間にそれぞれ容量を接続した構成とすることができる。論理反転素子は奇数個を接続することにより、入力パルス信号を論理反転させる。この構成により、入力パルス信号の立ち上がり及び立ち下がりを遅延させ、且つ、論理を反転させた信号を容易且つ確実に生成することができる。

例えば第２遅延部の回路構成は、入力端から出力端までの間にダイオードを逆方向に接続し、直列接続した２つの抵抗をこのダイオードに対して並列に接続し、容量の一端を２つの抵抗間に接続し、他端を固定電位に接続した構成とすることができる。これにより入力信号の立ち上がりに対しては抵抗及び容量により遅延を発生させ、立ち下がりに対してはダイオードにより遅延を発生させずに信号を出力することができる。この構成により、信号の立ち上がりのみを遅延させた信号を容易且つ確実に生成することができる。

本発明による場合は、ハイサイドスイッチ又はローサイドスイッチの一方を入力パルス信号と同じデューティ比で制御する制御信号を出力する構成とすることにより、少なくともハイサイドスイッチ又はローサイドスイッチの一方は線形的な制御を行うことができ、制御性の悪化を抑制することができる。

本実施の形態に係るＤＣ−ＤＣコンバータの構成を示すブロック図である。 制御信号生成回路の構成を示す回路図である。 制御信号生成回路による制御信号の生成を説明するための模式図である。 デッドタイムにより生じる問題点を説明するための模式図である。

以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図１は、本実施の形態に係るＤＣ−ＤＣコンバータの構成を示すブロック図である。本実施の形態に係るＤＣ−ＤＣコンバータは、電源電位及び接地電位間に直列接続されたハイサイドＦＥＴ（Field Effect Transistor）５及びローサイドＦＥＴ６を備えている。ハイサイドＦＥＴ５及びローサイドＦＥＴ６間にはコイルＬの一端が接続され、コイルＬの他端はコンデンサＣを介して接地電位に接続されている。コイルＬ及びコンデンサＣ間に出力端子７が設けられ、出力端子７からＤＣ−ＤＣコンバータの出力電圧が出力される。この回路構成は、いわゆる同期整流型のＤＣ−ＤＣコンバータの回路構成である。

また本実施の形態に係るＤＣ−ＤＣコンバータは、ハイサイドＦＥＴ５のオン／オフを制御するハイサイド制御信号、及び、ローサイドＦＥＴ６のオン／オフを制御するローサイド制御信号を生成して出力する制御信号生成回路１を備えている。制御信号生成回路１は、パルス信号生成回路２が生成するパルス信号が入力され、入力されたパルス信号に基づいてハイサイド制御信号及びローサイド制御信号を生成する。パルス信号生成回路２は、制御回路３の制御に基づいて決定されたデューティ比のパルス信号を生成して出力する。

即ち、制御回路３の制御に基づくデューティ比のパルス信号がパルス信号生成回路２にて生成されて制御信号生成回路１へ入力され、入力されたパルス信号のデューティ比に応じたハイサイド制御信号及びローサイド制御信号を制御信号生成回路１が生成して出力する。これによりＤＣ−ＤＣコンバータは、制御回路３のデューティ比制御に応じた出力電圧を出力端子７から出力する。

図２は、制御信号生成回路１の構成を示す回路図である。制御信号生成回路１は、入力端子１０、第１遅延回路１１、第２遅延回路１２、ハイサイド出力端子１３、ローサイド出力端子１４、論理反転素子Ｊ２１〜Ｊ２４及び論理積素子Ａ１等を備えて構成されている。入力端子１０は、パルス信号生成回路２が生成したパルス信号が入力される端子である。入力端子１０は第１遅延回路１１に接続されており、入力パルス信号は入力端子１０から第１遅延回路１１へ入力される。

第１遅延回路１１は、奇数個（２ｎ−１個、ｎは自然数）の抵抗Ｒ１〜Ｒ２ｎ−１、コンデンサＣ１〜Ｃ２ｎ−１、及び、論理反転素子Ｉ１〜Ｉ２ｎ−１を有して構成されており、抵抗Ｒ１〜Ｒ２ｎ−１及びコンデンサＣ１〜Ｃ２ｎ−１の時定数により定まる遅延時間だけ入力信号を遅延させて出力する回路である。第１遅延回路１１は、入力信号の立ち上がり及び立ち下がりを共に遅延させる、即ち入力信号の波形全体を遅延させる。また第１遅延回路１１は、奇数個の論理反転素子Ｉ１〜Ｉ２ｎ−１により、入力信号の論理を反転して出力する。

第１遅延回路１１は、その入力端から出力端の間に、奇数個の抵抗Ｒ１〜Ｒ２ｎ−１及び論理反転素子Ｉ１〜Ｉ２ｎ−１が交互に直列に接続されている。即ち入力端、抵抗Ｒ１、論理反転素子Ｉ１、抵抗Ｒ２、論理反転素子Ｉ２、抵抗Ｒ３、論理反転素子Ｉ３、…、抵抗Ｒ２ｎ−１、論理反転素子Ｉ２ｎ−１、出力端の順で接続されている。抵抗Ｒ１〜Ｒ２ｎ−１及び論理反転素子Ｉ１〜Ｉ２ｎ−１の間には、それぞれコンデンサＣ１〜Ｃ２ｎ−１の一端が接続され、コンデンサＣ１〜Ｃ２ｎ−１の他端は接地電位に接続されている。これにより、入力信号は抵抗Ｒ１及びＣ１により遅延されて論理反転素子Ｉ１により反転出力され、この反転出力された信号は抵抗Ｒ２及びＣ２により遅延されて論理反転素子Ｉ２により反転出力され、…、最終的に抵抗Ｒ２ｎ−１及びＣ２ｎ−１により遅延されて論理反転素子Ｉ２ｎ−１により反転出力され、この反転出力された信号が第１遅延回路１１の出力信号となる。

第１遅延回路１１の出力信号は、第２遅延回路１２及び論理反転素子Ｊ２１へ入力される。論理反転素子Ｊ２１は、第１遅延回路１１の出力信号の論理を反転して出力する。論理反転素子Ｊ２１の出力信号は、ハイサイド出力端子１３からハイサイド制御信号として出力される。第１遅延回路１１は入力パルス信号を遅延させ且つ論理反転させて出力する回路であり、論理反転素子Ｊ２１は第１遅延回路１１の出力信号を論理反転させて出力するものであるから、ハイサイド出力端子１３から出力されるハイサイド制御信号は、入力パルス信号を遅延させた信号となる。

第２遅延回路１２は、その入力端から出力端の間に、逆方向に接続された（即ちカソードが入力端に接続され、アノードが出力端に接続された）ダイオードＤ１と、直列接続された２つの抵抗Ｒ１１及びＲ１２とが並列に接続されると共に、コンデンサＣ１１の一端が抵抗Ｒ１１及びＲ１２間に接続され、他端が接地電位に接続された構成である。第２遅延回路１２は、入力信号により後段の回路（本例では論理反転素子２２）に対する電荷の充電を行う際には抵抗Ｒ１１及びＲ１２とコンデンサＣ１１とによる時定数により定まる遅延時間だけの遅れを発生させるが、後段の回路に対する電荷の放電はダイオードＤ１を介して高速に行うことができる。よって第２遅延回路１２は、入力信号の立ち上がりを遅らせるが、立ち下がりには後れを発生させない。

第２遅延回路１２の出力信号は、論理反転素子Ｊ２２及びＪ２３を経て論理積素子Ａ１へ入力される。また論理積素子Ａ１には、制御信号生成回路１の入力端子１０から入力された信号が論理反転素子Ｊ２４にて反転された信号が入力されている。論理積素子Ａ１は、入力された２つの信号の論理積信号を出力する。論理積素子Ａ１の出力信号は、制御信号生成回路１の出力信号としてローサイド出力端子１４から出力される。

図３は、制御信号生成回路１による制御信号の生成を説明するための模式図である。なお図３には上段から順に、入力パルス信号、ａ点信号、ハイサイド制御信号、ｂ点信号、ｃ点信号及びローサイド制御信号の信号波形例が示してある。ａ点信号は、図２にａ点として示したノードの信号、即ち第１遅延回路１１の出力信号である。ｂ点信号は、図２にｂ点として示したノードの信号、即ち論理反転素子Ｊ２３の出力信号であり、第２遅延回路１２の出力信号に略等しい。ｃ点信号は、図２にｃ点として示したノードの信号、即ち論理反転素子Ｊ２４の出力信号であり、入力パルス信号の反転信号である。

図示の波形例において、入力パルス信号は所定デューティ比でハイレベル／ローレベルの変化を繰り返す信号であり、ハイレベルがハイサイドＦＥＴ５をオンさせる期間を規定し、ローレベルがローサイドＦＥＴ６をオンさせる期間を規定する。制御信号生成回路１へ入力された入力パルス信号は、第１遅延回路１１によって立ち上がり及び立ち下がり共に所定時間の遅延が与えられ、且つ、論理反転されて出力される（ａ点信号参照）。

第１遅延回路１１の出力信号は、論理反転素子Ｊ２１により論理反転されてハイサイド出力端子１３からハイサイド制御信号として出力される。ハイサイド制御信号は、その信号値がハイレベルである場合にハイサイドＦＥＴ５をオンさせ、ローレベルである場合にハイサイドＦＥＴ５をオフさせる。図３に示すように、制御信号生成回路１が出力するハイサイド制御信号は、入力パルス信号と同じデューティ比の信号である。

また第１遅延回路１１の出力信号（ａ点信号）は、第２遅延回路１２にてその信号の立ち上がりに所定時間の遅延が与えられて出力される（ｂ点信号参照）。第２遅延回路１２にて立ち上がりに遅延が与えられた信号は、論理積素子Ａ１へ入力される。また入力パルス信号は論理反転素子Ｊ２４にて論理反転され（ｃ点信号参照）、論理積素子Ａ１へ入力される。

論理積素子Ａ１は、２つの入力信号が共にハイレベルである場合にハイレベルを出力し、いずれか一方がローレベルである場合にローレベルを出力する。論理積素子Ａ１の出力信号は、ローサイド出力端子１４からローサイド制御信号として出力される。図示のようにローサイド制御信号は、入力パルス信号のローサイドに対応するパルスに対し、その立ち上がり及び立ち上がり共にパルス幅を狭めたものとなる。これにより信号生成回路１が出力するハイサイド制御信号及びローサイド制御信号には、両信号の信号値がローレベルとなり、ハイサイドＦＥＴ５及びローサイドＦＥＴ６が共にオフ状態となる期間、即ちデッドタイムが設けられる。

以上の構成の本実施の形態に係る制御信号生成回路１は、入力パルス信号を第１遅延回路１１が遅延させて論理反転して出力する。第１遅延回路１１は、入力パルス信号の立ち上がり及び立ち下がりを共に遅延させることにより波形全体を遅延させ、入力パルス信号のデューティ比は変化させない。第１遅延回路１１の出力信号に基づいてハイサイド制御信号を生成する。これによりハイサイドＦＥＴ５は入力パルス信号と同じデューティ比で制御されるため、制御性の悪化を低減することができる。

また第１遅延回路１１の出力信号に対して、第２遅延回路１２が立ち上がりを遅延させて出力する。これにより第２遅延回路の出力信号は、入力パルス信号のローサイドＦＥＴ６のオンに対するパルス幅を短くした信号となる。ローサイド制御信号は、第２遅延回路１２の出力信号に基づいて生成する。これによりローサイド制御信号にデッドタイムを設けることができる。

また制御信号生成回路１は、入力パルス信号を論理反転素子Ｊ２４にて反転した信号と、第２遅延部１２の出力信号（を論理反転素子Ｊ２２及びＪ２３にて成形した信号）とを論理積素子Ａ１へ入力し、両信号の論理積の信号をローサイド制御信号として出力する。また第１遅延回路１１の出力信号を論理反転素子Ｊ２１にて反転した信号をハイサイド制御信号として出力する。これによりローサイド制御信号は、ハイサイド制御信号に対してその信号の立ち上がり及び立ち下がりの両方にデッドタイムを設けた信号とすることができる。

第１遅延回路１１は、入力端から出力端までの間に、抵抗Ｒ１〜Ｒ２ｎ−１及び論理反転素子Ｉ１〜Ｉ２ｎ−１を交互に直列接続し、論理反転素子Ｉ１〜Ｉ２ｎ−１の入力及び接地電位の間にそれぞれコンデンサＣ１〜Ｃ２ｎ−１を接続した構成とすることができる。論理反転素子Ｉ１〜Ｉ２ｎ−１は奇数個を用いることにより、入力信号を論理反転させる。この構成により、入力パルス信号の立ち上がり及び立ち下がりを遅延させ、且つ、論理を反転させて信号を容易且つ確実に生成することができる。

第２遅延回路１２は、入力端から出力端までの間にダイオードＤ１を逆方向に接続し、直列接続した２つの抵抗Ｒ１１及びＲ１２をダイオードＤ１に対して並列に接続し、コンデンサＣ１１の一端を抵抗Ｒ１１及びＲ１２間に接続し、他端を接地電位に接続した構成とすることができる。これにより入力信号の立ち上がりに対して抵抗Ｒ１１及びＲ１２とコンデンサＣ１１とによる遅延を発生させ、立ち下がりに対してはダイオードＤ１により遅延を発生させずに信号を出力することができる。この構成により、入力信号に対して立ち上がりのみを遅延させた信号を容易且つ確実に生成することができる。

なお本実施の形態においては、制御信号生成回路１をＤＣ−ＤＣコンバータに適用した構成について説明したが、これに限るものではない。制御信号生成回路１は、直列に接続されたハイサイドスイッチ及びローサイドスイッチを備えるその他の種々の回路装置に適用することができる。また制御信号生成回路１は、入力パルス信号に対してハイサイド制御信号のデューティ比を変えず、ローサイド制御信号にデッドタイムを設ける構成としたが、これに限るものではなく、ローサイド制御信号のデューティ比を変えず、ハイサイド制御信号にデッドタイムを設ける構成としてもよい。

また図２に示した制御信号生成回路１の回路構成は一例であり、これに限るものではない。第１遅延回路１１の回路構成は図示のものに限らず、入力信号のデューティ比を変えずに波形全体を遅延させる回路であればどのような構成であってもよい。第２遅延回路１２の回路構成は図示のものに限らず、入力信号の立ち上がり（又は立ち下がり）のみを遅延させる回路であればどのような構成であってもよい。また図３に示した各信号の波形は一例であり、これに限るものではない。

１ 制御信号生成回路
２ パルス信号生成回路
３ 制御回路
５ ハイサイドＦＥＴ
６ ローサイドＦＥＴ
７ 出力端子
１０ 入力端子
１１ 第１遅延回路
１２ 第２遅延回路
１３ ハイサイド出力端子
１４ ローサイド出力端子
Ａ１ 論理積素子
Ｃ、Ｃ１〜Ｃ２ｎ−１、Ｃ１１ コンデンサ
Ｉ１〜Ｉ２ｎ−１ 論理反転素子
Ｊ２１〜Ｊ２４ 論理反転素子
Ｌ コイル
Ｒ１〜Ｒ２ｎ−１、Ｒ１１、Ｒ１２ 抵抗

Claims (5)

1. 入力パルス信号を基に、直列に接続されたハイサイドスイッチ及びローサイドスイッチの開閉をそれぞれ制御するハイサイド制御信号及びローサイド制御信号を生成する制御信号生成回路において、
   前記入力パルス信号を遅延させると共に、論理を反転させた信号を出力する第１遅延部と、
   該第１遅延部が出力した信号の立ち上がり又は立ち下がりのいずれか一方を遅延させた信号を出力する第２遅延部と、
   前記第１遅延部が出力した信号に基づいて前記ハイサイド制御信号又は前記ローサイド制御信号の一方を生成し、前記第２遅延部が出力した信号に基づいて前記ハイサイド制御信号又は前記ローサイド制御信号の他方を生成する生成部と
   を備え、
   前記第２遅延部は、
   前記第１遅延部からの信号が入力される入力端から遅延させた信号を出力する出力端までの間に、逆方向に接続されたダイオードと、
   直列に接続された２つの抵抗と、
   該２つの抵抗間に一端が接続され、他端が固定電位に接続された容量と
   を有し、
   前記ダイオード及び２つの抵抗が並列に接続された構成であること
   を特徴とする制御信号生成回路。
2. 前記生成部は、前記入力パルス信号の反転信号と、前記第２遅延部が立ち上がりを遅延させた信号との論理積の信号を前記ローサイド制御信号として出力すること
   を特徴とする請求項１に記載の制御信号生成回路。
3. 前記生成部は、前記第１遅延部が遅延させた信号の反転信号を前記ハイサイド制御信号として出力すること
   を特徴とする請求項２に記載の制御信号生成回路。
4. 前記第１遅延部は、複数個の抵抗及び容量と、奇数個の論理反転素子とを有し、
   前記入力パルス信号が入力される入力端から遅延及び論理反転させた信号を出力する出力端までの間に、前記抵抗及び論理反転素子が交互に直列に接続され、
   前記論理反転素子の入力及び固定電位間に前記容量が接続された構成であること
   を特徴とする請求項１乃至請求項３のいずれか１つに記載の制御信号生成回路。
5. 請求項１乃至請求項４のいずれか１つに記載の制御信号生成回路と、
   直列に接続された前記ハイサイドスイッチ及び前記ローサイドスイッチと、
   前記制御信号生成回路への入力パルス信号を生成するパルス信号生成回路と
   を備え、
   前記制御信号生成回路が生成したハイサイド制御信号に基づいて前記ハイサイドスイッチの開閉を制御し、
   前記制御信号生成回路が生成したローサイド制御信号に基づいて前記ローサイドスイッチの開閉を制御すること
   を特徴とする回路装置。

Images